KR100289686B1 - 일방향 억세스 가능한 메모리 소자를 이용한 고속 메모리억세스 시스템 - Google Patents

일방향 억세스 가능한 메모리 소자를 이용한 고속 메모리억세스 시스템 Download PDF

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Abstract

본 발명은 두 개의 프로세서에 의해 고속으로 억세스가능한 메모리 억세스 시스템에 관한 것이다. 본 발명의 메모리 억세스 시스템은 종래기술의 DPRAM을 대체한 일방향 억세스 가능 메모리 수단으로서 SRAM과, 자신측 프로세서로부터의 메모리 억세스 신호에 응답하여, 대응하는 버퍼부에 래치된 메모리제어신호를 출력시키도록 하는 제 1 버퍼 인에이블 신호를 제공하고, 상대측 프로세서로부터의 메모리억세스신호가 상기 자신측의 메모리억세스신호보다 시간적으로 선행할 때 상기 대응하는 버퍼부로 제공되는 메모리제어신호를 상기 상대측 프로세서의 메모리 억세스 동작이 완료될 때까지 유지시키는 제 1 및 제 2 콘트롤러를 포함한다. 또한, 본 발명에 따르면, 제 1 및 제 2 콘트롤러는 기설정 시점에 발생된 상기 자신측 및 상대측 메모리 억세스 신호를 조합하여 사전에 상기 버퍼부를 인에이블 시키는 예측된 버퍼제어신호를 출력하도록 구성된다.
따라서, 메모리 억세스 시스템이 DPRAM을 대체한 저가의 SRAM으로 구현됨으로써 비용효과적이면서, 고속으로 억세스가 가능하다는 장점이 제공된다.

Description

일방향 억세스 가능한 메모리 소자를 이용한 고속 메모리 억세스 시스템(FAST MEMORY ACCESS SYSTEM WITH A ONE-WAY ACCESSABLE MEMORY DEVICE)
본 발명은 메모리 억세스 시스템에 관한 것으로, 보다 상세하게는 SRAM(static random access memory)을 이용하여 구성한 고속 메모리 억세스 시스템에 관한 것이다.
통상적으로, 듀얼 포트 램(Dual Port RAM, 이하 DPRAM 이라함)은 기억되는 데이터의 입구와 판독되는 데이터의 출구가 공용으로 되어 있는 형식의 기억 장치로서, 서로 다른쪽의 프로세서간의 통신을 이루게 하는 특수 메모리에 속한다.
도 1은 DPRAM을 이용한 전형적인 메모리 억세스 시스템의 블록 구성도로서, 하나의 DPRAM(10)과 DPRAM(10)을 억세스하는 제 1 프로세서(20)와 제 2 프로세서(30)를 포함한다.
제 1 및 제 2 프로세서(20, 30)가 DPRAM(10)을 억세스하는 동작은 다음과 같다. 먼저, 시스템 클럭(도 2a)이 발생하는 상태에서, DPRAM억세스를 위한 제 1 프로세서(20)는 칩선택(chip select) 신호(도 2b)를 생성하여 DPRAM(10)을 지정하고, DPRAM(10)의 데이터를 억세스하고자 하는 어드레스(ADDRESS) 신호(도 2c)를 발생한다. 그 다음, 제 1 프로세서(20)는 DPRAM(10)의 억세스 동작의 시작에 맞추어 도 2d에 도시된 바와 같은 시작(start) 신호를 발생함으로써 억세스 동작을 실행하고, 억세스 동작이 완료되면, 억세스 동작의 완료를 나타내는 종료(end)신호를 발생한다. 이러한 데이터 억세스 동작중에, 제 1 프로세서(20)는 도 2e에 도시된 바와 같은 비지(busy) 신호를 제 2 프로세서(30)로 제공함으로써 현재 제 1 프로세서(20)에 의해 DPRAM(10)이 억세스되고 있음을 알린다.
제 2 프로세서(30)가 제 1 프로세서(20)에 의해 억세스되는 DPRAM(10)의 다른 어드레스를 억세스하고자 하면, 상술한 바와 마찬가지로, 칩선택 신호(도 2f)와 어드레스 신호(도 2g)를 발생하여 제 1 프로세서(20)와 아무런 충돌을 일으키지 않고 DPRAM(10)에 대한 억세스 동작을 제 1 프로세서(20)와 동시에 수행할 수 있다.
그러나, 제 1 프로세서(20)에 의한 DPRAM(10)의 억세스 동작중에, 제 2 프로세서(30)가 제 1 프로세서(20)와 동일한 어드레스의 데이터를 억세스하고자 하면, 도 2h에 도시된 바와 같이 DPRAM(10)을 선점한 제 1 프로세서(20)의 비지 신호동안 제 2 프로세서(30)의 억세스 동작이 대기(waiting)된다. 이후, 제 1 프로세서(20)의 억세스 동작이 종료된 후, 비로소 제 2 프로세서(30)의 억세스 동작이 수행될 수 있으며, 도 2i와 같은 비지신호를 제 1 프로세서(20)에 대하여 발생한다.
그러나, 상술한 두 프로세서의 동일 어드레스 억세스 동작에 있어서, 후순위의 제 2 프로세서(30)는 제 1 프로세서(20)의 억세스 동작이 종료될 때 까지 대기한 이후 DPRAM(10)의 데이터 억세스를 위하여 새로운 시작(start) 신호를 발생한다. 이러한 새로운 시작신호를 발생하는 동작에 기인하여 전체 시스템의 데이터 억세스 시간의 손실을 가져오게된다. 또한, DPRAM(10)은 그 특성상 양방향의 데이터 억세스가 가능하고 억세스 속도가 빠르다는 장점은 있지만, 그 비용은 다른 일반 메모리 소자에 비하여 비싸기 때문에 비용효과적이지 못하다는 문제가 있다.
그러므로, 본 발명은 DPRAM을 대체한 저가의 메모리 소자를 이용한 메모리 억세스 시스템을 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 양방향 억세스 가능한 DPRAM 대신 일방향 억세스 가능한 저가의 메모리 소자를 이용하여 DPRAM 메모리 억세스 시스템과 동일한 속도를 갖는 메모리 억세스 시스템을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명에 따른 메모리 억세스 시스템은 SRAM; 상기 SRAM을 억세스하는 메모리 제어신호를 일시 래치하는 제 1 및 제 2 버퍼 수단; 자신측 프로세서로부터의 메모리 억세스 신호에 응답하여, 대응하는 상기 버퍼 수단으로 하여금 상기 래치된 메모리제어신호를 출력시키도록 하는 버퍼 인에이블 신호를 제공하고, 상대측 프로세서로부터의 메모리 억세스 신호가 상기 자신측의 메모리 억세스 신호보다 시간적으로 선행할 때 상기 대응하는 버퍼부로 제공되는 메모리제어신호를 상기 상대측 프로세서의 메모리 억세스 동작이 완료될 때까지 유지시키며, 기설정 시점에 발생된 상기 자신측 및 상대측 메모리 억세스 신호를 조합하여 예측된 제 1 버퍼 인에이블 신호를 출력하는 제 1 및 제 2 메모리 콘트롤러를 포함하는 것을 특징으로 한다.
상술한 본 발명의 각각의 상기 제 1 및 제 2 메모리 콘트롤러는: 자신측 메모리 억세스 신호에 응답하여 상기 제 1 버퍼 인에이블 신호를 대응하는 상기 버퍼부로 출력하며, 기설정 시점에 발생된 상기 자신측 및 상대측 메모리 억세스 신호를 조합하여 상기 예측된 버퍼 인에이블 신호를 출력하는 버퍼 제어부; 상대측 메모리 억세스 신호를 감지하는 억세스 감지부; 자신측 프로세서로부터 생성된 상기 메모리 제어신호를 수신하여 상기 대응하는 버퍼부로 제공하며, 상기 억세스 감지부에 의해 감지된 억세스 감지 신호에 따라 상기 상대측 프로세서의 메모리 억세스 동작이 완료될 때 까지 상기 버퍼부에 제공되는 상기 메모리제어신호를 유지하는 제어신호 유지부를 구비한다.
또한, 본 발명에 따르면, 각각의 상기 버퍼 제어부는: 상기 상대측 프로세서로부터 발생된 메모리 억세스 신호만이 수신될 때, 각기 대응하는 상기 버퍼부를 인에이블시키는 예측된 버퍼 인에이블 신호를 출력하고, 상기 자신측 및 상대측 프로세서로부터 아무런 메모리 억세스 신호도 수신되지 않을 때, 각기 대응하는 상기 버퍼부를 이전의 상태로 만드는 버퍼 제어신호를 출력하는 것을 특징으로 한다.
도 1은 종래 기술에 따른 메모리 억세스 시스템의 개략적인 블록구성도,
도 2는 도 1에 도시된 메모리 억세스 시스템의 동작을 설명하는 타이밍도,
도 3은 본 발명에 따라 구성된 메모리 억세스 시스템의 개략적인 블록구성도,
도 4는 도 3에 도시된 메모리 콘트롤러의 상세 구성을 도시하는 블록구성도,
도 5는 본 발명에 따른 메모리 억세스 시스템의 동작을 설명하는 타이밍도,
도 6은 본 발명에 따른 버퍼 제어 방식을 설명하는 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
100 : SRAM 200, 300 : SRAM 콘트롤러
220, 320 : 억세스 감지부 240, 340 : 메모리제어신호유지부
260, 360 : 버퍼 제어부 400, 500 : 버퍼부
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하며, 전체 도면에 있어서, 동일한 구성요소는 동일한 참조번호로서 인용된다.
도 3은 본 발명에 따라서 구성된 메모리 억세스 시스템의 블록구성도로서, 제 1 및 제 2 프로세서(20, 30), SRAM(100), 제 1 및 제 2 SRAM 콘트롤러(200, 300), 제 1 및 제 2 버퍼부(400, 500)를 포함한다.
제 1 및 제 2 SRAM 콘트롤러(200, 300)는 각기 제 1 및 제 2 프로세서(20, 30)로 부터의 제 1 및 제 2 메모리 억세스 신호에 응답하여, 메모리 제어신호, 즉, 어드레스, 데이터 및 콘트롤 신호를 출력한다. 또한, 제 1 SRAM 콘트롤러(200)는 제 2 프로세서(30)로부터의 메모리 억세스 신호가 자신측 제 1 메모리 억세스 신호보다 시간적으로 선행할 때 자신의 제 1 메모리 제어신호를 제 2 프로세서(30)의 메모리 억세스 동작이 완료될 때까지 유지시킨다. 마찬가지로, 제 2 SRAM 콘트롤러(300)는 제 1 프로세서로(20)부터의 제 1 메모리 억세스 신호가 자신의 제 2 메모리 억세스 신호보다 시간적으로 선행할 때 자신의 제 2 메모리 제어 신호를 제 1 프로세서(20)의 메모리 억세스 동작이 완료될 때까지 유지시킨다.
제 1 및 제 2 버퍼부(400, 500)는 각기 제 1 및 제 2 SRAM 콘트롤러(200, 300)로부터 제공된 메모리 제어신호, 즉, 어드레스, 데이터 및 콘트롤 신호를 일시저장하는 세 개의 버퍼(420, 440, 460; 520, 540, 560)를 구비한다. 각각의 버퍼(420, 440, 460; 520, 540, 560)는 3-상태 버퍼로 구성되며, 각기 제 1 및 제 2 SRAM 콘트롤러(200, 300)로부터 제공되는 버퍼제어신호에 의해 인에이블됨으로써 각기 저장된 메모리 제어신호를 SRAM(100)에 출력한다.
도 4를 참조하면, 상술한 SRAM 콘트롤러(200, 300)의 상세 블록구성도가 도시된다. 각각의 SRAM 콘트롤러(200, 300)는 억세스 감지부(220; 320), 메모리 제어신호 유지부(240; 340), 버퍼 제어부(260; 360) 및 메모리제어신호 출력부(280; 380)를 구비한다.
각각의 억세스 감지부(220, 320)는 상대측 프로세서(30, 20)의 메모리 억세스 신호를 감지하며, 메모리 억세스 신호를 감지한 억세스 감지 신호를 메모리제어신호 유지부(240, 340)로 제공한다.
각각의 메모리제어신호 유지부(240, 340)는 각기 대응하는 프로세서(20, 30)로부터 라인(210, 310)을 통하여 제공되는 메모리 제어신호를 수신하며, 각기 대응하는 억세스 감지부(220, 320)로부터 제공된 억세스 감지 신호에 응답하여 수신된 메모리 제어 신호를 상대측 프로세서의 메모리 억세스 동작이 완료될 때까지 일정기간 유지시킨다.
각각의 메모리 제어신호출력부(280, 380)는 각기 대응하는 메모리제어신호 유지부(240, 340)로부터 제공되는 메모리 제어 신호를 각기 대응하는 버퍼부(400, 500)로 출력한다.
한편, 각각의 버퍼 제어부(260, 360)는 각기 대응하는 프로세서(20, 30)로부터 발생되는 라인(220, 320)상의 메모리 억세스신호를 수신하고, 각각의 메모리 억세스신호에 응답하여 각기 대응하는 버퍼부(400, 500)에 래치된 메모리 제어신호가 SRAM(100)에 출력되도록 제어하는 각각의 버퍼 인에이블 신호를 라인(290, 390)을 통하여 출력한다.
또한, 본 발명에 따르면, 각각의 버퍼 제어부(260, 360)는 기설정 시점에 각각의 프로세서(20, 30)로부터 발생되는 라인(220, 320)상의 메모리 억세스 신호를 조합하여 각기 대응하는 버퍼부(400, 500)로 제공되는 메모리 제어신호가 SRAM(100)에 출력되도록 사전에 제어하는 예측된 버퍼 제어 신호를 발생한다.
보다 상세히 말해서, 도 5에는 상술한 각각의 프로세서와 버퍼제어부와의 상술한 관계가 도시되는 데, 도 5b, 5c, 5d 및 5e도에서 상측 및 하측 파형신호는 각기 제 1 및 제 2 프로세서(20, 30)로부터 발생된 메모리 억세스 신호를 나타낸다. 즉, 5a에 도시된 시스템 클럭의 기설정 기준시점(T)에서 각각의 버퍼 제어부(260, 360)는 라인(220, 320)을 통하여 수신된 메모리 억세스 신호가 상대측 프로세서로부터 발생된 것이고, 자신측 프로세서로 부터는 아무런 메모리 억세스 신호가 없을 때(도 5b 또는 5c 참조), 대응하는 버퍼부(400 또는 500)를 미리 인에이블 상태로 만드는 예측된 제 1 버퍼 인에이블 신호를 출력한다. 또한, 도 5d에 도시된 바와 같이, 시스템 클럭의 기준시점(T)에서 각각의 버퍼 제어부(260, 360)는 제 1 및 제 2 프로세서(20, 30)로부터 아무런 메모리 억세스가 없을 때, 각기 대응하는 버퍼부(400, 500)를 이전의 상태대로 유지시키는 예측된 제 2 버퍼 제어신호를 발생하도록 구성된다.
이것은 기준시점(T)에서 메모리 억세스 신호가 있었던 프로세서는 추후 메모리 억세스를 발생하지 않을 것이고 메모리 억세스가 없었던 프로세서는 추후 메모리 억세스를 발생할 것이라는 확률적인 상황을 감안한 것으로, 실질적으로 상술한 확률이 적용될 가능성은 상당히 높다는 데 착안된 것이다. 그러므로, 본 발명에 따른 버퍼제어부(260, 360)는 각기 대응하는 제 1 버퍼부(400) 또는 제 2 버퍼부(500)를 사전에 인에이블 시킴으로써 메모리 억세스 타임을 보다 빠르게 실행시킬 수 있다.
또한, 도 5e에 도시된 바와 같이, 제 1 및 제 2 프로세서(20, 30)로부터 모두 아무런 메모리 억세스가 없으면, 그 이전상태를 파악할 수 없으므로, 디폴트 상태로 한다.
각각의 프로세서와 버퍼제어부와의 상술한 관계는 하기 표 1에서와 같이 요약될 수 있다.
라인(220)상의 억세스 신호 라인(320)상의 억세스 신호 버퍼 제어부(260)의 출력 버퍼 제어부(360)의 출력
상태 0011 0101 이전상태인에이블디스에이블디폴트(default) 이전상태디스에이블인에이블디폴트(default)
상술한 표 1에서 ″0″ 상태는 메모리 억세스 신호의 발생을 나타내며, ″1″은 메모리 억세스 신호가 없음을 의미한다.
상술한 구성을 갖는 본 발명에 따른 메모리 억세스 시스템의 동작은 도 6을 참조하여 다음과 같이 설명된다.
먼저, 도 6a에 예시된 시스템 클럭이 발생하는 상태에서, 제 1 프로세서(20)가 SRAM(100)을 억세스하기 위하여 도 6b 및 도 6c에 예시된 바와 같은 칩선택신호와 어드레스 신호를 발생하면, 메모리제어신호, 예로, 어드레스 신호는 라인(210)을 통하여 제 1 SRAM 콘트롤러(200)의 메모리 제어신호유지부(240)로 제공되고, 또 다시 메모리제어신호유지부(240)로부터 메모리제어신호출력부(280)를 통하여 버퍼부(400)로 제공되어 일시 래치된다. 그 다음, 도 6d에 예시된 바와 같이 제 1 프로세서(20)는 시작(start) 신호를 출력하여 메모리 억세스 동작을 시작함과 동시에 도 6e에 예시된 바와 같은 억세스 신호 또는 비지 신호를 출력한다. 이 억세스 신호는 제 1 및 제 2 SRAM 콘트롤러(200, 300)의 버퍼 제어부(260, 360)로 제공된다. 따라서, 제 1 버퍼제어부(260)는 제 1 프로세서(20)의 억세스 신호에 응답하여 대응하는 버퍼부(400)로 하여금 래치된 메모리제어신호를 SRAM(100)으로 출력하도록 하는 버퍼 인에이블 신호를 발생한다. 이후, 제 1 프로세서(20)는 억세스 동작의 완료시에 억세스 종료신호(end)를 발생함으로써 SRAM(100)의 억세스 동작을 종료한다.
한편, 상술한 제 1 프로세서(20)의 억세스 동작중에, 제 2 프로세서(30)로부터 SRAM(100)의 동일 어드레스의 데이터를 억세스하기위한 어드레스 및 칩선택신호(도 6f 및 도 6g)가 발생하면, 메모리제어신호를 구성하는 어드레스 신호는 라인(310)을 통하여 제 2 SRAM 콘트롤러(300)의 메모리 제어신호유지부(340)로 제공되고, 또 다시 메모리제어신호유지부(340)로부터 메모리제어신호출력부(380)를 통하여 버퍼부(500)로 제공되어 래치된다. 그 다음, 도 6h에 예시된 바와 같이 제 2 프로세서(30)는 시작(start) 신호를 출력하고 메모리 억세스 동작을 시작함과 동시에 도 6i에 예시된 바와 같은 억세스 신호를 출력한다.
그러나, 이때 제 2 프로세서(30)의 실질적인 억세스 동작은 실행되지않고 유지된다. 이러한 제 2 프로세서(30)의 억세스 동작을 지속시키기 위하여, 억세스 감지부(320)는 제 1 프로세서(20)로부터 발생된 억세스 신호를 감지하여 메모리 제어신호유지부(240)에 억세스 감지 신호를 제공함으로써, 제 1 프로세서(20)로부터 억세스 종료신호(end)가 발생될 때 까지 버퍼부(500)에서 메모리 제어신호를 계속적으로 유지될 수 있도록 해준다. 이후, 제 1 프로세서(20)로부터 억세스 종료신호(end)가 발생되면, 도 6h의 빗금친 부분에 도시된 바와 같이 제 2 프로세서(30)는 곧바로 억세스 동작을 실행하게 되며, 이러한 억세스 동작의 완료시에 억세스 종료신호(end)를 발생함으로써 SRAM(100)의 억세스 동작을 종료한다.
한편, 제 2 프로세서(30)로부터 생성된 억세스 신호는 제 2 SRAM 콘트롤러(300)의 버퍼 제어부(360)로 제공되고, 제 2 버퍼제어부(360)는 제 1 및 제 2 프로세서(20, 30)로부터 생성된 각각의 메모리 억세스 신호를 조합하여 도 5를 참조하여 설명된 바와 같이 사전에 대응하는 버퍼부(500)를 인에이블 시키는 예측된 버퍼 인에이블 신호를 발생한다.
상술한 메모리 억세스 동작은 시간적으로 제 1 프로세서(20)가 선행하고 뒤이어 제 2 프로세서(30)가 추종하는 것으로 설명되었지만, 그 반대 순서의 억세스 동작이 수행될 수도 있을 것이며, 그에 따른 동작은 동일하게 진행될 것이다.
그러므로, 본 발명에 따라서 메모리 억세스 시스템이 DPRAM을 대체한 저가의 SRAM과 같은 메모리 소자로 구성됨으로써 비용효과적인 시스템을 구축할 수 있으며, 또한, DPRAM을 이용한 메모리 억세스 시스템만큼 고속으로 억세스가 가능하다는 장점이 제공된다.

Claims (10)

  1. 두 개의 프로세서에 의해 동시에 억세스가능한 메모리 시스템에 있어서,
    일방향 억세스 가능한 메모리 수단;
    제 1 프로세서로부터 상기 메모리 수단을 억세스하는 제 1 메모리 제어신호를 일시 래치하는 제 1 버퍼 수단;
    제 2 프로세서로부터 상기 메모리 수단을 억세스하는 제 2 메모리 제어신호를 일시 래치하는 제 2 버퍼 수단;
    상기 제 1 프로세서로부터의 제 1 메모리 억세스 신호에 응답하여, 상기 제 1 버퍼 수단으로 하여금 상기 래치된 제 1 메모리 제어 신호를 출력시키도록 하는 제 1 버퍼 인에이블 신호를 제공하고, 제 2 프로세서로부터의 제 2 메모리 억세스 신호가 상기 제 1 메모리 억세스 신호보다 시간적으로 선행할 때 상기 제 1 버퍼수단에 래치된 제 1 메모리제어신호를 상기 제 2 프로세서의 메모리 억세스가 완료될 때까지 유지시키는 제 1 메모리 콘트롤러;
    상기 제 2 프로세서로부터의 제 2 메모리 억세스 신호에 응답하여, 상기 제 2 버퍼 수단으로 하여금 상기 래치된 제 2 메모리 제어 신호를 출력시키도록 하는 제 2 버퍼 인에이블 신호를 제공하고, 제 1 프로세서로부터의 제 1 메모리 억세스 신호가 상기 제 2 메모리 억세스 신호보다 시간적으로 선행할 때 상기 제 2 버퍼수단에 래치된 제 2 메모리제어신호를 상기 제 1 프로세서의 메모리 억세스가 완료될 때까지 유지시키는 제 2 메모리 콘트롤러를 포함하는 것을 특징으로 하는 메모리 억세스 시스템.
  2. 제 1 항에 있어서, 상기 제 1 메모리 콘트롤러는:
    상기 제 1 메모리 억세스 신호에 응답하여 상기 버퍼 인에이블 신호를 상기 제 1 버퍼수단으로 출력하는 버퍼 제어부;
    상기 제 2 메모리 억세스 신호를 감지하는 억세스 감지부;
    상기 제 1 프로세서로부터 생성된 상기 제 1 메모리 제어신호를 수신하여 상기 제 1 버퍼수단으로 제공하며, 상기 억세스 감지부에 의해 감지된 억세스 감지 신호에 따라 상기 제 2 프로세서의 메모리 억세스 동작이 완료될 때 까지 상기 제 1 버퍼수단에 제공되는 상기 제 1 메모리제어신호를 유지하는 제어신호 유지부를 구비하며;
    상기 제 2 메모리 콘트롤러는:
    상기 제 2 메모리 억세스 신호에 응답하여 상기 버퍼 인에이블 신호를 상기 제 2 버퍼수단으로 출력하는 버퍼 제어부;
    상기 제 1 메모리 억세스 신호를 감지하는 억세스 감지부;
    상기 제 2 프로세서로부터 생성된 상기 제 2 메모리 제어신호를 수신하여 상기 제 2 버퍼부로 제공하며, 상기 억세스 감지부에 의해 감지된 억세스 감지 신호에 따라 상기 제 1 프로세서의 메모리 억세스 동작이 완료될 때 까지 상기 제 2 버퍼수단에 제공되는 상기 제 2 메모리제어신호를 유지하는 제어신호 유지부를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  3. 제 2 항에 있어서, 각각의 상기 제 1 및 제 2 메모리 콘트롤러는 각기 대응하는 상기 메모리제어신호 유지부와 상기 버퍼수단 사이에서 배치되어 상기 제어신호 유지부로부터의 상기 메모리제어신호를 각기 대응하는 상기 버퍼수단으로 출력하는 메모리제어신호 출력부를 더 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  4. 제 1 항에 있어서, 각각의 상기 버퍼수단은 각기 대응하는 상기 버퍼인에이블신호에 따라 상기 래치된 메모리제어신호가 상기 메모리 수단으로 출력되도록 인에이블되는 3-상태 버퍼로 구성되는 것을 특징으로 하는 메모리 억세스 시스템.
  5. 제 1 항에 있어서, 상기 메모리 수단은 SRAM인 것을 특징으로 하는 메모리 억세스 시스템.
  6. 두 개의 프로세서에 의해 동시에 억세스가능한 메모리 시스템에 있어서,
    일방향 억세스 가능한 메모리 수단;
    제 1 프로세서로부터 상기 메모리 수단을 억세스하는 제 1 메모리 제어신호를 일시 래치하는 제 1 버퍼 수단;
    제 2 프로세서로부터 상기 메모리 수단을 억세스하는 제 2 메모리 제어신호를 일시 래치하는 제 2 버퍼 수단;
    상기 제 1 프로세서로부터의 제 1 메모리 억세스 신호에 응답하여, 상기 제 1 버퍼 수단으로 하여금 상기 래치된 제 1 메모리제어신호를 출력시키도록 하는 제 1 버퍼 인에이블 신호를 제공하고, 상기 제 2 메모리 억세스 신호가 상기 제 1 메모리 억세스 신호보다 시간적으로 선행할 때 상기 제 1 버퍼수단으로 제공되는 제 1 메모리제어신호를 상기 제 2 프로세서의 메모리 억세스 동작이 완료될 때까지 유지시키며, 기설정 시점에 발생된 상기 제 1 및 제 2 메모리 억세스 신호를 조합하여 예측된 제 1 버퍼 인에이블 신호를 출력하는 제 1 메모리 콘트롤러;
    상기 제 2 프로세서로부터의 제 2 메모리 억세스 신호에 응답하여, 상기 제 2 버퍼 수단으로 하여금 상기 래치된 제 2 메모리제어신호를 출력시키도록 하는 제 2 버퍼 인에이블 신호를 제공하고, 상기 제 1 메모리 억세스 신호가 상기 제 2 메모리 억세스 신호보다 시간적으로 선행할 때 상기 제 2 버퍼수단으로 제공되는 제 2 메모리제어신호를 상기 제 1 프로세서의 메모리 억세스 동작이 완료될 때까지 유지시키며, 기설정 시점에 발생된 상기 제 1 및 제 2 메모리 억세스 신호를 조합하여 예측된 제 2 버퍼 인에이블 신호를 출력하는 제 2 메모리 콘트롤러를 포함하는 것을 특징으로 하는 메모리 억세스 시스템.
  7. 제 6 항에 있어서, 상기 제 1 메모리 콘트롤러는:
    상기 제 1 메모리 억세스 신호에 응답하여 상기 제 1 버퍼 인에이블 신호를 대응하는 상기 제 1 버퍼수단으로 출력하며, 기설정 시점에 발생된 상기 제 1 및 제 2 메모리 억세스 신호를 조합하여 상기 예측된 제 1 버퍼 인에이블 신호를 출력하는 제 1 버퍼 제어부;
    상기 제 2 메모리 억세스 신호를 감지하는 억세스 감지부;
    상기 제 1 메모리 제어신호를 수신하여 상기 제 1 버퍼수단으로 제공하며, 상기 억세스 감지부에 의해 감지된 억세스 감지 신호에 따라 상기 제 2 프로세서의 메모리 억세스 동작이 완료될 때 까지 상기 제 1 버퍼수단에 제공되는 상기 제 1 메모리제어신호를 유지하는 제어신호 유지부를 구비하며;
    상기 제 2 메모리 콘트롤러는:
    상기 제 2 메모리 억세스 신호에 응답하여 상기 제 2 버퍼 인에이블 신호를 대응하는 상기 제 2 버퍼수단으로 출력하며, 기설정 시점에 발생된 상기 제 1 및 제 2 메모리 억세스 신호를 조합하여 상기 예측된 제 2 버퍼 인에이블 신호를 출력하는 제 2 버퍼 제어부;
    상기 제 1 메모리 억세스 신호를 감지하는 억세스 감지부;
    상기 제 2 메모리 제어신호를 수신하여 상기 제 2 버퍼수단으로 제공하며, 상기 억세스 감지부에 의해 감지된 억세스 감지 신호에 따라 상기 제 1 프로세서의 메모리 억세스 동작이 완료될 때 까지 상기 제 2 버퍼수단에 제공되는 상기 제 2 메모리제어신호를 유지하는 제어신호 유지부를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  8. 제 7 항에 있어서, 상기 제 1 버퍼 제어부는:
    상기 제 1 프로세서로부터 발생된 메모리 억세스 신호만이 수신될 때, 상기 제 1 버퍼수단을 인에이블시키는 예측된 제 1 버퍼 인에이블 신호를 출력하고,
    상기 제 1 및 제 2 프로세서로부터 아무런 메모리 억세스 신호도 수신되지 않을 때, 상기 제 1 버퍼수단을 이전의 상태로 만드는 버퍼 제어신호를 출력하
    상기 제 2 버퍼 제어부는:
    상기 제 2 프로세서로부터 발생된 메모리 억세스 신호만이 수신될 때, 상기 제 2 버퍼수단을 인에이블시키는 예측된 제 2 버퍼 인에이블 신호를 출력하고,
    상기 제 1 및 제 2 프로세서로부터 아무런 메모리 억세스 신호도 수신되지 않을 때, 상기 제 2 버퍼수단을 이전의 상태로 만드는 버퍼 제어신호를 출력하는 것을 특징으로 하는 메모리 억세스 시스템.
  9. 제 8 항에 있어서, 각각의 상기 버퍼수단은 각기 대응하는 상기 버퍼제어부로부터 출력된 버퍼인에이블신호 및 예측된 버퍼인에이블신호에 의해 입력되는 메모리 제어신호를 상기 메모리 수단으로 출력하도록 인에이블되는 3-상태 버퍼로 구성되는 것을 특징으로 하는 메모리 억세스 시스템.
  10. 제 6 항에 있어서, 상기 메모리 수단은 SRAM인 것을 특징으로 하는 메모리 억세스 시스템.
KR1019980055076A 1998-12-15 1998-12-15 일방향 억세스 가능한 메모리 소자를 이용한 고속 메모리억세스 시스템 KR100289686B1 (ko)

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