JPH10301839A - メモリ制御方式および半導体装置 - Google Patents
メモリ制御方式および半導体装置Info
- Publication number
- JPH10301839A JPH10301839A JP9108808A JP10880897A JPH10301839A JP H10301839 A JPH10301839 A JP H10301839A JP 9108808 A JP9108808 A JP 9108808A JP 10880897 A JP10880897 A JP 10880897A JP H10301839 A JPH10301839 A JP H10301839A
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- JP
- Japan
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- memory
- mode
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- semiconductor device
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Abstract
(57)【要約】
【課題】 低コストでページモードの使用効率を上げた
メモリアクセスが行える半導体装置を提供する。 【解決手段】 半導体装置は、モードレジスタ２の書き
換えによってモード信号がアクティブになった時点（連
続メモリアクセスモードに移行）でステートマシン５が
動作し、アドレスレジスタ３とメモリ制御回路４、セレ
クタ６にそれぞれ制御信号を出力することで行アドレス
アクセスを行う。次に、データ処理手段１から出力され
るリード/ライト要求信号がアクティブとなって初め
て、ステートマシン５は再びメモリ制御回路４、セレク
タ６にそれぞれ制御信号を出力し、列アドレスアクセス
を行う。以降、モード信号がアクティブの期間は、デー
タ処理手段１から出力されるリード/ライト要求信号が
アクティブとなる度にカラムアクセスが繰り返されるよ
う構成する。
メモリアクセスが行える半導体装置を提供する。 【解決手段】 半導体装置は、モードレジスタ２の書き
換えによってモード信号がアクティブになった時点（連
続メモリアクセスモードに移行）でステートマシン５が
動作し、アドレスレジスタ３とメモリ制御回路４、セレ
クタ６にそれぞれ制御信号を出力することで行アドレス
アクセスを行う。次に、データ処理手段１から出力され
るリード/ライト要求信号がアクティブとなって初め
て、ステートマシン５は再びメモリ制御回路４、セレク
タ６にそれぞれ制御信号を出力し、列アドレスアクセス
を行う。以降、モード信号がアクティブの期間は、デー
タ処理手段１から出力されるリード/ライト要求信号が
アクティブとなる度にカラムアクセスが繰り返されるよ
う構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ中の命令に
従ってデータを処理するデータ処理手段とメモリ間のデ
ータ転送を行うメモリ制御装置を備えた半導体装置に関
する。
従ってデータを処理するデータ処理手段とメモリ間のデ
ータ転送を行うメモリ制御装置を備えた半導体装置に関
する。
【０００２】
【従来の技術】近年の電子技術の発展により、マイクロ
コンピュータやＤＲＡＭに代表されるメモリ等の半導体
装置が普及し、あらゆる分野で用いられている。マイク
ロコンピュータとＤＲＡＭ及び周辺デバイスにより構成
されるマイコンシステムは、あらゆる電子機器に搭載さ
れ幅広い応用分野を示しており、特に携帯機器等の組み
込み分野への応用は、低コスト、低消費電力、高性能の
マイコンシステムが要望されている。
コンピュータやＤＲＡＭに代表されるメモリ等の半導体
装置が普及し、あらゆる分野で用いられている。マイク
ロコンピュータとＤＲＡＭ及び周辺デバイスにより構成
されるマイコンシステムは、あらゆる電子機器に搭載さ
れ幅広い応用分野を示しており、特に携帯機器等の組み
込み分野への応用は、低コスト、低消費電力、高性能の
マイコンシステムが要望されている。
【０００３】マイクロコンピュータは動作周波数の向上
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとＤＲＡＭ間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。ＤＲＡＭには高速ア
クセスのためのページモードが備えられており、このモ
ードを効率良く使用すれば高速なデータ転送が可能にな
る。
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとＤＲＡＭ間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。ＤＲＡＭには高速ア
クセスのためのページモードが備えられており、このモ
ードを効率良く使用すれば高速なデータ転送が可能にな
る。
【０００４】図４にＤＲＡＭリードアクセスの動作タイ
ミング図を示す。連続するメモリ空間をアクセスする場
合にページモードを使用しなければ図４(a)のようにな
り、ページモードを使用すれば図４(b)のようになる。
図４(a)ではＲＡＳプリチャージ期間だけデータ転送時
間が余分に必要となっている。
ミング図を示す。連続するメモリ空間をアクセスする場
合にページモードを使用しなければ図４(a)のようにな
り、ページモードを使用すれば図４(b)のようになる。
図４(a)ではＲＡＳプリチャージ期間だけデータ転送時
間が余分に必要となっている。
【０００５】
【発明が解決しようとする課題】しかしながら従来の半
導体装置では、現在(図４のＴ1)アクセスしているアド
レスと次（Ｔ2)にアクセスすべきアドレスが同一ページ
内にあるかどうかを図４b のＸの時点で判断しなけれ
ば、次のアクセスをページモードでアクセスすることが
不可能であるため、同一ページを判断するためのハード
ウェアが特別に必要であった。
導体装置では、現在(図４のＴ1)アクセスしているアド
レスと次（Ｔ2)にアクセスすべきアドレスが同一ページ
内にあるかどうかを図４b のＸの時点で判断しなけれ
ば、次のアクセスをページモードでアクセスすることが
不可能であるため、同一ページを判断するためのハード
ウェアが特別に必要であった。
【０００６】また、同一ページを判断する機構を持たな
い半導体装置では、転送要求されたデータの幅が転送可
能なバス幅を上回るときのように、あらかじめアクセス
すべきアドレスが判っているという限定された場面でし
かページモードを使用することができないという問題点
を有していた。
い半導体装置では、転送要求されたデータの幅が転送可
能なバス幅を上回るときのように、あらかじめアクセス
すべきアドレスが判っているという限定された場面でし
かページモードを使用することができないという問題点
を有していた。
【０００７】本発明はかかる点に鑑み、低コストでペー
ジモードの使用効率を上げたデータ転送を実現するメモ
リ制御方式および半導体装置を提供することを目的とす
る。
ジモードの使用効率を上げたデータ転送を実現するメモ
リ制御方式および半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のメモリ制御方式は、命令に従ってデータを処
理するデータ処理手段のリード/ライト要求に従って、
メモリ内の連続するアドレスに対しデータのリード/ラ
イトを行なうメモリ制御方式において、アドレスを記憶
する第１のステップと、メモリ内の連続するアドレスに
アクセスする連続アクセスモードに移行するとともに、
第１のステップで記憶したアドレスの一部を第１の制御
信号とともに供給する第２のステップと、前記データ処
理手段からのリード/ライト要求に従って、第２のアド
レス及び第２の制御信号を供給する第３のステップとを
備え、連続アクセスモードに移行している間は、前記第
３のステップの繰り返しによりデータのリード/ライト
を行なうものである。
に本発明のメモリ制御方式は、命令に従ってデータを処
理するデータ処理手段のリード/ライト要求に従って、
メモリ内の連続するアドレスに対しデータのリード/ラ
イトを行なうメモリ制御方式において、アドレスを記憶
する第１のステップと、メモリ内の連続するアドレスに
アクセスする連続アクセスモードに移行するとともに、
第１のステップで記憶したアドレスの一部を第１の制御
信号とともに供給する第２のステップと、前記データ処
理手段からのリード/ライト要求に従って、第２のアド
レス及び第２の制御信号を供給する第３のステップとを
備え、連続アクセスモードに移行している間は、前記第
３のステップの繰り返しによりデータのリード/ライト
を行なうものである。
【０００９】また本発明の半導体装置は、命令に従って
データを処理するデータ処理手段と、前記データ処理手
段のリード/ライト要求を受け、メモリに対してリード/
ライトを行うメモリ制御装置を有する半導体装置であっ
て、前記メモリ制御装置は、第１のアドレスを記憶する
アドレス記憶手段を有し、連続メモリアクセスモードに
移行した時点で、前記アドレス記憶手段内のアドレスと
第１の制御信号を供給し、連続メモリアクセスモードに
留まっている間は、前記データ処理手段のリード/ライ
ト要求に対しては、第２の制御信号及び前記データ処理
手段の出力するアドレスを第２のアドレスとして供給す
ることで、前記メモリに対するリード/ライトを行なう
ものである。
データを処理するデータ処理手段と、前記データ処理手
段のリード/ライト要求を受け、メモリに対してリード/
ライトを行うメモリ制御装置を有する半導体装置であっ
て、前記メモリ制御装置は、第１のアドレスを記憶する
アドレス記憶手段を有し、連続メモリアクセスモードに
移行した時点で、前記アドレス記憶手段内のアドレスと
第１の制御信号を供給し、連続メモリアクセスモードに
留まっている間は、前記データ処理手段のリード/ライ
ト要求に対しては、第２の制御信号及び前記データ処理
手段の出力するアドレスを第２のアドレスとして供給す
ることで、前記メモリに対するリード/ライトを行なう
ものである。
【００１０】これにより、低コストでページモードの使
用効率を上げたメモリアクセスを行うことが可能にな
る。
用効率を上げたメモリアクセスを行うことが可能にな
る。
【００１１】
【発明の実施の形態】以下本発明の本発明の実施の形態
について、図１から図３を用いて説明する。
について、図１から図３を用いて説明する。
【００１２】図１は本発明の第一の実施の形態における
半導体装置の構成図である。図１において、１は命令に
従ってデータを処理するデータ処理手段、２はモードレ
ジスタ、３は第１のアドレスを記憶しておくアドレスレ
ジスタ、４はメモリのリード/ライトを行なうメモリ制
御回路、５はメモリ制御回路４を制御するステートマシ
ン、６はアドレスの選択を行なうセレクタである。モー
ドレジスタ２とアドレスレジスタ３とメモリ制御回路４
とステートマシン５とセレクタ６でメモリ制御装置７が
構成される。メモリ制御装置７は、データ処理手段１の
リード/ライト要求を受け、ＤＲＡＭ９に対してリード/
ライトを行う。８は本実施の形態における半導体装置、
９は半導体装置８に接続されてデータ処理手段１がリー
ド/ライトを行なうＤＲＡＭである。
半導体装置の構成図である。図１において、１は命令に
従ってデータを処理するデータ処理手段、２はモードレ
ジスタ、３は第１のアドレスを記憶しておくアドレスレ
ジスタ、４はメモリのリード/ライトを行なうメモリ制
御回路、５はメモリ制御回路４を制御するステートマシ
ン、６はアドレスの選択を行なうセレクタである。モー
ドレジスタ２とアドレスレジスタ３とメモリ制御回路４
とステートマシン５とセレクタ６でメモリ制御装置７が
構成される。メモリ制御装置７は、データ処理手段１の
リード/ライト要求を受け、ＤＲＡＭ９に対してリード/
ライトを行う。８は本実施の形態における半導体装置、
９は半導体装置８に接続されてデータ処理手段１がリー
ド/ライトを行なうＤＲＡＭである。
【００１３】以上のように構成された本実施の形態によ
る半導体装置について、図２に示すステートマシン５の
状態遷移図と図３に示す動作タイミング図とを用いて以
下その動作を説明する。
る半導体装置について、図２に示すステートマシン５の
状態遷移図と図３に示す動作タイミング図とを用いて以
下その動作を説明する。
【００１４】動作の概略は、モードレジスタ２から出力
されるモード信号とデータ処理手段１から出力されるリ
ード/ライト要求信号の２つの信号により、ステートマ
シン５を制御し、メモリ制御回路４を動作させてＤＲＡ
Ｍ９のリード/ライトを行なうものである。
されるモード信号とデータ処理手段１から出力されるリ
ード/ライト要求信号の２つの信号により、ステートマ
シン５を制御し、メモリ制御回路４を動作させてＤＲＡ
Ｍ９のリード/ライトを行なうものである。
【００１５】まず、ページモードを使用してアクセスが
行なわれる場合の半導体装置８の動作を説明する。
行なわれる場合の半導体装置８の動作を説明する。
【００１６】半導体装置８において、データ処理手段１
から出力されるデータをアドレスレジスタ３に書き込む
ことにより、第１のアドレス即ちページモードアクセス
時に行アドレスとなるアドレスをアドレスレジスタ３に
格納する(第１のステップ)。
から出力されるデータをアドレスレジスタ３に書き込む
ことにより、第１のアドレス即ちページモードアクセス
時に行アドレスとなるアドレスをアドレスレジスタ３に
格納する(第１のステップ)。
【００１７】次にモードレジスタ２への書き込みを行
う。モードレジスタ２は書き込みが行われるとモード信
号をアクティブにし、ステートマシン５に連続アクセス
モードに移行したことを知らせる。ステートマシン５は
モード信号がアクティブとなった時点で図２のステート
201へ遷移し、メモリ制御回路４、セレクタ６にそれぞ
れ制御信号を出力する。メモリ制御回路４では、通常の
行アドレスアクセス時と同様にRAS(Row Address Strob
e)信号が生成されてＤＲＡＭ６に供給される。一方セレ
クタ６では、アドレスレジスタ３の内容が選択されて行
アドレスとしてＤＲＡＭ６に供給される(第２のステッ
プ)。行アドレスアクセス期間が終了すると、ステート
マシン５は、図２のステート200に遷移する。
う。モードレジスタ２は書き込みが行われるとモード信
号をアクティブにし、ステートマシン５に連続アクセス
モードに移行したことを知らせる。ステートマシン５は
モード信号がアクティブとなった時点で図２のステート
201へ遷移し、メモリ制御回路４、セレクタ６にそれぞ
れ制御信号を出力する。メモリ制御回路４では、通常の
行アドレスアクセス時と同様にRAS(Row Address Strob
e)信号が生成されてＤＲＡＭ６に供給される。一方セレ
クタ６では、アドレスレジスタ３の内容が選択されて行
アドレスとしてＤＲＡＭ６に供給される(第２のステッ
プ)。行アドレスアクセス期間が終了すると、ステート
マシン５は、図２のステート200に遷移する。
【００１８】モード信号がアクティブである時に、デー
タ処理手段１から出力されるリード/ライト要求信号が
アクティブとなると、ステートマシン５のステートは図
２のステート200からステート202へ遷移し、メモリ制御
回路４、セレクタ６にそれぞれ制御信号を供給する。メ
モリ制御回路４では、通常の列アドレスアクセス時と同
様にＣＡＳ(Column Address Strobe)信号が生成されて
ＤＲＡＭ６に供給され、データ処理手段１から出力され
るアドレスから第２のアドレスを生成して出力する。ま
た一方セレクタ６では、メモリ制御回路４が出力する第
２のアドレスを選択し列アドレスとしてＤＲＡＭ６に供
給する(第３のステップ)。列アドレスアクセス期間が終
了すると、ステートマシン５は、図２のステート200に
遷移する。
タ処理手段１から出力されるリード/ライト要求信号が
アクティブとなると、ステートマシン５のステートは図
２のステート200からステート202へ遷移し、メモリ制御
回路４、セレクタ６にそれぞれ制御信号を供給する。メ
モリ制御回路４では、通常の列アドレスアクセス時と同
様にＣＡＳ(Column Address Strobe)信号が生成されて
ＤＲＡＭ６に供給され、データ処理手段１から出力され
るアドレスから第２のアドレスを生成して出力する。ま
た一方セレクタ６では、メモリ制御回路４が出力する第
２のアドレスを選択し列アドレスとしてＤＲＡＭ６に供
給する(第３のステップ)。列アドレスアクセス期間が終
了すると、ステートマシン５は、図２のステート200に
遷移する。
【００１９】以降、モード信号がアクティブである間
は、データ処理手段１から出力されるリード/ライト要
求信号がアクティブとなる度に第3のステップで説明し
たように列アドレスアクセスが繰り返される。
は、データ処理手段１から出力されるリード/ライト要
求信号がアクティブとなる度に第3のステップで説明し
たように列アドレスアクセスが繰り返される。
【００２０】図３には、第２のステップおよび第３のス
テップにおける半導体装置８のアドレス、データ、制御
信号およびステートマシン５の状態遷移が示されてい
る。データ処理手段１がメモリのリード/ライトを３回
要求しているため、第３のステップが３回繰り返されて
いる。
テップにおける半導体装置８のアドレス、データ、制御
信号およびステートマシン５の状態遷移が示されてい
る。データ処理手段１がメモリのリード/ライトを３回
要求しているため、第３のステップが３回繰り返されて
いる。
【００２１】このような状態で、再びモードレジスタ２
を書き換えてモード信号を元に戻す。ステートマシン５
は図２のステート200に留まったままであるが、リード/
ライト要求信号がアクティブになるとステート201に遷
移し、行アドレスアクセスを実行する。この場合第２の
ステップとは異なり、セレクタ６はメモリ制御回路４の
出力するアドレスを行アドレスとして選択する。行アド
レスアクセス期間が終了すると、ステートマシン５は、
図２のステート202に遷移し、第３のステップと同様に
列アドレスアクセスを実行する。列アドレスアクセス期
間が終了すると、ステートマシン５は、図２のステート
200に遷移する。
を書き換えてモード信号を元に戻す。ステートマシン５
は図２のステート200に留まったままであるが、リード/
ライト要求信号がアクティブになるとステート201に遷
移し、行アドレスアクセスを実行する。この場合第２の
ステップとは異なり、セレクタ６はメモリ制御回路４の
出力するアドレスを行アドレスとして選択する。行アド
レスアクセス期間が終了すると、ステートマシン５は、
図２のステート202に遷移し、第３のステップと同様に
列アドレスアクセスを実行する。列アドレスアクセス期
間が終了すると、ステートマシン５は、図２のステート
200に遷移する。
【００２２】以上のように本実施の形態によれば、モー
ドレジスタの値によってステート遷移を変える事によ
り、ページモードアクセスを実行する事が可能になる。
ドレジスタの値によってステート遷移を変える事によ
り、ページモードアクセスを実行する事が可能になる。
【００２３】
【発明の効果】以上説明したように本発明によれば、行
アドレスをあらかじめ記憶し、連続メモリアクセスモー
ドに移行した時点で行アドレスアクセスを行い、以降の
リード/ライト要求に対しては列アドレスアクセスを行
うことで、リード/ライト要求のたびに同一ページの判
断をする機構を必要とせずコストや消費電力を低減でき
るという有利な効果が得られる。
アドレスをあらかじめ記憶し、連続メモリアクセスモー
ドに移行した時点で行アドレスアクセスを行い、以降の
リード/ライト要求に対しては列アドレスアクセスを行
うことで、リード/ライト要求のたびに同一ページの判
断をする機構を必要とせずコストや消費電力を低減でき
るという有利な効果が得られる。
【図１】本発明の一実施の形態における半導体装置のブ
ロック図
ロック図
【図２】図１に示す半導体装置の状態遷移図
【図３】図１に示す半導体装置の動作タイミング図
【図４】従来のＤＲＡＭの動作タイミング図
１ データ処理手段 ２ モードレジスタ ３ アドレスレジスタ ４ メモリ制御回路 ５ ステートマシン ６ セレクタ ９ メモリ制御装置 ８ 半導体装置 ９ ＤＲＡＭ
Claims (5)
- 【請求項１】 命令に従ってデータを処理するデータ処
理手段のリード/ライト要求に従って、メモリ内の連続
するアドレスに対しデータのリード/ライトを行なうメ
モリ制御方式において、 アドレスを記憶する第１のステップと、 メモリ内の連続するアドレスにアクセスする連続アクセ
スモードに移行するとともに、第１のステップで記憶し
たアドレスの一部を第１の制御信号とともに供給する第
２のステップと、 前記データ処理手段からのリード/ライト要求に従っ
て、第２のアドレス及び第２の制御信号を供給する第３
のステップとを備え、 連続アクセスモードに移行している間は、前記第３のス
テップの繰り返しによりデータのリード/ライトが行な
われることを特徴とするメモリ制御方式。 - 【請求項２】 前記メモリは行アドレス及び列アドレス
が多重化されるＤＲＡＭであり、単一の行アドレスに続
いて複数の列アドレスが供給されるページモードを有
し、 前記第１のステップで記憶したアドレスの一部が行アド
レスとして、前記第２のアドレスが列アドレスとして供
給されることを特徴とする請求項１記載のメモリ制御方
式。 - 【請求項３】 命令に従ってデータを処理するデータ処
理手段と、 前記データ処理手段のリード/ライト要求を受け、メモ
リに対してリード/ライトを行うメモリ制御装置を有す
る半導体装置であって、 前記メモリ制御装置は、 第１のアドレスを記憶するアドレス記憶手段を有し、 連続メモリアクセスモードに移行した時点で、前記アド
レス記憶手段内のアドレスと第１の制御信号を供給し、 連続メモリアクセスモードに留まっている間は、前記デ
ータ処理手段のリード/ライト要求に対しては、第２の
制御信号及び前記データ処理手段の出力するアドレスを
第２のアドレスとして供給することで、前記メモリに対
するリード/ライトを行なうことを特徴とする半導体装
置。 - 【請求項４】 前記メモリは行アドレス及び列アドレス
が多重化されるＤＲＡＭであり、単一の行アドレスに続
いて複数の列アドレスが供給されるページモードを有
し、 前記第１のアドレスが行アドレスとして、前記第２のア
ドレスが列アドレスとして供給されることを特徴とする
請求項３記載の半導体装置。 - 【請求項５】 前記メモリ制御装置はモード記憶手段を
有し、 前記モード記憶手段の内容を書き換えることによって連
続メモリアクセスモードに移行し、新たな書き換えが行
なわれるまで連続メモリアクセスモードに留まることを
特徴とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108808A JPH10301839A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御方式および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108808A JPH10301839A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御方式および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301839A true JPH10301839A (ja) | 1998-11-13 |
Family
ID=14494022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9108808A Pending JPH10301839A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御方式および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
-
1997
- 1997-04-25 JP JP9108808A patent/JPH10301839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
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