JPH11231023A - 半導体集積回路装置およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリとその他の周辺回路とを同時に
テストすることにより、検査時間を大幅に短縮する。 【解決手段】 テストモード信号ＴＭがテスト機能切り
換え回路６に入力されると、該テスト機能切り換え回路
６は、ＲＯＭ５とデータバス７、アドレスバス８、リー
ド信号線９とを切り離し、ＣＰＵ４や周辺回路１，２か
らＲＯＭ５を分離する。ＲＯＭ５は、タイマ３のタイマ
カウンタ信号ＴＣをアドレスとし、カウンタクロック信
号ＣＣをリードイネーブル信号としてデータ読み出しを
行い、同時にＣＰＵ４および周辺回路１，２の電気的検
査を平行して行うことによって、プローブ検査、スクリ
ーニングの時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその検査方法に関し、特に、プローブ検査およ
びスクリーニングの時間短縮に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、た
とえば、ＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）な
どの半導体メモリが内蔵されたマイクロコンピュータで
は、アドレスバスやデータバスなどの各種バスがＲＯＭ
とその他の周辺回路とにおいて共用されているためにプ
ローブ検査やスクリーニングなどの検査工程において、
ＲＯＭとその他の周辺回路とを個別に行っている。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、昭和５９年１１月３０
日、株式会社オーム社発行、社団法人 電子通信学会
（編）、「ＬＳＩハンドブック」Ｐ５４１〜Ｐ５４７が
あり、この文献には、ＲＯＭおよびＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を内蔵したシングル
チップマイクロコンピュータの概説などが記載されてい
る。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置の検査方法では、次のような問題
点があることが本発明者により見い出された。

【０００５】すなわち、マイクロコンピュータに内蔵さ
れるＲＯＭのメモリが大容量化するに伴い、ＲＯＭにお
けるテストが長時間化してしまい、半導体集積回路装置
の製造効率が低下してしまうという問題がある。

【０００６】本発明の目的は、半導体メモリと周辺回路
などのその他の機能とを同時に検査することにより、検
査時間を大幅に短縮することのできる半導体集積回路装
置およびその検査方法を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置
は、タイマクロック信号に基づいてカウントアップを行
うタイマカウンタ信号を生成するカウンタ生成手段と、
電気的検査を行う際に入力されるテストモード信号に基
づいて、半導体メモリに入力されるアドレス信号を伝達
するアドレスバス、該半導体メモリから出力されるデー
タ信号が伝達されるデータバスおよびリードイネーブル
信号が伝達されるリード信号線を半導体メモリから切り
離し、カウンタ生成手段のタイマカウンタ信号をアドレ
ス信号として該半導体メモリに伝達する第１のバス、半
導体メモリから出力されるデータ信号をデータ出力用外
部端子に出力する第２のバスならびに、タイマクロック
信号をリードイネーブル信号として伝達するクロック信
号線を接続するテスト機能切り換え手段とを備えたもの
である。

【００１０】また、本発明の半導体集積回路装置は、前
記カウンタ生成手段が、タイマよりなるものである。

【００１１】さらに、本発明の半導体集積回路装置は、
電気的検査を行う際に入力されるテストモード信号に基
づいて、半導体メモリに入力されるアドレス信号を伝達
するアドレスバス、該半導体メモリから出力されるデー
タ信号が伝達されるデータバスおよびリードイネーブル
信号が伝達されるリード信号線を半導体メモリから切り
離し、該半導体メモリから出力されるデータ信号をデー
タ出力用外部端子に出力する第２のバスとアドレス入力
用外部端子から入力されるアドレス信号を伝達する第３
のバスとリードイネーブル用外部端子から入力されるリ
ードイネーブル信号を伝達するクロック信号線とを、半
導体メモリに接続するテスト機能切り換え手段を備えた
ものである。

【００１２】また、本発明の半導体集積回路装置は、前
記半導体メモリが、ＲＯＭよりなるものである。

【００１３】さらに、本発明の半導体集積回路装置の検
査方法は、半導体メモリのアドレスバス、データバスお
よびリードイネーブル信号が伝達されるリード信号線を
分離し、アドレス信号としてタイマカウンタ信号を、リ
ードイネーブル信号としてタイマクロック信号をそれぞ
れ該半導体メモリに入力することによって半導体メモリ
の電気的検査を行いながら周辺回路またはプロセッサの
少なくともいずれか一方の電気的検査を行うものであ
る。

【００１４】また、本発明の半導体集積回路装置の検査
方法は、前記半導体メモリに入力されるテスト用アドレ
ス信号が、タイマによってカウントアップされたタイマ
カウンタ信号であり、そのタイマカウンタ信号をアドレ
ス信号として該半導体メモリに入力することによってア
ドレスを順次指定し、自動的にデータ読み出しを行うも
のである。

【００１５】以上のことにより、プローブ検査およびス
クリーニング時に、内蔵された半導体メモリの電気的検
査を行いながら周辺回路またはプロセッサの少なくとも
いずれか一方の電気的検査を行うことができるので、検
査時間を短縮することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】図１は、本発明の一実施の形態によるテス
ト機能切り換え回路が設けられた半導体集積回路装置の
ブロック図、図２は、本発明の一実施の形態によるテス
ト機能切り換え回路の回路図、図３は、本発明の一実施
の形態による半導体集積回路装置の信号タイミングチャ
ート、図４（ａ）は、本発明の一実施の形態による検査
工程の説明図、（ｂ）は、プローブ検査およびスクリー
ニングの検査工程の説明図である。

【００１８】本実施の形態において、シングルチップマ
イクロコンピュータである半導体集積回路装置には、周
辺回路１，２、タイマ（カウンタ生成手段）３、ＣＰＵ
（プロセッサ）４、ＲＯＭ（半導体メモリ）５および、
テスト機能切り換え回路（テスト機能切り換え手段）６
によって構成されている。

【００１９】また、周辺回路１，２は、たとえば、ＤＭ
Ａ（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ）処理を
行うための制御回路であるＤＭＡコントローラやシリア
ルインタフェースなどである。タイマ３は、タイマクロ
ックなどのカウントアップを行い、タイマカウンタ信号
ＴＣを出力する。

【００２０】これら周辺回路１，２、タイマ３は、ＣＰ
Ｕ４とデータバス７、アドレスバス８およびリード信号
線９を介して接続されており、タイマ３とテスト機能切
り換え回路６とは、タイマカウンタバス（第１のバス）
１０を介して接続されている。また、タイマ３およびテ
スト機能切り換え回路６には、リードイネーブル線（ク
ロック信号線）９ａを介してカウンタクロック信号ＣＣ
が入力されるように接続されている。

【００２１】データバス７は処理すべき各種のデータの
伝達を行い、アドレスバス８は各種アドレス信号を伝達
し、リード信号線９は、リードイネーブル信号ＲＥの伝
達を行い、タイマカウンタバス１０は、タイマ３によっ
てカウントされるタイマカウンタ信号ＴＣをテスト機能
切り換え回路６に伝達する。

【００２２】また、ＲＯＭ５は読み出し専用のメモリで
あり、該ＲＯＭ５は、テスト機能切り換え回路６を介し
てＲＯＭデータバス７ａ、ＲＯＭアドレスバス８ａ、Ｒ
ＯＭリード信号線９ｂと接続されている。ＲＯＭ５は、
同様にテスト機能切り換え回路６を介してタイマ３とも
接続されている。

【００２３】さらに、テスト機能切り換え回路６は、Ｃ
ＰＵ４から出力される機能切り換え制御信号に基づいて
ＲＯＭ５のテスト時にアドレスバス８とタイマカウンタ
バス１０との切り換えならびにデータバス７とデータ出
力バス（第２のバス）１１との切り換えを行う。そし
て、データバス７のデータは、テスト機能切り換え回路
６によってデータ出力バス１１に接続された出力ピン
（データ出力用外部端子）１２から外部出力される。

【００２４】次に、テスト機能切り換え回路６を図１、
図２を用いて説明する。

【００２５】このテスト機能切り換え回路６には、イン
バータＩｖｔ１，Ｉｖｔ２が設けられており、インバー
タＩｖｔ１の入力部には、ＣＰＵ４から出力されるテス
トモード信号ＴＭが入力されるように接続されている。
インバータＩｖｔ１の出力部は、インバータＩｖｔ２の
入力部と接続されている。

【００２６】また、インバータＩｖｔ１の出力部は、イ
ンバータＩｖａ１〜Ｉｖａｎ、インバータＩｖｄ１〜Ｉ
ｖｄｎおよび、インバータＩｖＲＥに設けられた第１制
御部と接続されている。

【００２７】さらに、インバータＩｖｔ１の出力部は、
インバータＩｖｃ〜Ｉｖｃｎ、インバータＩｖｒ１〜Ｉ
ｖｒｎならびに、インバータＩｖｃｃに設けられ第２制
御部と接続されている。

【００２８】インバータＩｖｔ２の出力部は、インバー
タＩｖｃ〜Ｉｖｃｎ、インバータＩｖｒ１〜Ｉｖｒｎな
らびに、インバータＩｖｃｃに設けられ第１制御部と接
続されている。

【００２９】同様に、インバータＩｖｔ２の出力部は、
インバータＩｖａ１〜Ｉｖａｎ、インバータＩｖｄ１〜
Ｉｖｄｎおよび、インバータＩｖＲＥに設けられた第２
制御部と接続されている。

【００３０】そして、これらインバータＩｖｃ〜Ｉｖｃ
ｎ、インバータＩｖａ１〜Ｉｖａｎ、インバータＩｖｄ
１〜Ｉｖｄｎ、インバータＩｖｒ１〜Ｉｖｒｎ、インバ
ータＩｖｃｃおよび、インバータＩｖＲＥは、第１制御
部、第２制御部に入力される信号により、ＯＮ、ＯＦＦ
の動作制御が行われる、いわゆる、クロックドインバー
タとなっている。

【００３１】また、インバータＩｖｃ１〜Ｉｖｃｎの入
力部は、タイマカウンタバス１０を介してタイマ３と接
続されており、該タイマ３から出力されるタイマカウン
タ信号ＴＣが入力される。インバータＩｖａ１〜Ｉｖａ
ｎの入力部には、ｎ本のアドレスバス８が接続されてい
る。

【００３２】さらに、インバータＩｖｄ１〜Ｉｖｄｎの
出力部には、データバス７が接続されており、インバー
タＩｖｒ１〜Ｉｖｒｎの出力部は、データ出力バス１１
を介して外部端子である出力ピン１２と接続されてお
り、ＲＯＭ５から出力されたデータが外部出力される。

【００３３】インバータＩｖｃｃの入力部には、タイマ
３に用いられるカウンタクロック信号ＣＣが入力される
ように接続され、インバータＩｖＲＥの入力部には、Ｃ
ＰＵ４から出力されるリードイネーブル信号ＲＥがリー
ド信号線９を介して入力されている。

【００３４】次に、本実施の形態の作用について図１、
図２ならびに図３のタイミングチャートを用いて説明す
る。

【００３５】ここで、図３においては上方から下方にか
けて、タイマ３のタイマカウンタ信号ＴＣ、タイマ３に
入力されるカウンタクロック信号ＣＣ、ＲＯＭデータバ
ス７ａ、周辺回路１，２におけるアドレスバス８、リー
ドイネーブル信号ＲＥ、周辺回路１，２のデータバス７
の信号タイミングを示している。

【００３６】まず、テスタからＣＰＵ４に所定の制御信
号を出力する信号を入力することによって、ＣＰＵ４か
らＨｉ信号のテストモード信号ＴＭが、テスト機能切り
換え回路６に入力される。

【００３７】このテストモード信号ＴＭはインバータＩ
ｖｔ１によって反転され、そのＬｏ信号がインバータＩ
ｖａ１〜Ｉｖａｎ，Ｉｖｄ１〜Ｉｖｄｎ，ＩｖＲＥの第
１制御部ならびにインバータＩｖｒ１〜Ｉｖｒｎ，Ｉｖ
ｃ〜Ｉｖｃｎ，Ｉｖｃｃの第２制御部にそれぞれ入力さ
れる。

【００３８】また、そのＬｏ信号は、インバータＩｖｔ
２にも入力されており、このインバータＩｖｔ２によっ
て反転されたＨｉ信号が、インバータＩｖａ１〜Ｉｖａ
ｎ，Ｉｖｄ１〜Ｉｖｄｎ，ＩｖＲＥの第２制御部および
インバータＩｖｒ１〜Ｉｖｒｎ，Ｉｖｃ〜Ｉｖｃｎ，Ｉ
ｖｃｃの第１制御部にそれぞれ入力される。

【００３９】これらインバータＩｖａ１〜Ｉｖａｎ，Ｉ
ｖｄ１〜Ｉｖｄｎ，ＩｖＲＥ，Ｉｖｃ〜Ｉｖｃｎ，Ｉｖ
ｒ１〜Ｉｖｒｎ，Ｉｖｃｃは、前述したようにクロック
ドインバータであるので、第１制御部にＨｉ信号が入力
され、第２制御部にＬｏ信号が入力された場合にはイン
バータ出力が行われ、第１制御部にＬｏ信号、第２制御
部にＨｉ信号が入力された場合は出力が行われないＯＦ
Ｆ状態となる。よって、この場合、インバータＩｖａ１
〜Ｉｖａｎ，Ｉｖｄ１〜Ｉｖｄｎ，ＩｖＲＥは、ＯＦＦ
状態となる。

【００４０】そして、タイマ３が、入力されるカウンタ
クロック信号ＣＣに基づいてインクリメントを行い、そ
の信号をタイマカウンタ信号ＴＣとしてインバータＩｖ
ａ１〜Ｉｖａｎを介してＲＯＭ５に出力する。

【００４１】ＲＯＭ５は、入力されたタイマカウンタ信
号ＴＣをアドレス信号として、インバータＩｖｃｃを介
して入力されるカウンタクロックＣＣと同期してデータ
の読み出しを行い、ＲＯＭデータバス７ａにデータの出
力を行う。

【００４２】この時、データバス７、アドレスバス８
は、テスト機能切り換え回路６のＩｖａ１〜Ｉｖａｎ，
Ｉｖｄ１〜ＩｖｄｎがＯＦＦ状態となっているので非導
通となっており、ＣＰＵ４や周辺回路１，２の電気的検
査を同時に行うことができることになる。

【００４３】また、図４（ａ）、（ｂ）の検査工程のフ
ローチャートを用いて半導体集積回路装置の検査工程を
説明する。

【００４４】半導体集積回路装置においては、図４
（ａ）に示すように、検査工程としてプローブ検査工程
とスクリーニング工程とを有しており、プローブ検査
は、半導体チップに形成されたボンディングパッド上に
プローブ針を当てて、それぞれの半導体チップの電気的
試験を行う。また、スクリーニングは、製品となった半
導体集積回路装置の潜在欠陥を有する製品を除去するた
めに行う。

【００４５】また、これらプローブ検査ならびにスクリ
ーニングでは、ＣＰＵの動作特性をテストするＣＰＵテ
スト、周辺回路の動作特性のテストを行う周辺回路テス
ト、ＲＯＭの動作特性をテストするＲＯＭテスト、入出
力信号／電源端子などにおけるＤＣ（直流）動作特性の
テストを行うＤＣテストならびに、入出力端子間の伝搬
遅延時間、最小クロックパルス幅、最大動作周波数など
のダイナミックな動作特性のテストを行うＡＣテストの
検査工程を有している。

【００４６】そして、テスト機能切り換え回路６が設け
られた半導体集積回路装置では、図４（ｂ）に示すよう
に、ＣＰＵテストとＲＯＭテストならびに周辺回路テス
トとＲＯＭテストとを同時に行うことができる。

【００４７】また、本発明者が検討した検査工程を図５
に示す。本発明者の検討によれば、図５に示すように、
前述したＣＰＵテスト、周辺回路テスト、ＲＯＭテス
ト、ＤＣテストならびに、ＡＣテストが、プローブ検
査、スクリーニングの工程においてそれぞれ順番に行わ
れている。

【００４８】よって、プローブ検査、スクリーニングに
おいて、ＲＯＭテストの時間が余分に掛かってしまうこ
とになり、テスト効率が低下してしまうことになるが、
テスト機能切り換え回路６が設けられた半導体集積回路
装置では、ＣＰＵテスト、周辺回路テストとＲＯＭテス
トとを平行して行うことができる。

【００４９】それにより、本実施の形態によれば、タイ
マ３、テスト機能切り換え回路６によってＣＰＵテス
ト、周辺回路テストを行いながら、ＲＯＭテストを自動
的に平行して行うことができるので、プローブ検査なら
びにスクリーニングのテスト時間を短縮することができ
る。

【００５０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５１】たとえば、前記実施の形態では、半導体集
積回路装置に設けられたタイマを用いて、アドレス信号
の生成を行い、タイマのカウンタクロック信号をリード
イネーブル信号としてＲＯＭに入力していたが、図６に
示すように、前述した検査工程において、テスタからア
ドレス信号を入力するテストアドレスピン（アドレス入
力用外部端子）１３、同じくテスタからリードイネーブ
ル信号を入力するリード信号ピン（リードイネーブル外
部端子）１４を設けてもよい。

【００５２】アドレスピン１３、リード信号ピン１４
は、それぞれテストアドレスバス（第３のバス）１５、
テストリード信号線（クロック信号線）１６を介してテ
スト機能切り換え回路６と接続されている。

【００５３】この場合、検査時にテスト機能切り換え回
路６によってデータバス７、アドレスバス８および、リ
ード信号線９をデータ出力バス１１、テストアドレスバ
ス１５、テストリード信号線１６に切り換えることによ
って出力ピン１２、テストアドレスピン１３、リード信
号ピン１４とＲＯＭ５との接続を行う。

【００５４】これによって、ＣＰＵテスト、周辺回路テ
ストを行いながらＲＯＭテストを平行して行うことがで
きるので、プローブ検査ならびにスクリーニングのテス
ト時間を短縮することができる。また、アドレスデータ
をテストアドレスピン１３からテスタによって入力でき
るので、ＲＯＭ５のデータを任意にランダムに読み出す
ことができる。

【００５５】さらに、前記実施の形態においては、ＣＰ
ＵテストとＲＯＭテストならびに周辺回路テストとＲＯ
Ｍテストとをそれぞれ同時に行っていたが、ＲＯＭテス
トの時間が短い場合には、ＣＰＵテストまたは周辺回路
テストのいずれか一方のテストと同時に行うようにして
もよい。

【００５６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５７】（１）本発明によれば、テスト機能切り換
え手段により、内蔵された半導体メモリの電気的検査を
行いながら周辺回路またはプロセッサの少なくともいず
れか一方の電気的検査を行うことができる。

【００５８】（２）また、本発明では、カウンタ生成手
段としてタイマを用いることによって低コストで、簡単
な回路構成とすることができる。

【００５９】（３）さらに、本発明においては、上記
（１）、（２）により、メモリが大容量かされた半導体
メモリであっても、プローブ検査およびスクリーニング
の検査時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるテスト機能切り換
え回路が設けられた半導体集積回路装置のブロック図で
ある。

【図２】本発明の一実施の形態によるテスト機能切り換
え回路の回路図である。

【図３】本発明の一実施の形態による半導体集積回路装
置の信号タイミングチャートである。

【図４】（ａ）は、本発明の一実施の形態による検査工
程の説明図、（ｂ）は、プローブ検査およびスクリーニ
ングの検査工程の説明図である。

【図５】本発明者が検討したプローブ検査およびスクリ
ーニングの検査工程の説明図である。

【図６】本発明の他の実施の形態によるテスト機能切り
換え回路が設けられた半導体集積回路装置のブロック図
である。

【符号の説明】

１，２ 周辺回路 ３ タイマ（カウンタ生成手段） ４ ＣＰＵ（プロセッサ） ５ ＲＯＭ（半導体メモリ） ６ テスト機能切り換え回路（テスト機能切り換え手
段） ７ データバス ７ａ ＲＯＭデータバス ８ アドレスバス ８ａ ＲＯＭアドレスバス ９ リード信号線 ９ａ リードイネーブル線（クロック信号線） ９ｂ ＲＯＭリード信号線 １０ タイマカウンタバス（第１のバス） １１ データ出力バス（第２のバス） １２ 出力ピン（データ出力用外部端子） １３ テストアドレスピン（アドレス入力用外部端子） １４ リード信号ピン（リードイネーブル外部端子） １５ テストアドレスバス（第３のバス） １６ テストリード信号線（クロック信号線） Ｉｖｔ１，Ｉｖｔ２ インバータ Ｉｖａ１〜Ｉｖａｎ インバータ Ｉｖｄ１〜Ｉｖｄｎ インバータ ＩｖＲＥ インバータ Ｉｖｃ〜Ｉｖｃｎ インバータ Ｉｖｒ１〜Ｉｖｒｎ インバータ Ｉｖｃｃ インバータ ＣＣ カウンタクロック信号 ＲＥ リードイネーブル信号 ＴＣ タイマカウンタ信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体メモリが設けられた半導体集積回
   路装置であって、 タイマクロック信号に基づいてカウントアップを行うタ
   イマカウンタ信号を生成するカウンタ生成手段と、 電気的検査を行う際に入力されるテストモード信号に基
   づいて、前記半導体メモリに入力されるアドレス信号を
   伝達するアドレスバス、前記半導体メモリから出力され
   るデータ信号が伝達されるデータバスおよびリードイネ
   ーブル信号が伝達されるリード信号線を前記半導体メモ
   リから切り離し、前記カウンタ生成手段のタイマカウン
   タ信号をアドレス信号として前記半導体メモリに伝達す
   る第１のバス、前記半導体メモリから出力されるデータ
   信号をデータ出力用外部端子に出力する第２のバスなら
   びに、タイマクロック信号をリードイネーブル信号とし
   て伝達するクロック信号線を接続するテスト機能切り換
   え手段とを備えたことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記カウンタ生成手段が、タイマであることを特
   徴とする半導体集積回路装置。
3. 【請求項３】 半導体メモリが設けられた半導体集積回
   路装置であって、電気的検査を行う際に入力されるテス
   トモード信号に基づいて、前記半導体メモリに入力され
   るアドレス信号を伝達するアドレスバス、前記半導体メ
   モリから出力されるデータ信号が伝達されるデータバス
   およびリードイネーブル信号が伝達されるリード信号線
   を前記半導体メモリから切り離し、前記半導体メモリか
   ら出力されるデータ信号をデータ出力用外部端子に出力
   する第２のバスとアドレス入力用外部端子から入力され
   るアドレス信号を伝達する第３のバスとリードイネーブ
   ル用外部端子から入力されるリードイネーブル信号を伝
   達するクロック信号線とを、前記半導体メモリに接続す
   るテスト機能切り換え手段を備えたことを特徴とする半
   導体集積回路装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体集積回路装置において、前記半導体メモリが、ＲＯ
   Ｍであることを特徴とする半導体集積回路装置。
5. 【請求項５】 半導体メモリが設けられた半導体集積回
   路装置の検査方法であって、前記半導体メモリのアドレ
   スバス、データバスおよびリードイネーブル信号が伝達
   されるリード信号線を分離し、アドレス信号としてタイ
   マカウンタ信号を、リードイネーブル信号としてタイマ
   クロック信号をそれぞれ前記半導体メモリに入力するこ
   とによって前記半導体メモリの電気的検査を行いながら
   周辺回路またはプロセッサの少なくともいずれか一方の
   電気的検査を行うことを特徴とする半導体集積回路装置
   の検査方法。
6. 【請求項６】 請求項５記載の半導体集積回路装置の検
   査方法において、前記半導体メモリに入力されるテスト
   用アドレス信号が、タイマによってカウントアップされ
   たタイマカウンタ信号であり、そのタイマカウンタ信号
   をアドレス信号として前記半導体メモリに入力すること
   によってアドレスを順次指定し、自動的にデータ読み出
   しを行うことを特徴とする半導体集積回路装置の検査方
   法。