KR19990007120A - 비휘발성 반도체 메모리의 데이터 복원 방법 - Google Patents
비휘발성 반도체 메모리의 데이터 복원 방법 Download PDFInfo
- Publication number
- KR19990007120A KR19990007120A KR1019980023040A KR19980023040A KR19990007120A KR 19990007120 A KR19990007120 A KR 19990007120A KR 1019980023040 A KR1019980023040 A KR 1019980023040A KR 19980023040 A KR19980023040 A KR 19980023040A KR 19990007120 A KR19990007120 A KR 19990007120A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- memory cell
- cell
- restoring
- block
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Abstract
수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리 셀이 매트릭스 배열되는 메모리 셀 어레이와, 메모리셀 어레이를 수개의 블록으로 분할하고 분할된 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 데이터를 메모리셀에 기록하는 데이터 기록 수단과, 메모리셀로부터 데이터를 판독하는 데이터 판독 수단과, 데이터 소거 수단, 데이터 기록 수단 및 데이터 판독 수단의 동작을 제어하는 제어 수단을 가지며, 메모리셀에 저장된 데이터의 변질을 검출하여 그것을 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법으로서, 블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와; 추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리 셀을 포함하는 소거 블록에 대해 통상 소거 동작시 보다 더 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와; 메모리셀의 데이터 변질 상태를 다시 검출하는 단계와; 데이터 변질이 검출되는 메모리셀의 데이터를 복원하는 단계를 포함하는 비휘발성 반도체 메모리의 데이터 복원 방법이 개시된다.
Description
본 발명은 비휘발성 반도체 메모리에서 데이터를 복원하는 방법에 관한 것으로서, 보다 구체적으로는, 전기적으로 프로그램 가능한 비휘발성 반도체 메모리에서 데이터를 복원하는 방법에 관한 것이다.
플래쉬 메모리와 같은 전기적으로 프로그램 가능한 비휘발성 반도체 메모리에서, 논리 상태는 메모리 셀의 임계 전압(이하 '셀 Vt'라 칭함)에 의해 저장된다. 예컨대, 이진 정보를 저장할 때, 데이터 0은 소거 동작에 의해 낮춰진 셀 Vt로 표현될 수 있으며, 데이터 1은 기록 동작에 의해 상승된 셀 Vt로 표현될 수 있다. 또한 유사한 방식으로 다중 수치화 정보가 저장된다. 예컨대, 3진 정보를 저장할 때, 데이터 0은 소거 동작에 의해 낮춰진 셀 Vt로 표현될 수 있으며, 데이터 1, 2는 기록 동작에 의해 단계적으로 상승된 셀 Vt로 표현될 수 있다. 반대로, 이진 정보를 저장할 때, 데이터 1은 소거 동작에 의해 상승된 셀 Vt로 표현될 수 있으며, 데이터 0은 기록 동작에 의해 낮춰진 셀 Vt로 표현될 수 있다. 유사한 방식으로, 3진 정보를 저장할 때, 데이터 2는 소거 동작에 의해 상승된 셀 Vt로 표현될 수 있으며, 데이터 1, 0은 기록 동작에 의해 단계적으로 낮춰진 셀 Vt로 표현될 수 있다. 이런 포맷의 예는 채널 열전자(channel hot electron : CHE) 기록형 메모리 셀에 대해 취해진 것으로서, 그 예로는 Faurer-Nordheim(FN) 기록형 메모리 셀이 있다.
그런 플래쉬 메모리에서 일반적으로, 데이터의 기록은 기록 상태(셀 Vt)의 확인 동안 1 비트에 의해 행해지고, 데이터의 소거는 소거 상태(셀 Vt)의 확인 동안 기록시보다 많은 메모리 셀의 그룹(블록)에 의해 행해진다. 플래쉬 메모리에서, 셀 Vt는 데이터 기록시에 데이터 0, 1, 2에 대응하여 적절히 설정된다. 그러나, 셀 Vt는 전하 저장층으로부터의 다양한 교란 및 누설 전류에 의해 변경되어 저장된 데이터를 변질 또는 파괴할 수도 있다.
저장된 데이터의 파괴를 방지하기 위해 셀 Vt의 변화(변질)을 검출하는 동안 셀 Vt를 원래의 값(기록 직후의 셀 Vt)으로 복원하는 몇가지 방법이 제안되어 있다.
예컨대, 일본 특허 공개 제 8-77785(1996) 호는 다중 수치화 정보를 기록할 때, 워드 라인에 다른 전압을 인가함으로써 셀 Vt의 변화(저장된 데이터의 변질)를 검출한 후, 데이터의 재기록을 행하여 셀 Vt를 원래의 값으로 복원하는 방법 및 회로를 개시하고 있다. 또한, 일본 특허 공개 제 8-249893(1996) 호는 다중 수치화 정보를 기록할 때, 기록 동작 후 기록의 부족 및 초과를 확인하는 수개의 회로가 제공되고, 부족 기록 셀에 대해서 추가 기록을 행하거나 초과 메모리 셀에 대해서 메모리 셀의 소거 후 재기록 또는 추가 소거를 행하는 방법 및 회로를 개시하고 있다.
또한, 일본 특허 공개 제 8-235887(1996) 호는 이진 정보를 저장할 때, 판독을 위한 기준 값과 다르게 제공된 두 개의 확인용 기준 레벨을 사용함으로써 메모리 셀에 저장된 데이터의 변질을 검출하고, 그 내용을 레지스터에 대피시킨 후 데이터 복원이 필요하다고 판단될 때 재기록을 행하는 방법을 개시하고 있다.
그러나, 종래의 데이터 복원 방법은 몇가지 문제점을 갖는다. 먼저, 소거 블록의 메모리 셀 수와 동일 개수의 레지스터를 필요로 하는 초과 기록에 의해 칩면적이 증가된다. 둘째로, 레지스터로의 데이터 대피 시간으로 인해 데이터 복원 속도가 감소된다. 즉, 초과 기록의 메모리 셀이 검출될 때, 소거 블록의 모든 메모리 셀은 정상적으로 소거되어야 하고(저장된 데이터의 초기화), 다음에 원래의 메모리 셀에 저장된 데이터(재기록될 데이터)가 재기록전에 메모리셀 외부로 일시적으로 대피되어야 한다.
따라서, 본 발명의 목적은 칩면적이 감소될 수 있는 비휘발성 반도체 메모리에서의 데이터 복원 방법을 제공하는 것이다.
또한, 본 발명의 목적은 데이터 복원 속도가 향상될 수 있는 비휘발성 반도체 메모리에서의 데이터 복원 방법을 제공하는 것이다.
본 발명에 따라, 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리 셀이 매트릭스 배열되는 메모리 셀 어레이와, 메모리셀 어레이를 수개의 블록으로 분할하여 분할된 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 메모리 셀에 데이터를 기록하는 데이터 기록 수단과, 메모리 셀로부터 데이터를 판독하는 판독수단과, 데이터 소거 수단, 데이터 기록 수단, 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하며, 메모리 셀에 저장된 데이터의 변질을 검출하여 그것을 복원하는 비휘발성 기능을 갖는 비휘발성 메모리에서 데이터를 복원하는 방법은,
블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;
추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함하는 소거 블록에 대해 통상 소거 동작시보다 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;
메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;
데이터 변질이 검출되는 메모리셀의 데이터를 복원하는 단계를 포함한다.
본 발명의 다른 측면에 따라, 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리셀이 매트릭스 배열되는 메모리셀 어레이와, 메모리 셀 어레이를 수개의 제 1 블록으로 분할하고 분할된 제 1 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 제 1 블록을 수개의 제 2 블록으로 한 번 더 분할하여 제 2 블록에 포함된 메모리셀에 데이터를 기록하는 다수의 데이터 기록 수단과, 제 2 블록에 포함된 메모리셀로부터 데이터를 판독하는 다수의 데이터 판독 수단과, 데이터 소거 수단, 데이터 기록 수단, 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하고, 메모리 셀에 저장된 데이터의 변질을 검출하여 그것을 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법은,
제 2 블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;
추가 기록에 의해 복원될 수 있는 데이터 변질 상태를 갖는 메모리 셀에 추가 기록함으로써 데이터 복원 동작을 수행하는 단계와;
제 1 블록에 포함된 제 2 블록에 제 2 블록에 대한 추가 기록에 의해 데이터 복원 동작을 수행하는 단계와;
제 1 블록이 추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함할 경우 제 1 블록에 대한 통상 소거 동작시보다 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;
메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;
데이터 변질이 검출되는 메모리셀의 데이터 복원 동작을 반복하는 단계를 포함한다.
본 발명의 또다른 측면에 따라, 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리셀이 매트릭스 배열되는 메모리셀 어레이와, 메모리셀 어레이를 수개의 블록으로 분할하고 분할된 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 분할된 블록에 포함된 메모리셀에 데이터를 기록하는 다수의 데이터 기록 수단과, 분할된 블록에 포함된 메모리셀로부터 데이터를 판독하는 다수의 데이터 판독 수단과, 데이터 소거 수단, 데이터 기록 수단 및 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하고, 메모리셀에 저장된 데이터의 변질을 검출하여 그것을 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법은,
블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;
추가 기록에 의해 복원될 수 있는 데이터 변질 상태를 갖는 메모리셀에 추가 기록함으로써 데이터 복원 동작을 수행한 단계와;
블록이 추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함할 경우, 블록의 통상 소거 동작시보다 낮은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;
메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;
데이터 변질이 검출되는 메모리셀의 데이터 복원 동작을 반복하는 단계를 포함한다.
도 1은 종래의 셀 데이터 복원 방법을 도시하는 흐름도.
도 2는 종래의 셀 데이터 복원 방법에서 셀 데이터 복원 상태를 도시하는 도면.
도 3은 본 발명에 따른 제 1의 양호한 실시예의 비휘발성 반도체 메모리의 데이터 복원 방법을 도시하는 흐름도.
도 4는 제 1 실시예의 셀 데이터 복원 상태를 도시하는 도면.
도 5는 본 발명의 제 2의 양호한 실시예의 셀 데이터 복원 상태를 도시하는 도면.
도 6은 제 2 실시예와 관련하여 사용되는 비휘발성 반도체 메모리를 도시하는 블록도.
도 7은 제 2 실시예의 메모리 셀 어레이의 제 1 블록과 제 2 블록 사이의 관계를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
VR0, VR1 : 데이터 판독시의 셀 Vt 판정 레벨
VRi0, VRi1 (i=0 내지 2) : 데이터 변질 검출시 또는 기록시의 셀 Vt 판정 레벨
VRi01, VRi11 (i=0 내지 2) : 데이터 기록시의 셀 Vt 판정 레벨
WC : 기록 회로
SA : 감지 증폭기
양호한 실시예의 비휘발성 반도체 메모리의 데이터 복원 방법을 설명하기 전에, 전술된 종래 셀 데이터 복원 방법이 이하에 설명될 것이다.
데이터 변질을 복원할 때 셀 Vt를 전송하는 예와 함께 종래의 셀데이터 복원 방법의 예가 도 1 및 도 2를 각각 참조하여 설명될 것이다.
도 1을 참조하면, 먼저, 소거 블록에 포함된 모든 메모리셀에 저장된 데이터가 셀 Vt 판정 레벨 VRi(i=0,1)을 사용하여 판독된다(단계 1 및 2). 다음에, 셀 Vt 판정 레벨 VRi0, VRi1(i=0 내지 2)을 사용하여 변화 확인 데이터가 판독된다(단계 3). 다음에, 데이터에 변화가 존재하는지 여부가 확인된다(단계 4). 데이터 변화가 검출되지 않을 때, 복원 동작은 종료한다. 데이터 변화가 검출될 때, 셀 Vt의 변화 방향이 확인된다(단계 5). 이어서, 데이터가 추가 기록에 의해 복원될 수 있을 때(예컨대, 셀 Vt의 감소의 경우), 추가 기록이 수행된다(단계 6). 추가 기록에 의해 데이터가 복원될 수 없을 때(예컨대, 셀 Vt의 증가의 경우), 단계 2에서 판독된 저장된 데이터가 셀어레이 외부의 레지스터에 대피된 후 그 블록은 소거된다(단계 7 및 8). 다음에, 전달된 데이터에 따라 데이터의 재기록이 수행된다(단계 9).
도 2를 참조하면, 'C1'은 셀 Vt가 데이터 1로부터 증가되는 메모리셀을 나타내고, 'C2'는 셀 Vt가 데이터 2로부터 감소되는 메모리셀을 나타낸다. 이 경우, 메모리셀 C2만이 데이터 변질될 때, 추가 기록에 의해 셀 Vt를 증가시켜 원래의 분포(VR20과 VR21 사이)내에 위치하도록 데이터 복원이 수행된다. 메모리 셀 C1이 데이터 변질될 때, 소거 블록의 모든 메모리셀에 저장된 데이터는 소거 블록의 메모리셀과 동일 개수의 레지스터에 대피된 후 소거되고, 셀 Vt는 데이터 0의 영역으로 시프트된다. 그 후, 그 블록내의 모든 메모리셀에 대한 재기록이 수행되어 데이터를 복원한다.
다음에, 제 1 양호한 실시예의 비휘발성 반도체 메모리의 데이터 복원 방법이 도 3 및 도 4를 참조로 설명될 것이다. 도 3은 본 발명에 따른 셀 데이터 복원 동작의 과정을 도시한다.
도 3의 본 발명의 과정은, 셀 Vt의 증가에 기인한 데이터 변질이 검출될 때(단계 5에서 '아니오'로 판정될 때), 블록 소거 및 재기록(도 1의 단계 7 내지 9) 대신, 약한 소거가 수행되고(단계 10) 다음에 셀 데이터의 변화 확인이 다시 행해진다(단계3)는 점에서 도 1의 종래의 과정과 다르다.
제 1 실시예의 데이터 복원 과정의 예는 도 2의 종래의 과정과 대조적으로 도시되는 도 4를 참조로 설명될 것이다. 도 2에서 처럼, 'C1'은 셀 Vt가 1로부터 증가되는 메모리셀을 나타내고, 'C2'는 셀 Vt가 2로부터 감소되는 메모리셀을 나타낸다. 도 4는 셀 어레이의 셀의 셀 Vt 분포를 도시하는데, 여기서는 복원 과정을 쉽게 알 수 있도록 하나의 도시에 의해 일련의 복원 상태를 나타낸다. 관련된 비휘발성 반도체 메모리는 도 4에 (a), (b), (c), (d) 순으로 복원된다. 한편, 제 1 실시예는 종래 기술에 기재되어 있는 채널 열 전자(channel hot electron : CHE) 기록형의 메모리셀에 적용된다. 여기서는 메모리셀 트랜지스터의 플로팅 게이트에 전자를 주입함으로써 추가 기록이 수행되고, 셀 Vt의 증가만이 허용된다.
도 4에서 (a)로 도시된 메모리셀 C2의 데이터 변질은, 종래의 과정과 마찬가지로, 추가 기록에 의해 셀 Vt를 증가시켜 원래의 분포내(VR20과 Vr21 사이)(도 4의 (b))에 위치하도록 복원된다.
메모리셀 C1의 데이터 변질이 포함될 경우, 전술된 추가 기록에 의한 데이터 복원 후, 메모리셀의 셀 Vt를 감소시키도록 소거 블록의 모든 메모리셀에 대한 약한 소거가 수행됨으로써 메모리 셀 C1의 셀 Vt를 원래의 분포내(VR10과 VR11 사이)에 위치시켜 메모리셀(C1)의 데이터를 복원한다(도 4의 (c)). 이 때, 소거 블록의 다른 메모리셀의 셀 Vt도 감소된다. 따라서, 셀 Vt는 정상 데이터 영역(C00, C10, C20)보다 낮은 영역으로 시프트될 수 있다. 이 시프트를 위해, 셀 Vt의 변화가 다시 확인되고, 다음에 복원에 필요한 메모리셀(C00, C10, C20)에 대한 추가 데이터 복원이 수행된다(도 4의 (d)).
약한 소거에 의한 셀 Vt의 변화량(1회당)은 도 3 및 도 4에 도시되지 않았지만, 원래 정상인 데이터가 다음 복원 동작에 의해 복원될 수 있는 정도로 제한된다. 즉, 모든 메모리셀의 셀 Vt가 정상적인 데이터 판독시의 셀 Vt 판정 레벨(임계 판정 레벨) VR0, VR1을 초과하여 감소되지 않는 정도이다. 따라서, 메모리 셀 C1이 1회의 약한 소거에 의해 복원될 수 없을 때, 전술된 추가 기록이 수행되고, 다음에 원래 정상인 데이터를 저장하는 메모리셀의 셀 Vt를 이전의 분포 영역으로 되돌린 후 약한 소거가 다시 수행된다. 그런 동작을 반복함으로써, 메모리셀에 저장된 데이터는 복원될 수 있다.
한편, '셀 Vt 판정 레벨(임계 판정 레벨)'은 예컨대 3개의 임계 전압이 설정되는 경우에 3개의 임계 상태 0, 1, 2를 구별하여 검출하는데 사용되는 기준 전압 레벨을 의미한다.
또한, '정상적인 데이터 판독'으로는 예컨대 다음 두가지 방법이 사용될 수 있다.
제 1 방법은 종래기술인 일본 특허 공개 제 8-235887 호에 개시된 방법이다. 이 방법에서는, 메모리 트랜지스터의 제어 게이트(메모리 워드)에 인가되는 전압을 변화시킴으로써 3개의 임계 상태가 판독된다. 이 경우, VR0, VR1은 두 개의 임계 전압 상태의 중심에 오도록 설정되는 제어 게이트에 인가된 전압에 대응한다. 일본 특허 공개 제 8-235887 호에서, 도 2의 Vrot가 이것에 대응한다.
제 2 방법은 제어 게이트에 일정 전압을 인가하고, 임계 전압 상태에 의존하는 메모리 트랜지스터로 흐르는 전류의 차이를 감지 증폭기에 의해 검출하는 방법이다. 이 경우, 셀 Vt 판정 레벨은 감지 증폭기에 인가되는 비교 기준 전압이며, 임계 전압과는 직접적인 관련이 없다.
제 1 실시예에서는, 메모리셀 C1의 데이터 변질이 포함되는 예를 취했다. 그러나, 메모리셀 C1만이 데이터 변질될 때는, 도 4에서 (b), (c), (d)로 도시된 복원 동작만이 수행되어야 한다.
제 1 실시예의 비휘발성 반도체 메모리에서의 데이터 복원 방법은 다음과 같은 이점을 가져올 수 있다.
메모리셀에 저장된 데이터가 파괴되지 않기 때문에 종래 복원 방법의 저장된 데이터를 일시적으로 대피시키는 레지스터, 전달 동작 및 통상 소거 동작(도 1의 단계 8)이 생략될 수 있다. 따라서, 칩면적이 훨씬 감소되며 고속 데이터 복원이 수행될 수 있다.
또한, 데이터 기록 동작으로부터 데이터 복원 동작까지의 셀 Vt 변질 마진(VRi01-VRi0, VRi1-VRi11(i=0 내지 2))을 확보할 수 있으므로, 데이터 복원 동작의 빈도를 감소시킬 수 있다.
또한, 3개의 임계 전압이 설정되므로, 임계 전압이 2개인 경우보다 이점이 더 커진다.
제 2 양호한 실시예의 비휘발성 반도체 메모리에서의 데이터 복원 방법은 도 5를 참조로 설명될 것이다. 제 2 실시예의 방법은 데이터 변질 검출시의 셀 Vt 판정 레벨(VRi01, VRi11 (i=0 내지 2))이 데이터 기록시의 셀 Vt 판정 레벨(VRi0, VRi1(i=0 내지 2))과 다르다는 점에서 제 1 실시예의 방법과 다르다. 다른 조건은 도 4에 도시된 제 1 실시예에서와 유사하다.
도 6은 제 2 실시예에 관한 비휘발성 반도체 메모리를 도시한다 이 메모리에서, 감지 증폭기(판독 수단) SA를 사용하여 변질 상태의 검출(재검출)이 수행된다. 약한 소거 동작, 데이터 소거 동작 및 복원 동작은 제어 수단으로부터 제어 신호에 의해 수행된다. 전압은 데이터 소거 수단에 의해 인가된다. 도 7은 메모리셀 어레이의 제 1 블록과 제 2 블록 사이의 관계를 도시한다.
한편, 본 발명에서는 제 1 및 제 2 실시예 이외의 다른 실시예를 취할 수 있다. 예컨대, 소거 블록은 수개의 더 작은 블록으로 분할될 수 있고, 분할된 블록에 포함된 수개의 메모리셀에 대해 저장된 데이터를 일괄적으로 기록/판독하는 수단이 제공될 수 있다. 동작시, 분할된 블록에 포함된 메모리셀의 데이터 변질 상태를 검출한 후, 데이터가 추가 기록에 의해 복원될 수 있는 메모리셀은 추가 기록에 의해 복원되고, 추가 기록에 의한 데이터 복원 동작은 소거 블록에 포함된 분할된 블록에 대해 수행된다. 추가 기록에 의해 복원될 수 없는 메모리셀이 소거 블록에 존재할 때, 통상 소거시보다 작은 임계 전압 변화를 갖는 약한 소거가 소거 블록에 대해 수행된 후, 메모리 셀의 데이터 변질 상태가 다시 확인된다. 따라서, 데이터 변질이 검출되는 메모리셀 데이터의 복원 동작이 반복될 수 있다.
또한, 메모리셀 어레이는 수개의 소거 블록으로 분할될 수 있고, 분할된소거 블록에 포함된 수개의 메모리셀에 대해 저장된 데이터를 일괄적으로 기록/판독하는 수단이 제공될 수 있다. 동작시에, 분할된 소거 블록에 포함된 메모리셀의 데이터 변질 상태를 검출한 후, 데이터가 추가 기록에 의해 복원될 수 있는 메모리셀은 추가 기록에 의해 복원된다. 추가 기록에 의해 복원될 수 없는 메모리셀이 소거 블록에 존재할 때, 통상 소거시보다 작은 임계 전압 변화를 갖는 약한 소거가 소거블록에 대해 수행되고, 다음에 메모리셀의 데이터 변질 상태가 다시 확인된다. 따라서, 데이터 변질이 검출되는 메모리셀 데이터의 복원 동작이 반복될 수 있다.
또한, 본 발명에 사용되는 성분의 수, 위치, 형상은 상기 실시예의 형태로 제한되지 않는다. 즉, 본 발명을 실시하기에 적합한 수, 위치, 형상으로 선택적으로 변경될 수 있다.
한편, 도 1 내지 5에서, 동일 성분은 동일 도면부호로 표기되어 있다.
메모리셀에 저장된 데이터가 파괴되지 않기 때문에 종래 복원 방법의 저장된 데이터를 일시적으로 대피시키는 레지스터, 전달 동작 및 통상 소거 동작이 생략될 수 있고, 따라서, 칩면적이 훨씬 감소되며 고속 데이터 복원이 수행될 수 있다.
본 발명은 완성된 명확한 개시를 위해 특정 실시예에 관련되어 설명되었지만, 첨부된 특허청구범위는 그렇게 한정되는 것이 아니라 기본 교시에 속하는 당업자에 의해 생성될 수 있는 모든 수정 및 대안적 구조를 구체화하도록 구성된 것이다.
Claims (40)
- 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리 셀이 매트릭스 배열되는 메모리셀 어레이와, 상기 메모리셀 어레이를 수개의 블록으로 분할하고, 상기 분할된 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 상기 메모리셀에 데이터를 기록하는 데이터 기록 수단과, 상기 메모리셀로부터 데이터를 판독하는 데이터 판독 수단과, 상기 데이터 소거 수단, 데이터 기록 수단 및 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하고, 상기 메모리셀에 저장된 데이터의 변질을 검출하여 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법에 있어서,상기 블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함하는 소거 블록에 대해 통상 소거 동작시보다 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;상기 메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;데이터 변질이 검출되는 메모리셀의 데이터를 복원하는 단계를 포함하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 1 항에 있어서, 상기 약한 소거 동작은 정상적인 데이터 판독시의 제 1 셀 임계 판정 레벨과 데이터 변질 검출시의 제 2 셀 임계 판정 레벨 사이의 차이보다 낮은 임계 전압 변화를 상기 메모리셀에 인가함으로써 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 2 항에 있어서, 상기 데이터 변질 검출시의 상기 제 2 셀 임계 판정 레벨은 데이터 기록시의 제 3 셀 임계 판정 레벨과 정상적인 데이터 판독시의 상기 제 1 셀 임계 판정 레벨 사이에 위치하도록 설정되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리 셀이 매트릭스 배열되는 메모리셀 어레이와, 상기 메모리셀 어레이를 수개의 제 1 블록으로 분할하고, 상기 분할된 제 1 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 상기 제 1 블록을 수개의 제 2 블록으로 한 번 더 분할하고, 상기 제 2 블록에 포함된 메모리셀에 데이터를 기록하는 다수의 데이터 기록 수단과, 상기 제 2 블록에 포함된 상기 메모리셀로부터 데이터를 판독하는 다수의 데이터 판독 수단과, 상기 데이터 소거 수단, 데이터 기록 수단 및 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하고, 상기 메모리셀에 저장된 데이터의 변질을 검출하여 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법에 있어서,상기 제 2 블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;추가 기록에 의해 복원될 수 있는 데이터 변질 상태를 갖는 메모리셀에 추가 기록함으로써 데이터 복원 동작을 수행하는 단계와;상기 제 1 블록에 포함된 제 2 블록에 상기 제 2 블록에 대한 추가 기록을 행함으로써 상기 데이터 복원 동작을 수행하는 단계와;상기 제 1 블록이 추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함할 경우, 상기 제 1 블록에 대해 통상 소거 동작시보다 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;상기 메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;데이터 변질이 검출되는 메모리셀의 데이터 복원 동작을 반복하는 단계를 포함하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 약한 소거 동작은 정상적인 데이터 판독시의 제 1 셀 임계 판정 레벨과 데이터 변질 검출시의 제 2 셀 임계 판정 레벨 사이의 차이보다 낮은 임계 전압 변화를 상기 메모리셀에 인가함으로써 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 데이터 변질 검출시의 상기 제 2 셀 임계 판정 레벨은 데이터 기록시의 제 3 셀 임계 판정 레벨과 정상적인 데이터 판독시의 상기 제 1 셀 임계 판정 레벨 사이에 위치하도록 설정되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 수개의 임계 전압을 설정할 수 있도록 다수의 전기적으로 프로그램 가능한 메모리 셀이 매트릭스 배열되는 메모리셀 어레이와, 상기 메모리셀 어레이를 수개의 블록으로 분할하고, 상기 분할된 블록에 포함된 메모리셀에 저장된 데이터를 일괄적으로 소거하는 데이터 소거 수단과, 상기 분할된 블록에 포함된 상기 메모리셀에 데이터를 기록하는 다수의 데이터 기록 수단과, 상기 분할된 블록에 포함된 상기 메모리셀로부터 데이터를 판독하는 다수의 데이터 판독 수단과, 상기 데이터 소거 수단, 데이터 기록 수단 및 데이터 판독 수단의 동작을 제어하는 제어 수단을 포함하고, 상기 메모리셀에 저장된 데이터의 변질을 검출하여 복원하는 기능을 갖는 비휘발성 반도체 메모리에서 데이터를 복원하는 방법에 있어서,상기 블록에 포함된 메모리셀의 데이터 변질 상태를 검출하는 단계와;추가 기록에 의해 복원될 수 있는 데이터 변질 상태를 갖는 메모리셀에 추가 기록함으로써 데이터 복원 동작을 수행하는 단계와;상기 블록이 추가 기록에 의해 복원될 수 없는 데이터 변질 상태를 갖는 메모리셀을 포함할 경우, 상기 블록에 대해 통상 소거 동작시보다 작은 임계 전압 변화를 갖는 약한 소거 동작을 수행하는 단계와;상기 메모리셀의 데이터 변질 상태를 다시 검출하는 단계와;데이터 변질이 검출되는 메모리셀의 데이터 복원 동작을 반복하는 단계를 포함하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 7 항에 있어서, 상기 약한 소거 동작은 정상적인 데이터 판독시의 제 1 셀 임계 판정 레벨과 데이터 변질 검출시의 제 2 셀 임계 판정 레벨 사이의 차이보다 낮은 임계 전압 변화를 상기 메모리셀에 인가함으로써 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 8 항에 있어서, 상기 데이터 변질 검출시의 상기 제 2 셀 임계 판정 레벨은 데이터 기록시의 제 3 셀 임계 판정 레벨과 정상적인 데이터 판독시의 상기 제 1 셀 임계 판정 레벨 사이에 위치하도록 설정되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 1 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 2 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 3 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 6 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 7 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 8 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 9 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 6 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 7 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 8 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 9 항에 있어서, 상기 데이터 기록 수단은 저장될 데이터를 일괄적으로 기록하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 6 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 7 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 8 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 9 항에 있어서, 상기 데이터 판독 수단은 저장된 데이터를 일괄적으로 판독하는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 데이터 변질 상태를 검출하는 단계는 상기 제 2 블록에 포함된 모든 메모리셀에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 데이터 변질 상태를 검출하는 단계는 상기 제 2 블록에 포함된 모든 메모리셀에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 6 항에 있어서, 상기 데이터 변질 상태를 검출하는 단계는 상기 제 2 블록에 포함된 모든 메모리셀에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 4 항에 있어서, 상기 추가 기록에 의한 복원 동작은 상기 제 1 블록에 포함된 모든 제 2 블록에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 5 항에 있어서, 상기 추가 기록에 의한 복원 동작은 상기 제 1 블록에 포함된 모든 제 2 블록에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 6 항에 있어서, 상기 추가 기록에 의한 복원 동작은 상기 제 1 블록에 포함된 모든 제 2 블록에 대해 수행되는 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 19 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 25 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 31 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
- 제 34 항에 있어서, 상기 임계 전압의 수는 3이상인 비휘발성 반도체 메모리의 데이터 복원 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16479597A JP3189740B2 (ja) | 1997-06-20 | 1997-06-20 | 不揮発性半導体メモリのデータ修復方法 |
JP97-164795 | 1997-06-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990007120A true KR19990007120A (ko) | 1999-01-25 |
KR100284219B1 KR100284219B1 (ko) | 2001-03-02 |
Family
ID=15800090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980023040A KR100284219B1 (ko) | 1997-06-20 | 1998-06-19 | 비휘발성 반도체 메모리의 데이터 복원 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5969993A (ko) |
JP (1) | JP3189740B2 (ko) |
KR (1) | KR100284219B1 (ko) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
US6396741B1 (en) | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6975536B2 (en) * | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
US7190620B2 (en) | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6826107B2 (en) | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US6963505B2 (en) | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
EP1424700B1 (en) * | 2002-11-28 | 2005-08-03 | STMicroelectronics S.r.l. | Single cell erasing method for recovering cells under programming disturbs in non volatile semiconductor memory devices |
US6967896B2 (en) | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
JP4209219B2 (ja) * | 2003-02-21 | 2009-01-14 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法 |
US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
US6954393B2 (en) * | 2003-09-16 | 2005-10-11 | Saifun Semiconductors Ltd. | Reading array cell with matched reference cell |
US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
WO2005094178A2 (en) | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7447096B2 (en) | 2006-05-05 | 2008-11-04 | Honeywell International Inc. | Method for refreshing a non-volatile memory |
US8000134B2 (en) | 2006-05-15 | 2011-08-16 | Apple Inc. | Off-die charge pump that supplies multiple flash devices |
US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
JP5283845B2 (ja) | 2007-02-07 | 2013-09-04 | 株式会社メガチップス | ビットエラーの予防方法、情報処理装置 |
JP5253784B2 (ja) * | 2007-10-17 | 2013-07-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5359570B2 (ja) * | 2009-06-03 | 2013-12-04 | 富士通株式会社 | メモリ試験制御装置およびメモリ試験制御方法 |
US7957188B2 (en) * | 2009-11-05 | 2011-06-07 | Fs Semiconductor Corp., Ltd. | Structures and methods of trimming threshold voltage of a flash EEPROM memory |
KR101975406B1 (ko) * | 2012-07-11 | 2019-05-07 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들 |
KR20200132270A (ko) * | 2019-05-16 | 2020-11-25 | 에스케이하이닉스 주식회사 | 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255996A (ja) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH08249893A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体記憶装置 |
US5544103A (en) * | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
TW231343B (ko) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
JP3450456B2 (ja) * | 1994-08-31 | 2003-09-22 | 株式会社東芝 | 半導体記憶装置 |
JP3714489B2 (ja) * | 1995-03-03 | 2005-11-09 | 株式会社日立製作所 | ダイナミック型ramとメモリモジュール |
US5576992A (en) * | 1995-08-30 | 1996-11-19 | Texas Instruments Incorporated | Extended-life method for soft-programming floating-gate memory cells |
-
1997
- 1997-06-20 JP JP16479597A patent/JP3189740B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-19 KR KR1019980023040A patent/KR100284219B1/ko not_active IP Right Cessation
- 1998-06-22 US US09/102,074 patent/US5969993A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100284219B1 (ko) | 2001-03-02 |
US5969993A (en) | 1999-10-19 |
JP3189740B2 (ja) | 2001-07-16 |
JPH1116380A (ja) | 1999-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100284219B1 (ko) | 비휘발성 반도체 메모리의 데이터 복원 방법 | |
JP3180669B2 (ja) | 不揮発性半導体メモリおよびその書き込み方法 | |
US6400602B2 (en) | Semiconductor memory device and restoration method therefor | |
KR100721295B1 (ko) | 다중 비트 정보를 기록하는 불휘발성 메모리 회로 | |
US5867429A (en) | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates | |
US7719900B2 (en) | Semiconductor storage device having memory cell for storing data by using difference in threshold voltage | |
US7313649B2 (en) | Flash memory and program verify method for flash memory | |
EP1807841B1 (en) | Memory device and method providing an average threshold based refresh mechanism | |
US6839279B2 (en) | Nonvolatile semiconductor memory device | |
US6026015A (en) | Non-volatile multi-level semiconductor storage device for storing multiple bits using multiple variable threshold voltages | |
US5347486A (en) | Nonvolatile memory device having self-refresh function | |
US20060098492A1 (en) | Erase-verifying method of NAND type flash memory device and NAND type flash memory device thereof | |
KR100629193B1 (ko) | 불휘발성 반도체 기억 장치 및 그의 기록 방법 | |
US6504759B2 (en) | Double-bit non-volatile memory unit and corresponding data read/write method | |
JP4467371B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法 | |
US6847548B2 (en) | Memory with multiple state cells and sensing method | |
JP2970750B2 (ja) | 不揮発性半導体記憶装置 | |
EP1011105B1 (en) | One-chip microcomputer | |
US10783959B2 (en) | Method of compensating charge loss and source line bias in programing of non-volatile memory device | |
JP3795249B2 (ja) | 固定値メモリセルのプログラミング方法 | |
US6288946B1 (en) | Method of erasing a flash memory device | |
KR100657148B1 (ko) | 플래시 메모리 및 그 레퍼런스 셀 제어 방법 | |
JP3857458B2 (ja) | 不揮発性半導体記憶装置 | |
JP3608989B2 (ja) | 不揮発性半導体記憶装置並びに不揮発性メモリセルの読み取り方法 | |
JP2002208287A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20081202 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |