JP2000322895A

JP2000322895A - 不揮発性半導体記憶装置

Info

Publication number: JP2000322895A
Application number: JP11127828A
Authority: JP
Inventors: Ryosuke Fujio; 良輔藤尾; Kazuchika Watanabe; 一央渡辺
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-07
Filing date: 1999-05-07
Publication date: 2000-11-24
Anticipated expiration: 2019-05-07
Also published as: TW469442B; JP3578661B2; KR20000077181A; US6195288B1; KR100392871B1

Abstract

(57)【要約】【課題】データの書き込み時間・読み出し時間を短縮
し、データの検出マージンを確保し、高密度化を実現す
る。【解決手段】開示される不揮発性半導体記憶装置は、
オン状態のリファレンス・セル６１_１と、オフ状態のリ
ファレンス・セル６１_２と、メモリ・セル３１_ｎのデー
タを読み出すための信号によりオンしてメモリ・セル３
１_ｎに電流を供給する駆動トランジスタ５１_ｎと同一の
構造及び同一の特性を有し、上記信号によりオンしてリ
ファレンス・セル６１_１及び６１_２に電流を供給する駆
動トランジスタ６５_１及び６５_２と、駆動トランジスタ
５１_ｎの出力電圧Ｖ_Ｍｎが第１の入力端に供給され、駆
動トランジスタ６５_１及び６５_２の出力電圧Ｖ_Ｒｏｎ及
びＶ _Ｒｏｆｆの平均（Ｖ_Ｒｏｎ＋Ｖ_Ｒｏｆｆ）／２が第
２の入力端に供給されるセンス・アンプ４３_ｎとを備え
てなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源を切っても
メモリ・セルに記憶されたデータが保持される不揮発性
半導体記憶装置に関し、詳しくは、フラッシュＥＥＰＲ
ＯＭ等の不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図３は、従来の不揮発性半導体記憶装置
の要部の電気的構成例を示す回路図である。この例の不
揮発性半導体記憶装置は、メモリ・セル１_ｍ（ｍ＝１，
２，…，Ｍ）と、選択セル２_１ｍ及び２_２ｍと、ワード
線３と、第１及び第２のカラム線４ _１及び４_２と、ワー
ド線駆動回路５と、カラム選択回路６_１及び６_２と、読
出回路７と、インバータ８と、読出駆動部９_ｍと、リフ
ァレンス部１０と、センス・アンプ１１_ｍと、データバ
ス１２とから概略構成されている。なお、この例は、デ
ータの読み出しに関する回路であり、データの書き込み
及び消去に関する回路は図示していない。

【０００３】メモリ・セル１_ｍは、通常のゲート（コン
トロール・ゲート）の他に、周囲から電気的に絶縁され
たフローティング・ゲートを有するＭＯＳトランジスタ
からなり、互いのコントロール・ゲートがワード線３を
介して接続される共に、ワード線３を介してワード線駆
動回路５の出力端に接続されている。各メモリ・セル１
_ｍは、コントロール・ゲートにドレインに印加されてい
る電圧より充分高い電圧（１０〜２０Ｖ）が印加される
と、電子がドレインからフローティング・ゲートに貯え
られ（書き込み）、コントロール・ゲートに印加される
電圧の極性が変更されると、フローティング・ゲートに
貯えられていた電子がドレインに移動する（消去）。し
たがって、各メモリ・セル１_ｍのフローティング・ゲー
トに電子が貯えられていない場合には、外部からのデー
タ読み出しのコマンドが供給されることによりワード線
駆動回路５によってワード線３に"Ｈ"レベルの信号が印
加されると、コントロール・ゲートに"Ｈ"レベルの信号
が印加され、メモリ・セル１_ｍは、オンする。これに対
し、フローティング・ゲートに電子が貯えられている場
合には、ワード線駆動回路５によってワード線３に"Ｈ"
レベルの信号が印加されることにより、コントロール・
ゲートに"Ｈ"レベルの信号が印加されても、フローティ
ング・ゲートに貯えられている電子の負電荷によってチ
ャネルが誘起されにくくなり、メモリ・セル１_ｍは、オ
ンせずオフのまま、すなわち、しきい電圧Ｖ_Ｔが高くな
る。このオン状態とオフ状態が"０"及び"１"の１ビット
のデータに対応している。

【０００４】選択セル２_１ｍは、ＭＯＳトランジスタか
らなり、互いのゲートが第１のカラム線４_１を介して接
続される共に、第１のカラム線４_１を介してカラム選択
回路６_１の出力端に接続されている。カラム選択回路６
_１は、外部から供給されるアドレスを第１段階のデコー
ディングによりデコードした結果、当該第１のカラム線
４_１が選択された場合には、当該第１のカラム線４
_１に"Ｈ"レベルの信号を印加する。これにより、選択セ
ル２_１ｍは、ゲートに"Ｈ"レベルの信号が印加されるの
で、オンしてメモリ・セル１_ｍからデータを読み出すた
めのパスを形成する。選択セル２_２ｍは、ＭＯＳトラン
ジスタからなり、互いのゲートが第２のカラム線４_２を
介して接続される共に、第２のカラム線４_２を介してカ
ラム選択回路６_２の出力端に接続されている。カラム選
択回路６_２は、外部から供給されるアドレスを第２段階
のデコーディングによりデコードした結果、当該第２の
カラム線４_２が選択された場合には、当該第２のカラム
線４_２に"Ｈ"レベルの信号を印加する。これにより、選
択セル２_２ｍは、ゲートに"Ｈ"レベルの信号が印加され
るので、オンしてメモリ・セル１_ｍからデータを読み出
すためのパスを形成する。

【０００５】読出回路７は、外部からデータ読み出しの
コマンドが供給されると、データ読み出しの開始を示
す"Ｈ"レベルの信号をインバータ８、読出駆動部９_ｍ及
びリファレンス部１０に供給する。インバータ８は、読
出回路７から供給される"Ｈ"レベルの信号を"Ｌ"レベル
の信号に反転して読出駆動部９_ｍ及びリファレンス部１
０に供給する。読出駆動部９_ｍは、駆動トランジスタ１
３_ｍと、パス形成トランジスタ１４_ｍと、パス遮断トラ
ンジスタ１５_ｍと、ノア・ゲート１６_ｍとから概略構成
されている。駆動トランジスタ１３_ｍは、ＭＯＳトラン
ジスタからなり、読出回路７から供給される"Ｈ"レベル
の信号によりオンして、センス・アンプ１１_ｍの第１の
入力端にメモリ・セル１_ｍのオン状態又はオフ状態に応
じた電圧Ｖ_Ｄｍを印加する。パス形成トランジスタ１４
_ｍは、ＭＯＳトランジスタからなり、ノア・ゲート１６
_ｍから供給される"Ｈ"レベルの信号によりオンして、メ
モリ・セル１_ｍからデータを読み出すためのパスを形成
する。パス遮断トランジスタ１５_ｍは、ＭＯＳトランジ
スタからなり、インバータ８から供給される"Ｈ"レベル
の信号によりオンして、メモリ・セル１_ｍからデータを
読み出すためのパスを遮断する。ノア・ゲート１６
_ｍは、第１の入力端にインバータ８の出力信号が供給さ
れ、第２の入力端がパス形成トランジスタ１４_ｍのソー
スと接続され、インバータ８の出力信号及びパス形成ト
ランジスタ１４_ｍのソースの電圧がいずれも"Ｌ"レベル
の場合に、"Ｈ"レベルの信号を出力し、パス形成トラン
ジスタ１４_ｍをオンする。

【０００６】リファレンス部１０は、リファレンス・セ
ル２１と、選択セル２２_１及び２２ _２と、ワード線駆動
回路２３と、カラム選択回路２４_１及び２４_２と、駆動
トランジスタ２５と、パス形成トランジスタ２６と、パ
ス遮断トランジスタ２７と、ノア・ゲート２８とから概
略構成されている。リファレンス・セル２１は、メモリ
・セル１_ｍと同一構造及び同一特性のＭＯＳトランジス
タであり、フローティング・ゲートに電子が貯えられて
いない状態、すなわち、オン状態に予め設定されてい
る。選択セル２２_１は選択セル２_１ｍと、選択セル２２
_２は選択セル２_２ｍと、ワード線駆動回路２３はワード
線駆動回路５と、カラム選択回路２４_１はカラム選択回
路６_１と、カラム選択回路２４ _２はカラム選択回路６_２
と、パス形成トランジスタ２６はパス形成トランジスタ
１４_ｍと、パス遮断トランジスタ２７はパス遮断トラン
ジスタ１５_ｍと、ノア・ゲート２８はノア・ゲート１６
_ｍとそれぞれ同一構造及び同一特性である。これは、セ
ンス・アンプ１１_ｍが差動増幅器により形成されている
ため、その第１の入力端に接続される負荷と、その第２
の入力端に接続される負荷とをできるだけ等しくするた
めのである。

【０００７】一方、読出駆動部９_ｍが１個のメモリ・セ
ル１_ｍ当たり１個設けられているのに対し、Ｍ個のセン
ス・アンプ１１_ｍ当たり１個のリファレンス部１０が設
けられているので、駆動トランジスタ２５は、電流駆動
能力を確保するために、通常、駆動トランジスタ１３_ｍ
のサイズの２〜３倍のサイズを有している。駆動トラン
ジスタ２５は、読出回路７から供給される"Ｈ"レベルの
信号によりオンして、センス・アンプ１１_ｍの第２の入
力端にリファレンス・セル２１のオン状態に応じた電圧
Ｖ_Ｒを印加する。センス・アンプ１１_ｍは、上記したよ
うに、差動増幅器からなり、読出駆動部９_ｍから供給さ
れる電圧Ｖ_Ｄｍとリファレンス部１０から供給される電
圧Ｖ_Ｒとの差を検出・増幅してデータバス１２を介して
データを外部に出力する。

【０００８】このような従来の不揮発性半導体記憶装置
の定常的な特性は、図４に示すように、駆動トランジス
タ１３_ｍの電圧・電流特性が曲線ａで表され、駆動トラ
ンジスタ２５の電圧・電流特性が曲線ｂで表される。す
なわち、駆動トランジスタ１３_ｍと駆動トランジスタ２
５とではそのサイズに応じて電流駆動能力が異なるた
め、特性曲線の傾きが異なる。以下、その理由について
説明する。メモリ・セル１_ｍのフローティング・ゲート
に電子が貯えられていない場合、駆動トランジスタ１３
_ｍ、パス形成トランジスタ１４_ｍ、選択セル２_１ｍ及び
２ _２ｍをオンさせると共に、メモリ・セル１_ｍのコント
ロール・ゲートに"Ｈ"レベルの信号を印加すると、メモ
リ・セル１_ｍがオン状態となるので、駆動トランジスタ
１３_ｍがセンス・アンプ１１_ｍの第１の入力端に印加す
る電圧Ｖ_Ｄｍは、電源電圧Ｖ_ＣＣからパス形成トランジ
スタ１４_ｍ、選択セル２_１ｍ及び２_２ｍ並びにメモリ・
セル１_ｍのオン抵抗の合計に応じた電圧だけ電圧降下し
て電圧Ｖ_Ｄｏ _ｎとなり、駆動トランジスタ１３_ｍには、
図４に点Ａで示すように、電流Ｉ_ｏｎが流れる。

【０００９】これに対し、メモリ・セル１_ｍのフローテ
ィング・ゲートに電子が貯えられている場合、駆動トラ
ンジスタ１３_ｍ、パス形成トランジスタ１４_ｍ、選択セ
ル２ _１ｍ及び２_２ｍをオンさせると共に、メモリ・セル
１_ｍのコントロール・ゲートに"Ｈ"レベルの信号を印加
しても、メモリ・セル１_ｍはオフ状態のままであるの
で、駆動トランジスタ１３_ｍがセンス・アンプ１１_ｍの
第１の入力端に印加する電圧Ｖ_Ｄｍは、電源電圧Ｖ_ＣＣ
にほぼ等しくなり、駆動トランジスタ１３_ｍには、図４
に点Ｂで示すように、ほとんど電流が流れない。このよ
うに、メモリ・セル１_ｍがオン状態の場合には、電圧Ｖ
_Ｄｍは電圧Ｖ_Ｄ _ｏｎとなり、メモリ・セル１_ｍがオフ状
態の場合には、電圧Ｖ_Ｄｍは略電源電圧Ｖ_ＣＣとなるの
で、センス・アンプ１１_ｍにおいてメモリ・セル１_ｍが
オン状態かオフ状態かを検出するために、リファレンス
・セル２１がオン状態である場合に駆動トランジスタ２
５がセンス・アンプ１１_ｍの第２の入力端に印加する電
圧Ｖ_Ｒが電圧Ｖ_Ｄｏｎと略電源電圧Ｖ_ＣＣとの中間とな
る（図４の点Ｃ参照）ような電圧・電流特性を有するよ
うに、駆動トランジスタ２５のサイズを設定しているの
である。

【００１０】

【発明が解決しようとする課題】ところで、上記した従
来の不揮発性半導体記憶装置においては、パス形成トラ
ンジスタ１４_ｍ、選択セル２_１ｍ及び２_２ｍがオンした
場合、メモリ・セル１_ｍが直接センス・アンプ１１_ｍの
第１の入力端に接続されることになるので、メモリ・セ
ル１_ｍがオン状態の場合には、メモリ・セル１_ｍ自体が
センス・アンプ１１_ｍの第１の入力端に印加される電圧
Ｖ_Ｄｍを電源電圧Ｖ_ＣＣから電圧Ｖ_Ｄｏｎまで引き下げ
ることになる。しかし、近年の不揮発性半導体記憶装置
の高密度化、素子の微細化に伴ってメモリ・セル１_ｍに
流れる電流は、１０〜２０μＡと非常に少ないため、メ
モリ・セル１_ｍが電圧Ｖ_Ｄｍを電源電圧Ｖ_ＣＣから電圧
Ｖ_Ｄｏｎまで引き下げのに時間がかかってしまい、デー
タの読み出し時間が遅くなるという欠点があった。

【００１１】また、上記した従来の不揮発性半導体記憶
装置においては、１個のリファレンス部１０でＭ個のセ
ンス・アンプ１１_ｍを駆動するため、駆動トランジスタ
２５のサイズを駆動トランジスタ１３_ｍのサイズの２〜
３倍としているので、過渡的な特性において、以下に示
すような問題があった。すなわち、データの読み出しが
開始されると、センス・アンプ１１_ｍの第１及び第２の
入力端にそれぞれ印加される電圧Ｖ_Ｄｍ及び電圧Ｖ
_Ｒは、選択セル２_１ _ｍ及び２_２ｍ並びに選択セル２２_１
及び２２_２がオンする（これらはいずれもほぼ同時にオ
ンする）まで（時刻ｔ_１）は、図５に示すように、ほぼ
同様な経過で上昇していく。ところが、上記したよう
に、駆動トランジスタ２５のサイズが大きく、電流駆動
能力が大きいため、選択セル２_１ｍ及び２_２ｍ並びに選
択セル２２_１及び２２ _２がオンしてからは、電圧Ｖ
_Ｒは、曲線ｃで示すように、電圧Ｖ_Ｄｍよりその傾斜が
急になって上昇していく。そして、ワード線３に"Ｈ"レ
ベルの信号が印加される（時刻ｔ_２）と、電圧Ｖ _Ｒにつ
いては、ワード線駆動回路２３がダミーであるので、時
刻ｔ_２までと変わらない傾斜で上昇していき、飽和状態
となる。一方、電圧Ｖ_Ｄｍについては、メモリ・セル１
_ｍのフローティング・ゲートに電子が貯えられていない
場合には、メモリ・セル１_ｍがオン状態となるので、多
少下降していく（図５の曲線ａ参照）のに対し、メモリ
・セル１_ｍのフローティング・ゲートに電子が貯えられ
ている場合には、メモリ・セル１_ｍがオフ状態のままで
あるので、さらに上昇していく（図５の破線の曲線ｂ参
照）。したがって、時刻ｔ_３以降でなければ、電圧Ｖ_Ｒ
に対して電圧Ｖ_Ｄｍの高低が正確に判定できない、すな
わち、時刻ｔ_２から時刻ｔ_３まではデータをデータ・バ
ス４４に供給することができないので、この場合にも、
読み出し時間がかかってしまう。

【００１２】さらに、上記した従来の不揮発性半導体記
憶装置においては、センス・アンプ１１_ｍが差動増幅器
であるにもかかわらず、差動入力の一方にだけ重い負荷
が加えられるので、オフセット電圧が発生するなど、ア
ンバランスな状態となりやすい。したがって、センス・
アンプ１１_ｍの２つの入力端において、アンバランスな
状態になった場合には、メモリ・セル１_ｍのオン状態又
はオフ状態のいずれかを検出するマージンが少なくなっ
てしまい、正確にデータの検出・増幅ができなくなると
いう問題もあった。このアンバランスな状態が発生する
のを防止する１つの手段として、１個のリファレンス部
１０が接続されるセンス・アンプ１１_ｍの個数Ｍを少な
くすることが考えられるが、その場合には、不揮発性半
導体記憶装置の高密度化の妨げになってしまう。

【００１３】また、上記した従来の不揮発性半導体記憶
装置においては、メモリ・セル１_ｍがオフ状態の場合に
は、駆動トランジスタ１３_ｍをオンしてもほとんど電流
が流れないようにしなければ、メモリ・セル１_ｍのオフ
状態を検出するマージンが少なくなってしまうので、デ
ータの書き込み時には、メモリ・セル１_ｍのフローティ
ング・ゲートに電子をドレインから充分に貯える必要が
ある。しかし、フローティング・ゲートに電子を充分に
貯えるには、時間がかかるため、書き込み時間が長くな
ってしまうという問題もあった。

【００１４】この発明は、上述の事情に鑑みてなされた
もので、データの書き込み時間も読み出し時間も短縮で
きると共に、メモリ・セルのオン状態又はオフ状態の検
出マージンを確保でき、しかも、不揮発性半導体記憶装
置の高密度化も実現できる不揮発性半導体記憶装置を提
供することを目的としている。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、メモリ・セルのデータの記
憶状態に応じた電圧と、リファレンス・セルの疑似的な
データの記憶状態に応じた電圧との電圧差に基づいて、
上記メモリ・セルに記憶されたデータが読み出される不
揮発性半導体記憶装置に係り、上記リファレンス・セル
は、上記疑似的なデータが書き込まれた状態の第１のリ
ファレンス・セルと、上記疑似的なデータが消去された
状態の第２のリファレンス・セルとからなり、上記デー
タを読み出すための信号によりオンして上記メモリ・セ
ルに電流を供給する第１の駆動トランジスタと同一の構
造及び同一の特性を有し、上記信号によりオンして上記
第１及び第２のリファレンス・セルに電流を供給する第
２及び第３の駆動トランジスタと、上記第１の駆動トラ
ンジスタの出力電圧が第１の入力端に供給され、上記第
２及び第３の駆動トランジスタの出力電圧の平均が第２
の入力端に供給され、上記電圧差を検出するセンス・ア
ンプとを備えてなることを特徴としている。

【００１６】また、請求項２記載の発明は、請求項１記
載の不揮発性半導体記憶装置に係り、上記第１及び第２
のリファレンス・セルと、上記第２及び第３の駆動トラ
ンジスタとは、複数個のメモリ・セルに共通して設けら
れていることを特徴としている。

【００１７】また、請求項３記載の発明は、メモリ・セ
ルのデータの記憶状態に応じた電圧と、リファレンス・
セルの疑似的なデータの記憶状態に応じた電圧との電圧
差に基づいて、上記メモリ・セルに記憶されたデータが
読み出される不揮発性半導体記憶装置に係り、上記デー
タを読み出すための信号によりオンして上記メモリ・セ
ルに電流を供給する第１の駆動トランジスタと同一の構
造及び同一の特性を有し、上記信号によりオンして上記
リファレンス・セルに電流を供給する第２の駆動トラン
ジスタと、上記第１の駆動トランジスタの出力を増幅し
て上記電圧差を検出するセンス・アンプの第１の入力端
に供給する第１のバッファと、上記第２の駆動トランジ
スタの出力を増幅して上記センス・アンプの第２の入力
端に供給する第２のバッファとを備えてなることを特徴
としている。

【００１８】また、請求項４記載の発明は、請求項３記
載の不揮発性半導体記憶装置に係り、上記第２の駆動ト
ランジスタ及び上記第２のバッファは、複数個のメモリ
・セルに共通して設けられていることを特徴としてい
る。

【００１９】また、請求項５記載の発明は、メモリ・セ
ルのデータの記憶状態に応じた電圧と、リファレンス・
セルの疑似的なデータの記憶状態に応じた電圧との電圧
差に基づいて、上記メモリ・セルに記憶されたデータが
読み出される不揮発性半導体記憶装置に係り、上記リフ
ァレンス・セルは、上記疑似的なデータが書き込まれた
状態の第１のリファレンス・セルと、上記疑似的なデー
タが消去された状態の第２のリファレンス・セルとから
なり、上記データを読み出すための信号によりオンして
上記メモリ・セルに電流を供給する第１の駆動トランジ
スタと同一の構造及び同一の特性を有し、上記信号によ
りオンして上記第１及び第２のリファレンス・セルに電
流を供給する第２及び第３の駆動トランジスタと、上記
第１の駆動トランジスタの出力を増幅して上記電圧差を
検出するセンス・アンプの第１の入力端に供給する第１
のバッファと、上記第２及び第３の駆動トランジスタの
出力をそれぞれ増幅し、その平均を上記センス・アンプ
の第２の入力端に供給する第２のバッファとを備えてな
ることを特徴としている。

【００２０】また、請求項６記載の発明は、請求項５記
載の不揮発性半導体記憶装置に係り、上記第１及び第２
のリファレンス・セルと、上記第２及び第３の駆動トラ
ンジスタと、上記第２のバッファとは、複数個のメモリ
・セルに共通して設けられていることを特徴としてい
る。

【００２１】

【作用】この発明の構成によれば、データの書き込み時
間も読み出し時間も短縮することができる。また、メモ
リ・セルのオン状態又はオフ状態の検出マージンを確保
することができる。さらに、不揮発性半導体記憶装置の
高密度化も実現することができる。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である不
揮発性半導体記憶装置の要部の電気的構成を示す回路図
である。この例の不揮発性半導体記憶装置は、メモリ・
セル３１_ｎ（ｎ＝１，２，…，Ｎ）と、選択セル３２
_１ｎ及び３２_２ｎと、ワード線３３と、第１及び第２の
カラム線３４_１及び３４_２と、ワード線駆動回路３５
と、カラム選択回路３６_１及び３６_２と、読出回路３７
と、インバータ３８と、読出駆動部３９_ｎと、バッファ
４０_ｎと、パス遮断トランジスタ４１_１及び４１_２と、
リファレンス部４２と、センス・アンプ４３_ｎと、デー
タバス４４とから概略構成されている。なお、この例
は、データの読み出しに関する回路であり、データの書
き込み及び消去に関する回路は図示していない。

【００２３】メモリ・セル３１_ｎは、コントロール・ゲ
ート及びフローティング・ゲートを有するＭＯＳトラン
ジスタからなり、互いのコントロール・ゲートがワード
線３３を介して接続される共に、ワード線３３を介して
ワード線駆動回路３５の出力端に接続されている。メモ
リ・セル３１_ｎ及びワード線駆動回路３５のデータの書
き込み及び消去に関する動作については、上記したメモ
リ・セル１_ｎ及びワード線駆動回路５のデータの書き込
み及び消去に関する動作と略同様であるので、その説明
を省略する。選択セル３２_１ｎは、ＭＯＳトランジスタ
からなり、互いのゲートが第１のカラム線３４_１を介し
て接続される共に、第１のカラム線３４_１を介してカラ
ム選択回路３６_１の出力端に接続されている。カラム選
択回路３６_１は、外部から供給されるアドレスを第１段
階のデコーディングによりデコードした結果、当該第１
のカラム線３４_１が選択された場合には、当該第１のカ
ラム線３４_１に"Ｈ"レベルの信号を印加する。これによ
り、選択セル３２_１ｎは、ゲートに"Ｈ"レベルの信号が
印加されるので、オンしてメモリ・セル３１_ｎからデー
タを読み出すためのパスを形成する。選択セル３２_２ｎ
は、ＭＯＳトランジスタからなり、互いのゲートが第２
のカラム線３４_２を介して接続される共に、第２のカラ
ム線３４_２を介してカラム選択回路３６_２の出力端に接
続されている。カラム選択回路３６_２は、外部から供給
されるアドレスを第２段階のデコーディングによりデコ
ードした結果、当該第２のカラム線３４_２が選択された
場合には、当該第２のカラム線３４_２に"Ｈ"レベルの信
号を印加する。これにより、選択セル３２_２ｎは、ゲー
トに"Ｈ"レベルの信号が印加されるので、オンしてメモ
リ・セル３１_ｎからデータを読み出すためのパスを形成
する。

【００２４】読出回路３７は、外部からデータの読み出
しのコマンドが供給されると、データ読み出しの開始を
示す"Ｈ"レベルの信号をインバータ３８、読出駆動部３
９_ｎ及びリファレンス部４２に供給する。インバータ３
８は、読出回路３７から供給される"Ｈ"レベルの信号
を"Ｌ"レベルの信号に反転して読出駆動部３９_ｎ、バッ
ファ４０_ｎ、パス遮断トランジスタ４１_１及び４１_２及
びリファレンス部４２に供給する。読出駆動部３９
_ｎは、駆動トランジスタ５１_ｎと、パス形成トランジス
タ５２ _ｎと、パス遮断トランジスタ５３_ｎと、ノア・ゲ
ート５４_ｎとから概略構成されている。駆動トランジス
タ５１_ｎは、ＭＯＳトランジスタからなり、読出回路３
７から供給される"Ｈ"レベルの信号によりオンして、バ
ッファ４０_１の入力端にメモリ・セル３１_ｎのオン状態
又はオフ状態に応じた電圧Ｖ_Ｍｎを印加する。パス形成
トランジスタ５２_ｎは、ＭＯＳトランジスタからなり、
ノア・ゲート５４_ｎから供給される"Ｈ"レベルの信号に
よりオンして、メモリ・セル３１_ｎからデータを読み出
すためのパスを形成する。パス遮断トランジスタ５３_ｎ
は、ＭＯＳトランジスタからなり、インバータ３８から
供給される"Ｈ"レベルの信号によりオンして、メモリ・
セル３１_ｎからデータを読み出すためのパスを遮断す
る。ノア・ゲート５４_ｎは、第１の入力端にインバータ
３８の出力信号が供給され、第２の入力端がパス形成ト
ランジスタ５２_ｎのソースと接続され、インバータ３８
の出力信号及びパス形成トランジスタ５２_ｎのソースの
電圧がいずれも"Ｌ"レベルの場合に、"Ｈ"レベルの信号
を出力し、パス形成トランジスタ５２_ｎをオンする。

【００２５】バッファ４０_１は、パワーＭＯＳトランジ
スタ５５_ｎ及び５６_ｎと、定電流源を構成するＭＯＳト
ランジスタ５７_ｎとから概略構成され、入力電圧Ｖ_Ｍｎ
を緩衝及び増幅して出力電圧Ｖ_Ｄｎとしてセンス・アン
プ４３_１の第１の入力端に印加する。パス遮断トランジ
スタ４１_１及び４１_２は、インバータ３８の出力信号に
よりオンして、センス・アンプ４３_１の第１及び第２の
入力端を接地する、すなわち、データの読み出しが行わ
れない場合には、センス・アンプ４３_１の入力電圧Ｖ
_Ｄｍ及びＶ_Ｒを０Ｖにする。

【００２６】リファレンス部４２は、リファレンス・セ
ル６１_１及び６１_２と、選択セル６２_１１、６２_１２、
６２_２１及び６２_２２と、ワード線駆動回路６３と、カ
ラム選択回路６４_１及び６４_２と、駆動トランジスタ６
５_１及び６５_２と、パス形成トランジスタ６６_１及び６
６_２と、パス遮断トランジスタ６７_１及び６７_２と、ノ
ア・ゲート６８_１及び６８_２と、パワーＭＯＳトランジ
スタ６９_１、６９_２、７０_１及び７０_２と、定電流源を
構成するＭＯＳトランジスタ７１_１及び７１_２とから概
略構成されている。

【００２７】リファレンス・セル６１_１及び６１_２は、
メモリ・セル３１_ｎと同一構造及び同一特性のＭＯＳト
ランジスタであり、リファレンス・セル６１_１はフロー
ティング・ゲートに電子が貯えられていない状態、すな
わち、オン状態に、リファレンス・セル６１_２はフロー
ティング・ゲートに電子が貯えられている状態、すなわ
ち、オフ状態に、それぞれ予め設定されている。選択セ
ル６２_１１及び６２_１２は選択セル３２_１ｎと、選択セ
ル６２_２１及び６２_２２は選択セル３２_２ｎと、ワード
線駆動回路６３はワード線駆動回路３５と、カラム選択
回路６４_１はカラム選択回路３６_１と、カラム選択回路
６４_２はカラム選択回路３６_２と、駆動トランジスタ６
５_１及び６５_２は駆動トランジスタ５１_ｎと、パス形成
トランジスタ６６_１及び６６_２はパス形成トランジスタ
５２_ｎとそれぞれ同一構造及び同一特性である。同様
に、パス遮断トランジスタ６７_１及び６７_２はパス遮断
トランジスタ５３_ｎと、ノア・ゲート６８_１及び６８ _２
はノア・ゲート５４_ｎと、パワーＭＯＳトランジスタ６
９_１、６９_２、７０_１及び７０_２はパワーＭＯＳトラン
ジスタ５５_ｎ及び５６_ｎと、ＭＯＳトランジスタ７１_１
及び７１_２はＭＯＳトランジスタ５７_ｎとそれぞれ同一
構造及び同一特性である。これは、センス・アンプ４３
_ｎが差動増幅器により形成されているため、その第１の
入力端に接続される負荷と、その第２の入力端に接続さ
れる負荷とをできるだけ等しくするためのである。

【００２８】駆動トランジスタ６５_１は、読出回路３７
から供給される"Ｈ"レベルの信号によりオンして、パワ
ーＭＯＳトランジスタ７０_１のゲートにリファレンス・
セル６１_１のオン状態に応じた電圧Ｖ_Ｒｏｎを印加す
る。同様に、駆動トランジスタ６５_２は、読出回路３７
から供給される"Ｈ"レベルの信号によりオンして、パワ
ーＭＯＳトランジスタ７０_２のゲートにリファレンス・
セル６１_２のオフ状態に応じた電圧Ｖ_Ｒｏｆｆを印加す
る。パワーＭＯＳトランジスタ６９_１及び７０_１と、定
電流源を構成するＭＯＳトランジスタ７１_１とは、駆動
トランジスタ６５_１の出力電圧Ｖ_Ｒｏｎを緩衝及び増幅
する。一方、パワーＭＯＳトランジスタ６９_２及び７０
_２と、定電流源を構成するＭＯＳトランジスタ７１_２と
は、駆動トランジスタ６５_２の出力電圧Ｖ_Ｒ _ｏｆｆを緩
衝及び増幅する。すなわち、パワーＭＯＳトランジスタ
６９_１、６９ _２、７０_１及び７０_２と、ＭＯＳトランジ
スタ７１_１及び７１_２とは、バッファ７２を構成してい
る。

【００２９】したがって、パワーＭＯＳトランジスタ７
０_１のバッファの出力電流を電流Ｉ _１とし、パワーＭＯ
Ｓトランジスタ７０_２の出力電流を電流Ｉ_２とすると、
ＭＯＳトランジスタ７１_１及び７１_２それぞれによって
構成される定電流源には、式（１）に示すように、電流
Ｉ_１と電流Ｉ_２とを平均した電流Ｉ_Ｒが流れる。これに
より、センス・アンプ４３_ｎの第２の入力端には、式
（２）に示すように、リファレンス・セル６１_１のオン
状態に応じた電圧Ｖ_Ｒｏｎと、リファレンス・セル６１
_２のオフ状態に応じた電圧Ｖ_Ｒｏｆｆとの中間の電圧Ｖ
_Ｒが印加されることになる。

【００３０】

【数１】Ｉ_Ｒ＝（Ｉ_１＋Ｉ_２）／２…（１）

【００３１】

【数２】Ｖ_Ｒ＝（Ｖ_Ｒｏｎ＋Ｖ_Ｒｏｆｆ）／２…（２）

【００３２】センス・アンプ４３_ｎは、上記したよう
に、差動増幅器からなり、バッファ４０_ｎから供給され
る電圧Ｖ_Ｄｎとリファレンス部４２から供給される電圧
Ｖ_Ｒとの差を検出・増幅してデータバス４４を介してデ
ータを外部に出力する。

【００３３】上記したように、センス・アンプ４３_ｎの
第２の入力端に、リファレンス・セル６１_１のオン状態
に応じた電圧Ｖ_Ｒｏｎと、リファレンス・セル６１_２の
オフ状態に応じた電圧Ｖ_Ｒｏｆｆとの中間の電圧Ｖ_Ｒが
印加される（式（２））ので、電圧Ｖ_Ｒは、常に、メモ
リ・セル３１_ｎがオン状態である場合における電圧Ｖ
_Ｄｏｎと、メモリ・セル３１_ｎがオフ状態である場合に
おける電圧Ｖ_Ｄｏｆｆとの中間に自動的に設定される。
これにより、メモリ・セル３１_ｎのオン状態及びオフ状
態を検出するマージンをいずれも充分に確保することが
できる。さらに、上記したように、電圧Ｖ_Ｒは、常に、
電圧Ｖ_Ｄｏｎと電圧Ｖ_Ｄｏｆｆとの中間に自動的に設定
されるため、電圧Ｖ_Ｄｏｆｆは電圧Ｖ_Ｒよりわずかに高
ければ良いので、メモリ・セル３１_ｎをオフ状態とする
ためには、駆動トランジスタ５１_ｎをオンした際にほと
んど電流が流れないようにするほど充分に、メモリ・セ
ル３１_ｎのフローティング・ゲートに電子を貯える必要
はない。したがって、データの書き込み時間を従来に比
べて短縮することができる。

【００３４】また、この例では、バッファ４０_ｎを設け
ることにより、パス形成トランジスタ５２_ｎ、選択セル
３２_１ｎ及び選択セル３２_２ｎがオンした場合、メモリ
・セル３１_ｎが直接センス・アンプ４３_ｎの第１の入力
端に接続されないようにしている。したがって、メモリ
・セル３１_ｎは、オン状態の場合、駆動トランジスタ５
１_ｎのソースに印加される電圧Ｖ_Ｍｎを電源電圧Ｖ_ＣＣ
から所定の電圧まで引き下げれば良いので、データの読
み出し時間を従来に比べて短縮することができる。

【００３５】さらに、この例では、センス・アンプ４３
_ｎの２つの入力端には、バッファ４０_ｎ及びリファレン
ス部４２内部のバッファ７２を介してすべて同一構造及
び同一特性を有する回路素子が接続されるので、従来の
ような、オフセット電圧が発生する等のアンバランスな
状態が発生しにくい。したがって、このアンバランスな
状態に起因して、メモリ・セル３１_ｎのオン状態及びオ
フ状態を検出するマージンがいずれかにかたよるという
事態の発生が抑えられる。これにより、正確にデータの
検出・増幅ができ、信頼性が向上する。加えて、リファ
レンス部４２内部にバッファ７２を設けており、このバ
ッファ７２を構成するパワーＭＯＳトランジスタ７０_１
及び７０_２が負荷としてのセンス・アンプ４３_ｎの第２
の入力端を駆動するので、１個のリファレンス部４２に
接続可能なセンス・アンプ４３_ｎの個数Ｎを従来の個数
Ｍ（例えば、Ｍ＝１６）よりも少なくとも２倍（例え
ば、Ｎ＝３２）とすることができる。これにより、不揮
発性半導体記憶装置の高密度化に貢献することができ
る。

【００３６】次に、上記構成の不揮発性半導体記憶装置
の過渡的な特性について、図２を参照して、説明する。
まず、データの読み出しが開始されると、センス・アン
プ４３_ｎの第１及び第２の入力端にそれぞれ印加される
電圧Ｖ_Ｄｎ及び電圧Ｖ_Ｒは、選択セル３２_１ｎ及び３２
_２ｎ、選択セル６２_１１及び６２_２１並びに選択セル６
２_１２及び６２ _２２がオンする（これらはいずれもほぼ
同時にオンする）まで（時刻ｔ_１）は、図２に示すよう
に、ほぼ同様な経過で上昇していく。次に、時刻ｔ_１か
らワード線３３に"Ｈ"レベルの信号が印加される（時刻
ｔ_２）までについても、電圧Ｖ_Ｄｎ及び電圧Ｖ_Ｒは、図
２に示すように、ほぼ同様な経過で上昇していく。これ
は、バッファ４０_ｎによって電圧Ｖ_Ｍｎが増幅されて電
圧Ｖ_Ｄｎとしてセンス・アンプ４３_ｎの第１の入力端に
印加されると共に、読出駆動部３９_ｎの各回路素子と同
一構造及び同一構成を有する回路素子によって構成され
たリファレンス部４２の内部で生成された電圧Ｖ_Ｒｏｎ
及びＶ_Ｒｏｆｆがバッファ７２によって増幅され、その
平均が電圧Ｖ_Ｒとしてセンス・アンプ４３_ｎの第２の入
力端に印加されているので、電圧・電流特性が略等しい
からである。そして、ワード線３３に"Ｈ"レベルの信号
が印加される（時刻ｔ_２）と、電圧Ｖ_Ｒについては、ワ
ード線駆動回路６３がダミーであるので、時刻ｔ_２まで
と変わらない傾斜で上昇していき、飽和状態となる。一
方、電圧Ｖ_Ｄｎについては、メモリ・セル３１_ｎのフロ
ーティング・ゲートに電子が貯えられていない場合に
は、メモリ・セル３１_ｎがオン状態となるので、多少下
降していく（図２の曲線ａ参照）のに対し、メモリ・セ
ル３１_ｎのフローティング・ゲートに電子が貯えられて
いる場合には、メモリ・セル３１_ｎがオフ状態のままで
あるので、さらに上昇していく（図２の破線の曲線ｂ参
照）。したがって、時刻ｔ_２以降であれば、曲線ａ〜ｃ
が点Ａから３方向に別れて行くので、図５に示す従来の
ように、ワード線３３に"Ｈ"レベルの信号が印加されて
から曲線ｂが曲線ｃを越えるまでの時間（ｔ_３−ｔ_２）
待機しなくても、直ちに電圧Ｖ_Ｒに対して電圧Ｖ_Ｄｎの
高低が正確に判定でき、データをデータ・バス４４に供
給することができる。これにより、読み出し時間を従来
に比べて短縮することができる。

【００３７】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、バッファ４０_ｎ及び７２並びに電
圧Ｖ_Ｒｏ _ｎ及びＶ_Ｒｏｆｆを生成する回路を設けると共
に、駆動トランジスタ６５_１及び６５_２を駆動トランジ
スタ５５_ｎと同一構造及び同一特性とする例を示した
が、これに限定されない。例えば、バッファ４０_ｎと、
パワーＭＯＳトランジスタ６９_１、７０_１及びＭＯＳト
ランジスタ７１_１からなるバッファと、電圧Ｖ_Ｒｏｎを
生成する回路とを設けると共に、駆動トランジスタ６５
_１を駆動トランジスタ５５_ｎと同一構造及び同一特性と
する構成、あるいは電圧Ｖ_Ｒｏｎ及びＶ_Ｒｏｆ _ｆを生成
する回路を設けると共に、駆動トランジスタ６５_１及び
６５_２を駆動トランジスタ５５_ｎと同一構造及び同一特
性とする構成でも良い。また、上述の実施例において
は、バッファ４０_ｎをパワーＭＯＳトランジスタ５５_ｎ
及び５６_ｎ並びにＭＯＳトランジスタ５７_１により構成
すると共に、バッファ７２をパワーＭＯＳトランジスタ
６９_１、６９_２、７０_１及び７０_２並びにＭＯＳトラン
ジスタ７１_１及び７１_２により構成する例を示したが、
これに限定されない。要するに、バッファ４０_ｎ及び７
２は、入力インピーダンスが高く、出力インピーダンス
が低くて、入力側に直接負荷が接続されずに、充分に高
い電流駆動能力が得られるならば、どのような構成でも
良い。

【００３８】

【発明の効果】以上説明したように、この発明の構成に
よれば、疑似的なデータが書き込まれた状態の第１のリ
ファレンス・セルと、疑似的なデータが消去された状態
の第２のリファレンス・セルとを設けると共に、メモリ
・セルのデータを読み出すための信号によりオンしてメ
モリ・セルに電流を供給する第１の駆動トランジスタと
同一の構造及び同一の特性を有し、上記信号によりオン
して第１及び第２のリファレンス・セルに電流を供給す
る第２及び第３の駆動トランジスタとを設けて、第２及
び第３の駆動トランジスタの出力電圧の平均をセンス・
アンプの第２の入力端に供給するようにしたので、デー
タの書き込み時間も読み出し時間も短縮することができ
る。また、センス・アンプの第２の入力端に供給される
電圧は、常に、メモリ・セルのオン状態における電圧
と、メモリ・セルにデータがオフ状態における電圧との
中間に自動的に設定されるので、メモリ・セルのオン状
態及びオフ状態の検出マージンを充分に確保することが
できる。これにより、センス・アンプが正確にデータを
検出及び増幅することができ、信頼性が向上する。さら
に、この発明の別の構成によれば、メモリ・セルのデー
タを読み出すための信号によりオンしてメモリ・セルに
電流を供給する第１の駆動トランジスタと同一の構造及
び同一の特性を有し、上記信号によりオンしてリファレ
ンス・セルに電流を供給する第２の駆動トランジスタ
と、第１の駆動トランジスタの出力を増幅してセンス・
アンプの第１の入力端に供給する第１のバッファと、第
２の駆動トランジスタの出力を増幅してセンス・アンプ
の第２の入力端に供給する第２のバッファとを設けたの
で、共通に設けるメモリ・セルの個数を従来より多くす
ることができ、不揮発性半導体記憶装置の高密度化を実
現することができる。

【図面の簡単な説明】

【図１】この発明の一実施例である不揮発性半導体記憶
装置の要部の電気的構成を示す回路図である。

【図２】同装置の過渡的な特性の一例を説明するための
波形図である。

【図３】従来の不揮発性半導体記憶装置の要部の電気的
構成例を示す回路図である。

【図４】同装置の定常的な特性の一例を説明するための
特性図である。

【図５】同装置の過渡的な特性の一例を説明するための
波形図である。

【符号の説明】

３１_ｎメモリ・セル３９_ｎ読出駆動部４０_ｎバッファ（第１のバッファ）４２リファレンス部４３_ｎセンス・アンプ５１_ｎ，６５_１，６５_２駆動トランジスタ（第１〜第
３の駆動トランジスタ）６１_１，６１_２リファレンス・セル（第１及び第
２のリファレンス・セル）

Claims

【特許請求の範囲】

【請求項１】メモリ・セルのデータの記憶状態に応じ
た電圧と、リファレンス・セルの疑似的なデータの記憶
状態に応じた電圧との電圧差に基づいて、前記メモリ・
セルに記憶されたデータが読み出される不揮発性半導体
記憶装置であって、前記リファレンス・セルは、前記疑似的なデータが書き
込まれた状態の第１のリファレンス・セルと、前記疑似
的なデータが消去された状態の第２のリファレンス・セ
ルとからなり、前記データを読み出すための信号によりオンして前記メ
モリ・セルに電流を供給する第１の駆動トランジスタと
同一の構造及び同一の特性を有し、前記信号によりオン
して前記第１及び第２のリファレンス・セルに電流を供
給する第２及び第３の駆動トランジスタと、前記第１の駆動トランジスタの出力電圧が第１の入力端
に供給され、前記第２及び第３の駆動トランジスタの出
力電圧の平均が第２の入力端に供給され、前記電圧差を
検出するセンス・アンプとを備えてなることを特徴とす
る不揮発性半導体記憶装置。
【請求項２】前記第１及び第２のリファレンス・セル
と、前記第２及び第３の駆動トランジスタとは、複数個
のメモリ・セルに共通して設けられていることを特徴と
する請求項１記載の不揮発性半導体記憶装置。
【請求項３】メモリ・セルのデータの記憶状態に応じ
た電圧と、リファレンス・セルの疑似的なデータの記憶
状態に応じた電圧との電圧差に基づいて、前記メモリ・
セルに記憶されたデータが読み出される不揮発性半導体
記憶装置であって、前記データを読み出すための信号によりオンして前記メ
モリ・セルに電流を供給する第１の駆動トランジスタと
同一の構造及び同一の特性を有し、前記信号によりオン
して前記リファレンス・セルに電流を供給する第２の駆
動トランジスタと、前記第１の駆動トランジスタの出力を増幅して前記電圧
差を検出するセンス・アンプの第１の入力端に供給する
第１のバッファと、前記第２の駆動トランジスタの出力を増幅して前記セン
ス・アンプの第２の入力端に供給する第２のバッファと
を備えてなることを特徴とする不揮発性半導体記憶装
置。
【請求項４】前記第２の駆動トランジスタ及び前記第
２のバッファは、複数個のメモリ・セルに共通して設け
られていることを特徴とする請求項３記載の不揮発性半
導体記憶装置。
【請求項５】メモリ・セルのデータの記憶状態に応じ
た電圧と、リファレンス・セルの疑似的なデータの記憶
状態に応じた電圧との電圧差に基づいて、前記メモリ・
セルに記憶されたデータが読み出される不揮発性半導体
記憶装置であって、前記リファレンス・セルは、前記疑似的なデータが書き
込まれた状態の第１のリファレンス・セルと、前記疑似
的なデータが消去された状態の第２のリファレンス・セ
ルとからなり、前記データを読み出すための信号によりオンして前記メ
モリ・セルに電流を供給する第１の駆動トランジスタと
同一の構造及び同一の特性を有し、前記信号によりオン
して前記第１及び第２のリファレンス・セルに電流を供
給する第２及び第３の駆動トランジスタと、前記第１の駆動トランジスタの出力を増幅して前記電圧
差を検出するセンス・アンプの第１の入力端に供給する
第１のバッファと、前記第２及び第３の駆動トランジスタの出力をそれぞれ
増幅し、その平均を前記センス・アンプの第２の入力端
に供給する第２のバッファとを備えてなることを特徴と
する不揮発性半導体記憶装置。
【請求項６】前記第１及び第２のリファレンス・セル
と、前記第２及び第３の駆動トランジスタと、前記第２
のバッファとは、複数個のメモリ・セルに共通して設け
られていることを特徴とする請求項５記載の不揮発性半
導体記憶装置。