JP2003051192A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】プロセスのばらつきに起因するメモリセルの特
性、主に閾値電圧のばらつきの影響を受けず、安定した
データを読み出す半導体記憶装置を提供する。 【解決手段】センスアンプＳＡ１のセンスアンプ活性化
信号ＳＡＥＮを入力する端子に、第１のコンパレータで
あるコンパレータＣＭＰ１、第２のコンパレータである
コンパレータＣＭＰ２、ＮＯＲゲートＮＯＲ１、インバ
ータＩＮＶ１、及びインバータＩＮＶ２によって構成さ
れた活性化信号生成回路１を接続する。また、活性化信
号生成回路１のコンパレータＣＭＰ１及びコンパレータ
ＣＭＰ２には、センスアンプＳＡ１が正常な増幅動作を
するのに必要な＋入力及び−入力間の電位差に等しい
か、又はより大きい電位差を有する作動入力で比較動作
を行うコンパレータを適用して、センスアンプが正常に
動作可能な差動電圧に達してから、センスアンプを活性
化することで、誤ったデータの読み出しを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメモリセルからデータを読み出すセンスアン
プの動作制御に関するものである。

【０００２】

【従来の技術】半導体記憶装置において情報を記憶する
単位であるメモリセルは、一般に、電荷を蓄積するキャ
パシタ、双安定な帰還回路からなるラッチ回路、製造段
階でオン状態若しくはオフ状態に固定されたトランジス
タ、又は書き込みや消去動作によってその閾値が変化す
るトランジスタ等で構成される。また、各メモリセルで
は、保持する電気量の変化によって情報を記憶する。半
導体記憶装置は、これらメモリセルの種類によって、Ｄ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）、ＭＲＯＭ（Mask Re
ad Only Memory）、フラッシュメモリに代表されるＥＰ
ＲＯＭ（Erasable Programmable Read OnlyMemory）等
に分類され、各々の特徴に応じて、様々な分野に用いら
れている。

【０００３】メモリセルから記憶情報を読み出す場合
は、メモリセルに保持されている電気量を、ある基準値
と比較して、“０”又は“１”の論理レベルを判定し、
センスアンプで増幅して出力する。このように動作する
従来のセンスアンプは、以下のような構成である。図４
は、従来のセンスアンプへ入力される信号の接続関係を
示した図である。センスアンプＳＡ１には、メモリセル
から読み出したデータの論理値（“０”又は“１”）を
判定する基準となる電位を供給する参照線（ｒｅｆ）が
＋入力に接続され、複数のメモリセルと接続されるビッ
ト線（ｂｉｔ）が−入力に接続される。また、センスア
ンプＳＡ１は、イコライズ信号ＳＡＥＱ及びセンスアン
プ活性化信号ＳＡＥＮによって制御される。

【０００４】センスアンプＳＡ１の内部回路は、以下の
ような構成である。図５は、図４に示したセンスアンプ
ＳＡ１の具体的な内部構成を示した回路図である。セン
スアンプＳＡ１は、Ｎチャネルトランジスタであるトラ
ンジスタＮ１〜Ｎ５、Ｐチャネルトランジスタであるト
ランジスタＰ１〜Ｐ４、及びインバータＩＮＶ３，ＩＮ
Ｖ４を備えた構成である。また、トランジスタＮ１，Ｎ
２，Ｎ３，Ｐ１，Ｐ２によって公知の一般的な差動アン
プが構成され、トランジスタＮ１のゲートは＋入力に接
続され、トランジスタＮ２のゲートは−入力に接続さ
れ、トランジスタＮ３のゲートには所定の電圧が与えら
れて、ＤＣバイアス電流が供給される。さらに、トラン
ジスタＮ１のゲート及びトランジスタＮ２のゲートの間
には、トランジスタＮ５及びトランジスタＰ４で構成さ
れた、スイッチ動作をする第１のトランスファゲートで
あるトランスファゲートＴＧ１が挿入されている。トラ
ンスファゲートＴＧ１を構成するトランジスタＰ４のゲ
ートには、インバータＩＮＶ４の出力端子が接続され、
トランスファゲートＴＧ１のトランジスタＰ４及びトラ
ンジスタＮ５は、イコライズ信号ＳＡＥＱでオン・オフ
制御される。すなわち、イコライズ信号ＳＡＥＱが活性
化状態（“１”）の時、トランスファゲートＴＧ１は導
通（オン）し、イコライズ信号ＳＡＥＱが非活性化状態
（“０”）の時、トランスファゲートＴＧ１は非導通
（オフ）となる。

【０００５】また、トランジスタＮ１のドレイン及びト
ランジスタＮ２のドレインの間は、トランジスタＮ４及
びトランジスタＰ３で構成された、スイッチ動作をする
第２のトランスファゲートであるトランスファゲートＴ
Ｇ２が挿入されている。トランスファゲートＴＧ２を構
成するトランジスタＰ３のゲートには、インバータＩＮ
Ｖ３の出力端子が接続され、トランスファゲートＴＧ２
のトランジスタＰ３及びトランジスタＮ４は、センスア
ンプ活性化信号ＳＡＥＮでオン・オフ制御される。すな
わち、センスアンプ活性化信号ＳＡＥＮが非活性化状態
（“１”）の時、トランスファゲートＴＧ２は導通（オ
ン）し、センスアンプ活性化信号ＳＡＥＮが活性化状態
（“０”）の時、トランスファゲートＴＧ２は非導通
（オフ）となる。

【０００６】図６は、メモリセル上のデータの読み出し
動作時における、参照線とビット線との電圧変化、並び
にセンスアンプ活性化信号ＳＡＥＮ及びイコライズ信号
ＳＡＥＱのタイミング波形を示したタイミングチャート
図である。図６において、横軸は時間を示し、縦軸は電
圧を示す。また、電圧Ｖｒｅｆは参照線の電圧変化を表
し、電圧Ｖｂ０，Ｖｂ１，Ｖｂ１’はビット線の電圧変
化を表す。

【０００７】半導体記憶装置は読み出し動作に入ると、
まず読み出しの対象となるメモリセルのアドレス信号を
出力するので、アドレス（Ａｄｄｒ）信号が変化する。
このアドレス信号の変化を受けて、不図示のアドレス変
化検出回路（以下、ＡＴＤ回路と称する。）から、アド
レス信号の状態に遷移があったことを示す検出信号が出
力される。ＡＴＤ回路から検出信号が出力され、内部回
路のゲート遅延や配線遅延等に起因する遅延時間の後、
イコライズ信号ＳＡＥＱを発生し、読み出しの対象とな
るメモリセルが接続されたビット線が選択されて、この
ビット線及び参照線の、充電及びイコライズを行う。

【０００８】具体的には、図５に示したセンスアンプＳ
Ａ１において、図４に示したように＋入力に参照線が接
続されてｒｅｆ信号が入力され、−入力にビット線が接
続されてｂｉｔ信号が入力される場合について説明す
る。センスアンプＳＡ１に入力されるイコライズ信号Ｓ
ＡＥＱが活性化（“１”）すると、トランスファゲート
ＴＧ１が導通することにより、＋入力及び−入力がセン
スアンプＳＡ１の内部で短絡し、ｒｅｆ信号及びｂｉｔ
信号は同電位となる。すなわち、ｒｅｆ信号及びｂｉｔ
信号がイコライズされる。イコライズされた時のセンス
アンプＳＡ１の出力電圧は、トランジスタＰ１，Ｐ２
と、＋入力と−入力がゲートに接続されたトランジスタ
Ｎ１，Ｎ２と、の駆動能力比（トランジスタサイズ比）
で決まる。

【０００９】このビット線及び参照線を充電するための
所定の期間後に、イコライズ信号ＳＡＥＱが非活性状態
となり、イコライズ及び充電が終了すると、トランスフ
ァゲートＴＧ１が非導通状態になる。そして、充電され
た状態の参照線及びビット線から、ｒｅｆ信号が出力さ
れる参照線に読み出し用に設けられたダミーのメモリセ
ルである不図示の参照セルへ流れる電流と、読み出しの
対象となる選択されたメモリセルへ流れる電流によっ
て、センスアンプの＋入力及び−入力の電圧レベルが変
化していく。そして、＋入力には基準電圧Ｖｒｅｆが、
−入力には電圧Ｖｂ０又は電圧Ｖｂ１が印加され、それ
ぞれ図６に示したように変化する。

【００１０】なお、上述のイコライズ信号ＳＡＥＱを非
活性にする所定の期間は、ビット線及び参照線の充電電
圧が、予め定められた基準電圧Ｖｒｅｆに達するまでの
時間とする。また、この基準電圧Ｖｒｅｆは、センスア
ンプＳＡ１の特性にも依存するが、通常電源電圧の１／
２近傍に設定する。

【００１１】センスアンプＳＡ１では、通常、メモリセ
ルの閾値が高い状態を“０”データとしているため、
“０”データの読み出し時には電流が流れず、ビット線
は充電された電荷が放電される経路を持たない。また、
ビット線に接続された不図示の負荷トランジスタにおけ
るプルアップ効果の影響も受け、図６に示した電圧Ｖｂ
０の特性を示す。一方、メモリセルの閾値が低い状態を
“１”データとしているため、“１”データの読み出し
時にはメモリセルに電流が流れ、ビット線に充電された
電荷がこのメモリセルを介して放電される。そのため、
ビット線の電位は低下して、図６に示した電圧Ｖｂ１の
特性を示すことになる。

【００１２】その後、イコライズ信号ＳＡＥＱが非活性
状態になった時点から、さらに図６に示した基準電圧Ｖ
ｒｅｆと電圧Ｖｂ０との差、又は基準電圧Ｖｒｅｆと電
圧Ｖｂ１との差が十分大きくなる遅延時間の経過後に、
センスアンプ活性化信号ＳＡＥＮが立ち下がる。このセ
ンスアンプ活性化信号ＳＡＥＮが立ち下がることによっ
て、センスアンプは活性化して動作を開始する。すなわ
ち、イコライズ信号ＳＡＥＱが“０”となることで、図
５に示したトランスファゲートＴＧ２が非導通となる。
これにより、それまでこのトランスファゲートＴＧ２で
短絡されていたセンスアンプＳＡ１の出力Ｏが、＋入力
及び−入力に入力される電位に従って、差動増幅した電
位になる。このように、ビット線及び参照線を短絡する
イコライズを行うことにより、短絡した状態の電位Ｖｒ
ｅｆを中心にして差動電圧を発生する。よって、“１”
データの読み出しと“０”データの読み出しとのいずれ
に対しても、接地電位又は電源電圧等の高電位のプリチ
ャージレベルからビット線電位をフルスイングさせるよ
りも、高速に読み出し動作を行うことができる。

【００１３】センスアンプＳＡ１が動作する時は、＋入
力及び−入力の電圧レベルは決定しており、図６の例で
示すと、＋入力である参照線と−入力であるビット線と
の間の電圧差が、“０”データの読み出し時にはＶｐ
（＝Ｖｒｅｆ−Ｖｂ０）、“１”データの読み出し時に
はＶｅ（＝Ｖｒｅｆ−Ｖｂ１）となり、＋入力と−入力
との電位バランスに応じた差動増幅を、読み出し動作と
してセンスアンプＳＡ１が行う。また、メモリセルの閾
値（Ｖｔ）がばらつくと、センスアンプＳＡ１の活性化
時における＋入力と−入力間の電位差も小さくなる傾向
となる。具体的には、図６に示したように、“１”デー
タの読み出し時のビット線電位Ｖｂ１がＶｂ１’にな
り、ビット線の電位と参照線の電位（Ｖｒｅｆ）との電
位差である電圧Ｖｅがより小さな電圧Ｖｅ’になる場合
もある。

【００１４】ここで、センスアンプ活性化信号ＳＡＥＮ
は、イコライズ信号ＳＡＥＱが出力されてから、さらに
予め定められた所定の時間、すなわち、センスアンプが
安定動作するのに十分な入力電圧が得られる仕様上の時
間分、遅延させた信号によって生成される。そのため
に、参照線及びビット線間の電圧差が、アクセスするメ
モリセルの閾値のばらつき等によって、設計上の目標値
である電圧Ｖｅよりも値の小さな電圧Ｖｅ’になってい
る状態であるにも関わらず、ＡＴＤ回路からの出力から
所定時間経過したために、センスアンプ活性化信号ＳＡ
ＥＮがＬｏｗに立ち下がって、センスアンプの動作を開
始することがある。

【００１５】このような状態では、センスアンプＳＡ１
の＋入力及び−入力間の電圧差が小さいために、センス
アンプのゲインが十分確保できずに、誤ってデータを読
み出す場合があり得る。

【００１６】

【発明が解決しようとする課題】上述したように、メモ
リセルの閾値（Ｖｔ）がばらつくことで、データの読み
出し動作時にビット線の電位と参照線の電位との電位差
が変動する。その結果、センスアンプが不安定な動作を
行い、本来メモリセルに記憶された期待値と異なる（論
理反転した）データを読み出すことが起こり得る。一度
誤ったデータを読み出した場合では、その誤った読み出
しを検出して正常なデータに復元するまでの時間は大き
なロスとなり、高速なアクセスタイムを目指すには不利
な条件となる。また、センスアンプの出力データをラッ
チするような読み出し方式を採用している場合には、一
旦論理反転した誤ったデータをラッチすると正常なデー
タへの復元はできなくなる。

【００１７】そこで、本発明は上記の問題を解決するた
めに創作したものであり、その目的はプロセスのばらつ
きに起因するメモリセルの特性、主に閾値電圧のばらつ
きの影響を受けることなく、安定したデータを読み出す
ことができる半導体記憶装置を提供することである。

【００１８】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００１９】（１）メモリセルからビット線に読み出さ
れたビット線電圧と、基準となる参照線の電圧と、を比
較して増幅するセンスアンプで、該メモリセルに記憶さ
れた情報の論理値を判定して出力する半導体記憶装置に
おいて、該ビット線電圧と該参照線電圧との差に応じ
て、該センスアンプを活性化する信号を生成する活性化
信号生成手段を備えたことを特徴とする。

【００２０】この構成において、半導体記憶装置は、メ
モリセルからビット線に読み出されるビット線電圧と、
基準となる参照線の電圧と、を比較して増幅するセンス
アンプで、該メモリセルに記憶された情報の論理値を判
定して出力し、活性化信号生成手段でビット線電圧と参
照線電圧との差に応じて、センスアンプを活性化する信
号を生成する。したがって、該ビット線電圧と該参照線
電圧との差に応じて、センスアンプの活性化を制御でき
るので、プロセスばらつきや、閾値の変動の影響を受け
ても、センスアンプの正常動作が保証されるタイミング
にてセンスアンプの動作を開始させることが可能とな
り、正常なデータの読み出しが保証され、異常なデータ
読み出しに起因するアクセス遅延の発生を抑制すること
が可能となる。

【００２１】（２）前記活性化信号生成手段は、正入力
に参照線を接続し、負入力にビット線を接続した第１の
コンパレータと、正入力にビット線を接続し、負入力に
参照線を接続した第２のコンパレータと、該第１のコン
パレータの出力と該第２のコンパレータの出力とを選択
して出力する出力選択手段と、を備えたことを特徴とす
る。

【００２２】この構成において、半導体記憶装置の活性
化信号生成手段では、正入力に参照線を接続し、負入力
にビット線を接続した第１のコンパレータの出力と、正
入力にビット線を接続し、負入力に参照線を接続した第
２のコンパレータの出力と、を出力選択手段で選択して
出力する。したがって、回路規模が大幅に増大すること
なく、簡単な回路構成でセンスアンプの活性化を制御す
ることが可能となる。

【００２３】（３）前記第１のコンパレータ及び前記第
２のコンパレータは、正入力及び負入力を短絡可能であ
り、短絡時には前記センスアンプを非活性化する信号を
出力することを特徴とする。

【００２４】この構成において、活性化信号生成手段を
構成する第１のコンパレータ及び第２のコンパレータ
は、正入力及び負入力を短絡可能であり、正入力及び負
入力の短絡時にはセンスアンプを非活性化する信号を出
力する。したがって、プロセスばらつきや閾値の変動の
影響を受けて誤ったデータの読み出しをすることが可能
な場合には、コンパレータの正入力及び負入力を短絡す
ることでセンスアンプを非活性化できるので、センスア
ンプを正常に動作させることが可能となる。

【００２５】（４）前記第１のコンパレータ及び前記第
２のコンパレータが比較動作を開始する正入力及び負入
力間の電位差は、前記センスアンプが比較及び増幅動作
を実行可能な正入力及び負入力間の電位差と等しいか、
又は、より大きいことを特徴とする。

【００２６】この構成において、活性化信号生成手段を
構成する第１のコンパレータ及び第２のコンパレータが
比較動作を開始する正入力及び負入力間の電位差は、セ
ンスアンプが比較及び増幅動作を実行可能な正入力及び
負入力間の電位差と等しいか、又は、センスアンプが比
較及び増幅動作を実行可能な正入力及び負入力間の電位
差より大きい。したがって、第１のコンパレータ及び第
２のコンパレータによって参照線電圧及びビット線電圧
の比較を行い、その比較結果に応じて、センスアンプを
活性化することが可能となり、メモリセルの閾値がばら
ついて、参照線電圧に対するビット線電圧の差が小さい
メモリセルが存在しても、センスアンプが正常に動作可
能な差動電圧に達してから、センスアンプを活性化する
ことができ、誤ったデータの読み出しを防止することが
可能となる。

【００２７】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体記憶装置におけるセンスアンプ周辺の構成を示し
た回路図である。ここで、図４に示した従来のセンスア
ンプの構成と同一部分には、同一符号を付している。

【００２８】本発明では、センスアンプＳＡ１の周辺回
路としてセンスアンプＳＡ１のセンスアンプ活性化信号
ＳＡＥＮを入力する端子には、活性化信号生成手段であ
る活性化信号生成回路１を接続している。活性化信号生
成回路１は、第１のコンパレータであるコンパレータＣ
ＭＰ１、第２のコンパレータであるコンパレータＣＭＰ
２、出力選択手段であるＮＯＲゲートＮＯＲ１、インバ
ータＩＮＶ１、及びインバータＩＮＶ２によって構成さ
れる。なお、センスアンプＳＡ１の内部回路は、図５に
示した回路構成と同じである。

【００２９】図１に示したように、参照線（ｒｅｆ）及
びビット線（ｂｉｔ）は、それぞれコンパレータＣＭＰ
１の＋入力及び−入力に接続されるとともに、コンパレ
ータＣＭＰ２の−入力及び＋入力に接続され、さらにセ
ンスアンプＳＡ１の＋入力及び−入力にも接続される。
イコライズ信号ＳＡＥＱは、コンパレータＣＭＰ１、コ
ンパレータＣＭＰ２、及びセンスアンプＳＡ１に入力さ
れる。コンパレータＣＭＰ１の出力信号Ｃ１及びコンパ
レータＣＭＰ２の出力信号Ｃ２は、ＮＯＲゲートＮＯＲ
１に入力される。そして、ＮＯＲゲートＮＯＲ１の出力
信号はインバータＩＮＶ１で反転されて信号Ｂとなり、
信号ＢはインバータＩＮＶ２で反転されて、センスアン
プＳＡ１の活性化信号ＳＡＥＮとして入力される。

【００３０】図２は、図１に示したコンパレータＣＭＰ
１及びコンパレータＣＭＰ２の構成を示した回路図であ
る。図２に示したように、コンパレータＣＭＰ１及びコ
ンパレータＣＭＰ２は、Ｎチャネルトランジスタである
トランジスタＮ５〜Ｎ９、Ｐチャネルトランジスタであ
るＰ５〜Ｐ７、及びインバータＩＮＶ５を備えた構成で
ある。トランジスタＮ６，Ｎ７，Ｎ８，Ｐ５，Ｐ６によ
って、公知の一般的な差動アンプが構成されている。ま
た、トランジスタＮ６のゲートに＋入力が接続され、ト
ランジスタＮ７のゲートに−入力が接続されている。ト
ランジスタＮ８のゲートには所定の電圧が与えられ、Ｄ
Ｃバイアス電流が供給される。

【００３１】トランジスタＮ６のゲートとトランジスタ
Ｎ７のゲートとの間は、トランジスタＮ９及びトランジ
スタＰ７で構成された、スイッチ動作をする第３のトラ
ンスファゲートであるトランスファゲートＴＧ３が挿入
されている。トランスファゲートＴＧ３を構成するトラ
ンジスタＰ７のゲートには、インバータＩＮＶ５の出力
端子が接続され、トランスファゲートＴＧ３のトランジ
スタＰ７及びトランジスタＮ９は、イコライズ信号ＳＡ
ＥＱでオン・オフ制御される。すなわち、イコライズ信
号ＳＡＥＱが活性化状態（“１”）の時、トランスファ
ゲートＴＧ３は導通（オン）し、イコライズ信号ＳＡＥ
Ｑが非活性化状態（“０”）の時、トランスファゲート
は非導通（オフ）となる。

【００３２】次に、データ読み出し動作について説明す
る。図３は、図２に示したコンパレータＣＭＰ１及びコ
ンパレータＣＭＰ２における各部のタイミングチャート
である。半導体記憶装置は読み出し動作に入ると、従来
の半導体記憶装置と同様に、まず読み出しの対象となる
メモリセルのアドレス信号を出力するので、アドレス信
号が変化する。このアドレス信号の変化を受けて、不図
示のＡＴＤ回路からアドレス信号の状態に遷移があった
ことを示す検出信号が出力される。ＡＴＤ回路から検出
信号が出力され、内部回路に起因する遅延時間後、参照
線（ｒｅｆ）と、読み出しの対象となるメモリセルが接
続された選択されたビット線（ｂｉｔ）と、を充電及び
イコライズするイコライズ信号ＳＡＥＱを発生する。

【００３３】具体的には、図２に示した構成において、
イコライズ信号ＳＡＥＱが活性化（“ｌ”）して、トラ
ンスファゲートＴＧ３が導通することにより、参照線
（ｒｅｆ）とビット線（ｂｉｔ）がイコライズされる
と、コンパレータＣＭＰ１及びコンパレータＣＭＰ２の
各々の内部で、＋入力と−入力が短絡して同電位とな
る。すなわち、コンパレータＣＭＰ１及びコンパレータ
ＣＭＰ２の＋入力及び−入力に入力されるｒｅｆ信号及
びｂｉｔ信号がイコライズされる。

【００３４】イコライズされた時のコンパレータＣＭＰ
１及びコンパレータＣＭＰ２の出力電圧は、図２に示し
たコンパレータの内部回路におけるトランジスタＰ５，
Ｐ６と、＋入力と−入力がゲート入力となるトランジス
タＮ６，Ｎ７と、の駆動能力比（トランジスタサイズ
比）によって決まる。

【００３５】本実施形態では、参照線（ｒｅｆ）及びビ
ット線（ｂｉｔ）がイコライズされている時、その出力
電圧がＬｏｗレベルになるように、各コンパレータのト
ランジスタＰ５，Ｐ６と、トランジスタＮ６，Ｎ７と、
のサイズを調整しておく。このイコライズ動作によっ
て、図１に示したようにコンパレータＣＭＰ１及びコン
パレータＣＭＰ２の、出力信号Ｃ１及び出力信号Ｃ２の
電位がＬｏｗレベルとなる。そのため、出力信号Ｃ１及
び出力信号Ｃ２を入力信号とするＮＯＲゲートＮＯＲ１
の出力信号をインバータＩＮＶ１で反転出力した信号Ｂ
は、Ｌｏｗレベルとなる。さらに、信号Ｂをインバータ
ＩＮＶ２で論理反転した信号であるセンスアンプ活性化
信号ＳＡＥＮが、Ｈｉｇｈレベルに変換される。そし
て、予め定められたパルス幅となる所定の期間後に、イ
コライズ信号ＳＡＥＱがＬｏｗレベルとなり、イコライ
ズ終了後に、コンパレータＣＭＰ１及びコンパレータＣ
ＭＰ２が、参照線（ｒｅｆ）及びビット線（ｂｉｔ）に
流れる電流値に応じて、コンパレータＣＭＰ１，ＣＭＰ
２の＋入力及び−入力が接続されたトランジスタＮ６，
Ｎ７に対して差動電圧として加わる。この差動電圧の正
負によって、選択メモリセルが“１”か、又は“０”
か、を判断する。

【００３６】図１に示した構成の場合、コンパレータＣ
ＭＰ１が“１”データの読み出し用であり、コンパレー
タＣＭＰ２が“０”データの読み出し用に割り当てられ
ている。すなわち、コンパレータＣＭＰ１は、＋入力に
参照線（ｒｅｆ）が接続され、−入力にビット線（ｂｉ
ｔ）が接続されており、イコライズによりビット線に充
電された電荷が読み出し対象のメモリセルを介して放電
される。そのため、ビット線電位が参照線電位より低く
なる“１”データを読み出した場合には、比較結果とし
てＨｉｇｈレベルを出力する。

【００３７】また、コンパレータＣＭＰ２は、−入力に
参照線（ｒｅｆ）が接続され、＋入力にビット線（ｂｉ
ｔ）が接続されており、イコライズによりビット線に充
電された電荷は、メモリセルが導通せず放電されない。
そのため、ビット線電位は参照線電位より高くなる
“０”データを読み出した場合に、比較結果としてＨｉ
ｇｈレベルを出力する。そのため、イコライズ終了後、
コンパレータＣＭＰ１及びコンパレータＣＭＰ２の出力
信号である出力信号Ｃ１及び出力信号Ｃ２の少なくとも
一方が、Ｈｉｇｈレベルとなる。

【００３８】その結果、センスアンプ活性化信号ＳＡＥ
ＮがＬｏｗレベル（活性化状態）となり、読み出し用の
センスアンプを活性化してデータを読み出す。

【００３９】イコライズ信号ＳＡＥＱが、Ｈｉｇｈレベ
ルからＬｏｗレベルとなり、参照線（ｒｅｆ）及びビッ
ト線（ｂｉｔ）のイコライズが終了後、読み出し対象の
選択されたメモリセル及び参照セルには、メモリセルの
閾値に応じた電流がメモリセルに流れる。図６に示した
参照線（ｒｅｆ）とビット線（ｂｉｔ）の電圧変化にお
いて、読み出し用に設けられたダミーのメモリセルであ
る参照セル（図示せず）の闘値は一般的に一定であるた
め、参照セルが発生する基準電位Ｖｒｅｆも一定値で安
定する。よって、ビット線の電位はメモリセルに流れる
電流値の大きさによって特性が、図６に示した電圧Ｖｂ
１、電圧Ｖｂ１’、電圧Ｖｂ０のように変化することに
なる。

【００４０】ここでは、“０”データの読み出し時はメ
モリセルには電流が流れないので、イコライズにより充
電されたビット線は電圧Ｖｂ０の特性を示すことにな
る。また、“１”データの読み出し時にはメモリセルに
は電流が流れるために、イコライズにより充電されたビ
ット線上の電荷はメモリセルを介して放電することで、
電位が下がり通常は電圧Ｖｂ１の特性を示すことにな
る。

【００４１】しかしながら、本実施形態では、“１”デ
ータの読み出しの場合、通常電圧Ｖｂ１の特性を示すは
ずが、メモリセルの閾値がばらついたりすると電圧Ｖｂ
１’のような特性になりやすい。

【００４２】また、従来技術と同様に、読み出しにおい
ては参照セル特性（電圧Ｖｒｅｆ）及びメモリセル特性
（電圧Ｖｂ１又は電圧Ｖｂ０）の比較によりセンスを行
う。この時、各コンパレータＣＭＰ１，ＣＭＰ２、及び
読み出し用センスアンプＳＡ１の、＋入力と−入力端子
間の電位差、すなわち電圧Ｖｒｅｆに対して、“０”デ
ータ読み出しでは電圧Ｖｐ、“１”データの読み出しで
は電圧Ｖｅの差が発生することになり、電圧Ｖｐ、電圧
Ｖｅが十分確保できたタイミングにて、センスアンプ活
性化信号ＳＡＥＮがＬｏｗレベルに立ち下がり、センス
アンプが動作を開始する。

【００４３】しかしながら、閾値のばらつきによりメモ
リセル特性が電圧Ｖｂ１’に変化した場合においては、
基準電圧Ｖｒｅｆに対してばらつきのない場合の電圧Ｖ
ｅよりも小さな電圧Ｖｅ’の差になる。このタイミング
でセンスアンプが動作を開始すると、前述のようにビッ
ト線電位の基準電圧Ｖｒｅｆに対する差が小さいため、
正常なセンス動作が期待できずに、誤動作する可能性が
ある。

【００４４】そこで、本発明では、上記の活性化信号生
成回路１を構成するコンパレータＣＭＰ１及びコンパレ
ータＣＭＰ２として、センスアンプＳＡ１が正常な増幅
動作をするのに必要な＋入力及び−入力間の電位差に等
しいか、又はより大きい電位差を有する作動入力で比較
動作を行うコンパレータを適用する。これにより、本発
明においては、最初にコンパレータＣＭＰ１及びコンパ
レータＣＭＰ２によって参照線（ｒｅｆ）及びビット線
（ｂｉｔ）の比較を行い、その比較結果である出力信号
からセンスアンプ活性化信号ＳＡＥＮを生成することが
できる。

【００４５】本実施形態では、“１”データの読み出し
の場合、コンパレータＣＭＰ１にて参照線（ｒｅｆ）と
選択されたビット線（ｂｉｔ）とを比較する。また、
“０”データの読み出しの場合は、コンパレータＣＭＰ
２にて参照線（ｒｅｆ）と選択されたビット線の（ｂｉ
ｔ）との比較を行う。この時、ビット線及び参照線の電
圧差が、電圧Ｖｅ以上、又は電圧Ｖｐ以上になった時点
で、“１”データの読み出しならば、コンパレータＣＭ
Ｐ１の出力がＨｉｇｈレベルとなり、“０”データの読
み出しならば、コンパレータＣＭＰ２の出力がＨｉｇｈ
レベルとなる。このような条件で動作をするコンパレー
タＣＭＰ１及びコンパレータＣＭＰ２の出力から、セン
スアンプ活性化信号ＳＡＥＮを生成しているため、セン
スアンプＳＡ１が正常動作するのに必要な差動電圧が入
力されて初めて、センスアンプ活性化信号ＳＡＥＮがＬ
ｏｗレベルに立ち下がり（活性化状態）、正しいデータ
の読み出し動作が保証される。

【００４６】また、本発明では、必ずコンパレータＣＭ
Ｐ１又はコンパレータＣＭＰ２の出力を受けてから、読
み出し用のセンスアンプＳＡ１を動作させる手順にな
る。このため、メモリセルの閾値がばらついて、参照線
（ｒｅｆ）に対するビット線の差が小さな電圧Ｖｂ１’
のような特性を有するメモリセルが存在しても、センス
アンプが正常に動作可能な差動電圧に達してから、セン
スアンプを活性化する。そのため、誤ったデータの読み
出しを防止することが可能となる。

【００４７】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００４８】（１）半導体記憶装置は、メモリセルから
ビット線に読み出されるビット線電圧と、基準となる参
照線の電圧と、を比較して増幅するセンスアンプで、該
メモリセルに記憶された情報の論理値を判定して出力
し、活性化信号生成手段でビット線電圧と参照線電圧と
の差に応じて、センスアンプを活性化する信号を生成す
るため、該ビット線電圧と該参照線電圧との差に応じ
て、センスアンプの活性化を制御できるので、プロセス
ばらつきや、閾値の変動の影響を受けても、センスアン
プの正常動作が保証されるタイミングにてセンスアンプ
の動作を開始させることが可能となり、正常なデータの
読み出しが保証され、異常なデータ読み出しに起因する
アクセス遅延の発生を抑制することができる。

【００４９】（２）半導体記憶装置の活性化信号生成手
段では、正入力に参照線を接続し、負入力にビット線を
接続した第１のコンパレータの出力と、正入力にビット
線を接続し、負入力に参照線を接続した第２のコンパレ
ータの出力と、を出力選択手段で選択して出力するの
で、回路規模が大幅に増大することなく、簡単な回路構
成でセンスアンプの活性化を制御することができる。

【００５０】（３）活性化信号生成手段を構成する第１
のコンパレータ及び第２のコンパレータは、正入力及び
負入力を短絡可能であり、正入力及び負入力の短絡時に
はセンスアンプを非活性化する信号を出力するので、プ
ロセスばらつきや閾値の変動の影響を受けて誤ったデー
タの読み出しをすることが可能な場合には、コンパレー
タの正入力及び負入力を短絡することでセンスアンプを
非活性化できるので、センスアンプを正常に動作させる
ことができる。

【００５１】（４）活性化信号生成手段を構成する第１
のコンパレータ及び第２のコンパレータが比較動作を開
始する正入力及び負入力間の電位差は、センスアンプが
比較及び増幅動作を実行可能な正入力及び負入力間の電
位差と等しいか、又は、センスアンプが比較及び増幅動
作を実行可能な正入力及び負入力間の電位差より大きい
ため、第１のコンパレータ及び第２のコンパレータによ
って参照線電圧及びビット線電圧の比較を行い、その比
較結果に応じて、センスアンプを活性化することが可能
となり、メモリセルの閾値がばらついて、参照線電圧に
対するビット線電圧の差が小さいメモリセルが存在して
も、センスアンプが正常に動作可能な差動電圧に達して
から、センスアンプを活性化することで、誤ったデータ
の読み出しを防止できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体記憶装置におけ
るセンスアンプ周辺の構成を示した回路図である。

【図２】図１に示したコンパレータＣＭＰ１及びコンパ
レータＣＭＰ２の構成を示した回路図である。

【図３】図２に示したコンパレータＣＭＰ１及びコンパ
レータＣＭＰ２における各部のタイミングチャートであ
る。

【図４】従来のセンスアンプへ入力される信号の接続関
係を示した図である。

【図５】図４に示したセンスアンプＳＡ１の具体的な内
部構成を示した回路図である。

【図６】メモリセル上のデータの読み出し動作時におけ
る、参照線とビット線との電圧変化、並びにセンスアン
プ活性化信号ＳＡＥＮ及びイコライズ信号ＳＡＥＱのタ
イミング波形を示したタイミングチャート図である。

【符号の説明】

１−活性化信号生成回路 ＳＡ１−センスアンプ ＣＭＰ１−第１のコンパレータ ＣＭＰ２−第２のコンパレータ ＮＯＲ１−ＮＯＲゲート ＩＮＶ１〜ＩＮＶ５−インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルからビット線に読み出された
   ビット線電圧と、基準となる参照線の電圧と、を比較し
   て増幅するセンスアンプで、該メモリセルに記憶された
   情報の論理値を判定して出力する半導体記憶装置におい
   て、 該ビット線電圧と該参照線電圧との差に応じて、該セン
   スアンプを活性化する信号を生成する活性化信号生成手
   段を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記活性化信号生成手段は、正入力に参
   照線を接続し、負入力にビット線を接続した第１のコン
   パレータと、正入力にビット線を接続し、負入力に参照
   線を接続した第２のコンパレータと、該第１のコンパレ
   ータの出力と該第２のコンパレータの出力とを選択して
   出力する出力選択手段と、を備えたことを特徴とする請
   求項１に記載の半導体記憶装置。
3. 【請求項３】 前記第１のコンパレータ及び前記第２の
   コンパレータは、正入力及び負入力を短絡可能であり、
   短絡時には前記センスアンプを非活性化する信号を出力
   することを特徴とする請求項１又は２に記載の半導体記
   憶装置。
4. 【請求項４】 前記第１のコンパレータ及び前記第２の
   コンパレータが比較動作を開始する正入力及び負入力間
   の電位差は、前記センスアンプが比較及び増幅動作を実
   行可能な正入力及び負入力間の電位差と等しいか、又
   は、より大きいことを特徴とする請求項１乃至３のいず
   れかに記載の半導体記憶装置。