CN102298956A - 形成于soi衬底上的静态随机存取存储器 - Google Patents

Abstract

本发明的形成于绝缘体上硅衬底上的静态随机存取存储器采用SOI衬底，第一上拉晶体管(PU-1)同第一下拉晶体管(PD-1)的漏极之间通过SOI衬底的第一连接有源区SL-1相连，同时第一连接有源区SL-1同所述第一传输门晶体管(PG-1)的源极相连；第二上拉晶体管(PU-2)同第二下拉晶体管(PD-2)的漏极之间通过SOI衬底的第二连接有源区SL-2相连，同时第二连接有源区SL-2同第二传输门晶体管(PG-2)的源极相连，无需采用第一金属层实现各个晶体管的互连，从而节省了一个金属层。

Description

形成于SOI衬底上的静态随机存取存储器

技术领域

本发明涉及半导体制造技术领域，特别涉及一种形成于绝缘体上硅衬底上的静态随机存取存储器。

背景技术

通常，SRAM(静态随机存储器)的存储单元由两个下拉晶体管(又称驱动晶体管)、两个上拉晶体管(又称负载晶体管)和两个传输门晶体管(又称传输晶体管、存取晶体管、有源晶体管)组成。

如图1所示，一个传统的SRAM存储单元的电路在图1中示出。存储单元100中，两个上拉晶体管(PU-1，PU-2)110、115为PMOS晶体管，两个下拉晶体管(PD-1，PD-2)120、125为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元100具有用于表示“0”和“1”的两个稳定状态，两个传输门晶体管(PG-1，PG-2)130、135为NMOS晶体管，用于在读和写操作期间控制对存储单元100的存取。其中，上拉晶体管为拉向Vdd或Vss的晶体管，存储单元100通过两个上拉晶体管(PU-1，PU-2)拉向Vdd而运行。

存储单元100中，两个上拉晶体管(PU-1，PU-2)110、115的源极电连接到电源线Vdd150。上拉晶体管(PU-1)110的漏极电连接到传输门晶体管(PG-1)130的源极、下拉晶体管(PD-1)120的源极以及上拉晶体管(PU-2)115的栅极。类似地，上拉晶体管(PU-2)115的漏极电连接到传输门晶体管(PG-2)135的源极、下拉晶体管(PD-2)125的源极以及上拉晶体管(PU-1)110的栅极。下拉晶体管(PD-1，PD-2)120、125的漏极电连接到接地线Vss 155。另外，上拉晶体管(PU-1)110和下拉晶体管(PD-1)120的栅极和上拉晶体管(PU-2)115和下拉晶体管(PD-2)125的栅极分别电连接。

存储单元100中，两个传输门晶体管(PG-1，PG-2)130、135的漏极分别电连接到读端口位线(BL)100和互补读端口位线(BLB)165。传输门晶体管(PG-1，PG-2)130、135的栅极电连接到写端口字线(WL)170。读端口位线(BL)和互补读端口位线(BLB)160、165和写端口字线(WL)170可以延伸到其他SRAM单元和/或其他元件，包括行和列锁存器、解码器以及选择驱动器、控制和逻辑电路、灵敏放大器、多路转换器、缓冲器等等。

请参看图2，图2为现有技术的SRAM单元的金属布线方案示意图。如图2所示，现有技术的SRAM单元包括第一金属层、第二金属层和第三金属层。第一金属层提供存储单元中各个晶体管的互连；第二金属层形成在第一金属层之上，第二金属层提供字线(WL)连接，其与存储单元的长平行；第三金属层形成在第二金属层之上，第三金属层提供位线(BL)、互补位线(BLB)、接地线Vss和以及电源线Vdd连接，位线、互补位线以及电源线Vdd同存储单元的宽平行，接地线Vss同存储单元的长平行。

然而，上述传统存储器芯片结构的典型缺点为：SRAM单元中的区域互连架构，至少需要三个金属层，例如上拉晶体管PU-1的漏极与下拉晶体管PD-1的漏极通过第一金属层电性连接，位线、字线以及电源线从而必须使用第二或第三金属层，从而导致高寄生电容，造成电阻电容延迟增加。

发明内容

本发明要解决的技术问题是提供一种形成于绝缘体上硅衬底上的静态随机存取存储器，以解决现有技术的SRAM单元中所需要的位线金属层较多的问题。

为解决上述技术问题，本发明提供一种形成于SOI(绝缘体上硅)衬底上的静态随机存取存储器，包括多个静态随机存取存储单元，所述每个静态随机存取存储单元包括：

第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输门晶体管和第二传输门晶体管、第一金属层、位于所述第一金属层之上的第二金属层以及位于所述第二金属层之上的第三金属层；所述晶体管均形成在SOI衬底的有源区上；

所述第一上拉晶体管同所述第一下拉晶体管的漏极之间通过所述SOI衬底的第一连接有源区相连，同时所述第一连接有源区同所述第一传输门晶体管的源极相连；所述第二上拉晶体管同所述第二下拉晶体管的漏极之间通过所述SOI衬底的第二连接有源区相连，同时所述第二连接有源区同所述第二传输门晶体管的源极相连；

所述第一金属层提供位线及互补位线连接；同时通过接触孔形成的触点将第一上拉晶体管的漏极与第二上拉晶体管的栅极相连接，通过接触孔形成的触点将第二上拉晶体管的漏极与第一上拉晶体管的栅极相连接；

所述第二金属层提供字线连接，所述第三金属层提供电源线Vdd和接地线Vss连接。

可选的，相邻的所述存储单元的接地线Vss之间也通过所述SOI衬底的有源区相连。

本发明的形成于SOI衬底上的静态随机存取存储器采用SOI衬底，晶体管与加工晶片衬底之间被一层掩埋绝缘层隔开，从而使得采用第一上拉晶体管(PU-1)同第一下拉晶体管(PD-1)的漏极之间通过SOI衬底的第一连接有源区SL-1相连，同时第一连接有源区SL-1同所述第一传输门晶体管(PG-1)的源极相连；第二上拉晶体管(PU-2)同第二下拉晶体管(PD-2)的漏极之间通过SOI衬底的第二连接有源区SL-2相连，同时第二连接有源区SL-2同第二传输门晶体管(PG-2)的源极相连的方式实现SRAM器件各个晶体管的互连时不会出现短路问题，无需采用采用第一金属层实现各个晶体管的互连，从而节省了一个金属层，降低了寄生电容和电阻电容延迟。同时由于现有技术中当使用第n层金属层实现位线和互补位线连接时，则需采用第n+2层金属层实现SRAM器件同其他器件或元件之间或SRAM器件多个存储单元之间的互连。由于本发明的SRAM器件节省了一个金属层，使得在制造SRAM器件时可使用更多层的金属层用于器件之间的互连。

附图说明

图1为传统的SRAM的电路连接图；

图2为现有技术的SRAM单元的金属布线方案示意图；

图3为本发明的形成于SOI衬底上的静态随机存取存储器第一制造中间段的布局图；

图4为本发明的形成于SOI衬底上的静态随机存取存储器第二制造中间段的布局图；

图5为本发明的形成于SOI衬底上的静态随机存取存储器第三制造中间段的布局图；

图6为本发明的形成于SOI衬底上的静态随机存取存储器第四制造中间段的布局图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明提供的形成于SOI衬底上的静态随机存取存储器可利用多种替换方式实现，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，示意图不依一般比例局部放大，不应以此作为对本发明的限定。

请参看图3至图6，图3至图6为本发明的形成于绝缘体上硅衬底上的静态随机存取存储器的金属布线方案在各个制造中间段的布局图。

首先，如图3所示，本发明的形成于绝缘体上硅衬底上的静态随机存取存储器，包括多个静态随机存取存储单元；

所述每个静态随机存取存储单元包括：

第一和第二上拉晶体管(PU-1，PU-2)、第一和第二下拉晶体管(PD-1，PD-2)、第一和第二传输门晶体管(PG-1，PG-2)、第一金属层M1、位于所述第一金属层M1之上的第二金属层M2以及位于所述第二金属层M2之上的第三金属层M3；

所述晶体管均形成在SOI衬底(绝缘体上硅衬底)的有源区SL上；

第一栅极线GL-1形成所述第一上拉晶体管(PU-1)和所述第一下拉晶体管(PD-1)的栅极；第二栅极线GL-2形成所述第二上拉晶体管(PU-2)和所述第二下拉晶体管(PD-2)的栅极；第三栅极线GL-3和第四栅极线GL-4分别形成第一和第二传输门晶体管(PG-1，PG-2)的栅极；

所述第一上拉晶体管(PU-1)同所述第一下拉晶体管(PD-1)的漏极之间通过所述SOI衬底的第一连接有源区SL-1相连，同时所述第一连接有源区SL-1同所述第一传输门晶体管(PG-1)的源极相连；所述第二上拉晶体管(PU-2)同所述第二下拉晶体管(PD-2)的漏极之间通过所述SOI衬底的第二连接有源区SL-2相连，同时所述第二连接有源区SL-2同所述第二传输门晶体管(PG-2)的源极相连；相邻存储单元的接地线Vss之间也通过所述SOI衬底的有源区SL相连；

其次，如图4所示，所述第一金属层M1提供位线(BL)及互补位线(BLB)连接；同时通过接触孔形成的第一触点110将第一上拉晶体管(PU-1)的漏极与第二上拉晶体管(PU-2)的栅极相连接，通过接触孔形成的第二触点120将第二上拉晶体管(PU-1)的漏极与第一上拉晶体管(PU-2)的栅极相连接；通过接触孔形成的第三触点130将第一传输门晶体管(PG-1)的漏极与位线(BL)相连接；通过接触孔形成的第四触点140将第二传输门晶体管(PG-2)漏极与互补位线(BLB)相连接；

再次，如图5所示，所述第二金属层M2提供字线(WL)连接；通过第一金属层通孔形成的第五触点150将第一传输门晶体管(PG-1)的栅极与字线(WL)相连接；通过第一金属层通孔形成的第六触点160将第二传输门晶体管(PG-2)栅极与字线(WL)相连接；

最后，如图6所示，所述第三金属层M3提供电源线Vdd和接地线Vss连接；通过第二金属层通孔形成的第七触点170和第八触点180将第一上拉晶体管(PU-1)的源极和第二上拉晶体管(PU-2)的源极分别与电源线Vdd相连接；通过第二金属层通孔形成的第九触点190和第十触点200将第一下拉晶体管(PD-1)的源极和第二下拉晶体管(PD-2)的源极分别与接地线Vss相连接。

在上述特征形成之后，本发明的SRAM器件可以继续通过传统的和/或未来开发的工艺来完成。例如，可以在第三金属层之上形成附加的金属层，用于本发明的SRAM器件同其他器件或元件之间的互连，或用于本发明的SRAM器件多个存储单元之间的互连，从而形成SRAM阵列。

本发明的形成于绝缘体上硅衬底上的静态随机存取存储器采用SOI衬底，晶体管与加工晶片衬底之间被一层掩埋绝缘层隔开，从而使得采用第一上拉晶体管(PU-1)同第一下拉晶体管(PD-1)的漏极之间通过SOI衬底的第一连接有源区SL-1相连，同时第一连接有源区SL-1同所述第一传输门晶体管(PG-1)的源极相连；第二上拉晶体管(PU-2)同第二下拉晶体管(PD-2)的漏极之间通过SOI衬底的第二连接有源区SL-2相连，同时第二连接有源区SL-2同第二传输门晶体管(PG-2)的源极相连的方式实现SRAM器件各个晶体管的互连时不会出现短路问题，无需采用采用第一金属层实现各个晶体管的互连，从而节省了一个金属层。同时由于现有技术中当使用第n层金属层实现位线和互补位线连接时，则需采用第n+2层金属层实现SRAM器件同其他器件或元件之间或SRAM器件多个存储单元之间的互连。由于本发明的SRAM器件节省了一个金属层，使得在制造SRAM器件时可使用更多层的金属层用于器件之间的互连。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (2)

1.一种形成于SOI衬底上的静态随机存取存储器，包括多个静态随机存取存储单元，其特征在于，所述每个静态随机存取存储单元包括：

第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输门晶体管和第二传输门晶体管、第一金属层、位于所述第一金属层之上的第二金属层以及位于所述第二金属层之上的第三金属层；所述晶体管均形成在SOI衬底的有源区上；

所述第一上拉晶体管同所述第一下拉晶体管的漏极之间通过所述SOI衬底的第一连接有源区相连，同时所述第一连接有源区同所述第一传输门晶体管的源极相连；所述第二上拉晶体管同所述第二下拉晶体管的漏极之间通过所述SOI衬底的第二连接有源区相连，同时所述第二连接有源区同所述第二传输门晶体管的源极相连；

所述第一金属层提供位线及互补位线连接；同时通过接触孔形成的触点将第一上拉晶体管的漏极与第二上拉晶体管的栅极相连接，通过接触孔形成的触点将第二上拉晶体管的漏极与第一上拉晶体管的栅极相连接；

所述第二金属层提供字线连接，所述第三金属层提供电源线Vdd和接地线Vss连接。

2.如权利要求1所述的形成于SOI衬底上的静态随机存取存储器，其特征在于，相邻的所述存储单元的接地线Vss之间也通过所述SOI衬底的有源区相连。

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