CN107039505B - 静态随机存取存储单元的布局 - Google Patents

静态随机存取存储单元的布局 Download PDF

Info

Publication number
CN107039505B
CN107039505B CN201611056628.9A CN201611056628A CN107039505B CN 107039505 B CN107039505 B CN 107039505B CN 201611056628 A CN201611056628 A CN 201611056628A CN 107039505 B CN107039505 B CN 107039505B
Authority
CN
China
Prior art keywords
transistor
gate electrode
source active
pull
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611056628.9A
Other languages
English (en)
Other versions
CN107039505A (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107039505A publication Critical patent/CN107039505A/zh
Application granted granted Critical
Publication of CN107039505B publication Critical patent/CN107039505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明的实施例提供了静态随机存取存储(SRAM)单元，其由彼此相对设置的第一边界和第二边界以及彼此相对设置且与第一边界和第二边界交叉的第三边界和第四边界限定。SRAM单元包括第一反相器、交叉连接至第一反相器的第二反相器以及连接至交叉连接的第一反相器和第二反相器的第一传输门晶体管和第二传输门晶体管，其中，第一反相器包括第一P‑型上拉晶体管和第一N‑型下拉晶体管，第二反相器包括第二P‑型上拉晶体管和第二N‑型下拉晶体。第一P‑型上拉晶体管和第二P‑型上拉晶体管的源极区域由在第一边界和第二边界之间连续地延伸的主源极有源区域形成。第一传输门晶体管和第二传输门晶体管以及第一N‑型下拉晶体管和第二N‑型下拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。

Description

静态随机存取存储单元的布局
技术领域
本发明的实施例涉及静态随机存取存储(SRAM)单元的布局，更具体地，涉及具有面积减小的SRAM单元的布局。
背景技术
随着在追求更高的器件密度、更高的性能、更低的功耗和更低的成本的过程中，半导体工业已进入纳米技术工艺节点，来自制造和设计问题的挑战已经引发了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。在Fin FET器件中，使用额外的侧壁以及抑制短沟道效是可能的。
另一候选是全环栅(GAA)器件。当Fin FET具有未由栅极控制的鳍底部时，在GAA器件中，沟道层的所有表面都可受到栅极的控制。诸如GAA MOSFET(或MISFET)器件的GAA器件包括非常窄的圆柱形沟道主体。具体地，具有在垂直方向(即，垂直于衬底)上延伸的沟道的垂直型GAA器件(VGAA)是有希望作为低功率SRAM应用的候选对象的器件。在本发明中，提供了使用具有小单位单元面积的VGAA器件的SRAM的新的布局结构和配置。
发明内容
根据本发明的一个方面，提供了一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界相交的第三边界和第四边界限定，所述SRAM单元包括：第一反相器，包括第一P-型上拉晶体管和第一N-型下拉晶体管；第二反相器，包括第二P-型上拉晶体管和第二N-型下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：所述第一P-型上拉晶体管和所述第二P-型上拉晶体管的源极区域由在所述第一边界和所述第二边界之间连续延伸的主源极有源区域形成，和所述第一传输门晶体管、所述第二传输门晶体管以及所述第一N-型下拉晶体管和所述第二N-型下拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
根据本发明的另一方面，提供了一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界交叉的第三边界和第四边界限定，所述SRAM单元包括：第一反相器，包括第一P-型上拉晶体管和第一N-型下拉晶体管；第二反相器，包括第二P-型上拉晶体管和第二N-型下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：所述第一N-型下拉晶体管的源极区域和所述第二N-型下拉晶体管的源极区域由在所述第一边界和所述第二边界之间连续地延伸的主源极有源区域形成，以及所述第一传输门晶体管、所述第二传输门晶体管以及所述第一P-型上拉晶体管和所述第二P-型上拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
根据本发明的又一方面，提供了一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界交叉的第三边界和第四边界限定，所述SRAM单元包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；第二反相器，包括第二上拉晶体管和第二下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的两个是第一类型晶体管，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的四个是第二类型晶体管，两个所述第一类型晶体管的源极区域由在所述第一边界和所述第二边界之间连续地延伸的主源极有源区域形成，以及四个所述第二类型晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2是根据本发明的实施例的SRAM单元的示例性电路图。
图3是根据本发明的实施例的VGAA晶体管的示例性截面图。
图4是根据本发明的实施例的示意性示出晶体管的垂直层布置的示例性截面图。
图5是根据本发明的实施例的SRAM单元的示例性电路图。
图6是根据图5中示出的实施例的包括源极有源区域、栅电极和沟道层的SRAM的简化布局。
图7是图6的SRAM单元的布局，同时额外地示出局部连接结构和顶板层。
图8A和图8B是图7的SRAM单元的布局，同时额外地示出金属布线和通孔。
图9A和图9B是图8A和图8B中示出的SRAM单元的修改的布局。
图10是根据本发明的实施例的SRAM单元的示例性电路图。
图11是根据图10中示出的实施例的包括源极有源区域、栅电极和沟道层的SRAM单元的简化布局。
图12A是图11的SRAM单元的布局，同时额外地示出布局连接结构和顶板层。
图12B是图12A的SRAM单元的修改的布局。
图13A和图13B是图12A的SRAM单元的布局，同时额外地示出金属布线。
图14A和图14B是图13A和图13B中示出的SRAM单元的修改的布局。
图15是根据本发明的实施例的SRAM单元的示例性电路图。
图16是根据图15中示出的实施例的包括源极有源区域、栅电极和沟道层的SRAM的简化布局。
图17是图16的SRAM单元的布局，同时额外地示出局部连接结构和顶板层。
图18A和图18B是图17的SRAM单元的布局，同时额外地示出金属布线。
图19A和图19B是图18A和图18B中示出的SRAM单元的修改的布局。
图20是根据本发明的实施例的SRAM单元的阵列的部分的示例性布局。
图21示出了根据本发明的实施例的用于制造SRAM阵列的方法的流程图。
具体实施方式
应该明白，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简化和清楚的目的，可以以不同的尺寸任意地绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。
此外，本发明中示出的布局结构是设计布局并且没有必要示出为半导体器件制造的实际物理结构。
虽然在本发明中，说明了单个静态随机存取存储(SRAM)单元的电路图和布局，但是应该理解，SRAM通常包括布置为阵列的多个SRAM单元。在这种SRAM中，在阵列的同一行中的SRAM单元的字线可以彼此连接，在阵列的同一列中的SRAM单元的位线可以彼此连接，并且在同一行或同一列中的SRAM单元的电源线可以彼此连接。
贯穿整个发明，区分源极有源区域或源极区域与漏极区域仅用于区分设置在相应的晶体管的沟道的相对两端处的两个重掺杂区。应该注意，源极有源区域或源极区域与漏极有源区域或漏极区域可以分别交换使用而不会改变本发明的工作原理。
图1和图2是根据本发明的实施例的SRAM单元的示例性电路图。
参照图1，SRAM单元包括两个交叉连接的反相器INV1和INV2。第一反相器INV1的输出连接至第二反相器INV2的输入，并且第二反相器INV2的输出连接至第一反相器INV1的输入。SRAM单元还包括连接至第一反相器INV1的输出和第二反相器INV2的输入的第一传输门晶体管PG1以及连接至第二反相器INV2的输出和第一反相器INV1的输入的第二传输门晶体管PG2。第一传输门晶体管PG1和第二传输门晶体管PG2的栅电极连接至字线WL，第一传输门晶体管PG1的源极区域连接至位线BL，并且第二传输门晶体管PG2的源极区域连接至互补位线BLB，该位线是位线BL的互补。
参照图2，第一反相器INV1包括第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2包括第二上拉晶体管PU2和第二下拉晶体管PD2。上拉晶体管是源极/漏极连接至第一电压电位的P-型晶体管而下拉晶体管是源极/漏极连接至低于第一电压电位的第二电压电位的N-型晶体管。例如，第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域连接至电源电路(未示出)提供的电压电位Vdd而第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域连接至由电源电路提供的低于Vdd的另一电压电位Vss。第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG1的漏极区域以及第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极通过数据存储节点DP1连接。第二上拉晶体管PU2、第一下拉晶体管PD2和第二传输门晶体管PG2的漏极区域以及第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极通过互补的数据存储节点DP2连接。这些部件参考将在下文中描述的图7、图12A、图12B和图17将更为明显。
图3是根据本发明的实施例的VGAA晶体管的示例性截面图。可以采用图3中示出的晶体管以实现图1和图2中示出的SRAM单元。
参照图3，在衬底10(例如，硅衬底)上方形成N-型晶体管和P-型晶体管。在衬底10中形成P-型阱10N和N-型阱10P。在P-型阱10N和N-型阱10P中分别形成N-型源极有源区域15N和P-型源极有源区域15P。形成晶体管的源极区域的源极有源区域指的是在衬底中的阱的顶部中形成的重掺杂有杂质的扩散区域，并且被诸如浅沟槽隔离(STI)的绝缘层围绕。STI具有深于源极有源区域但是浅于阱(该阱中形成源极有源区域)的沟槽深度。邻近的源极有源区域由介于它们之间的STI分隔开。例如，如图3所示，包括P-型阱10N和N-型源极有源区域15N的N-型器件区域与包括N-型阱10P和P-型源极有源区域15P的P-型器件区域由STI 20分隔开。在一些实施例中，除了去除的硅化物层30N和30P的部分之外，硅化物层30N和30P分别形成在源极有源区域15N和15P上并且分别与源极有源区域15N和15P相接，以形成N-型晶体管和P-型晶体管。N-型源极有源区域15N和其上形成的硅化物层30N的组合以及P-型源极有源区域15P和其上形成的硅化物层30P的组合称为N-型晶体管和P-型晶体管的底板。根据一些实施例，可选择在源极有源区域上形成锗化物层而不是硅化物层，以实现包括源极有源区域和锗化物层的底板。虽然未在图3中示出，可以在同一源极有源区域中形成具有相同类型的两个或多个晶体管。这些部件参考将在下文中描述的图6、图11和图16将更为明显。
用于N-型晶体管的N-型源极有源区域15N可以包括外延生长材料。外延生长材料可以是SiP、SiC、SiPC、Si、Ge或III-V族材料或任何其他合适的材料的一层或多层。用于P-型晶体管的P-型源极有源区域15P可以包括外延生长材料。该外延生长材料可以是Si、SiGe、Ge、SiP、SiC或III-V族材料或任何其他合适的材料的一层或多层。
如图3示出的，沟道层110N和110P在垂直方向(衬底10的法线方向)上延伸并且载流子(电子或空穴)沿着垂直方向在沟道层110N和110P中移动。沟道层的形状是具有基本均匀的直径的纳米级布线。在一些实施例中，纳米线的直径在约5nm至约50nm的范围内，或在其它实施例中，在约10nm至约30nm的范围内。一个晶体管中纳米线的数量是一个或多个。根据其它实施例，虽然未在图3中示出，沟道层的形状是具有基本矩形形状的纳米级条形，该矩形形状包括一对长边和一对在平行于衬底10的主表面的平面中的短边。在一些实施例中，纳米条的长边在约10nm至约60nm的范围内，或在其它实施例中，在约20nm至约40nm的范围内，并且在一些实施例中，短边在约5nm至约50nm的范围内，或在其它实施例中，在约10nm至约30nm的范围内。当图2中示出的SRAM单元采用具有纳米条沟道的晶体管时，例如，第一下拉晶体管PD1和第二下拉晶体管PD2的纳米条的短边宽度宽于第一上拉晶体管PU1和第二上拉晶体管PU2的短边宽度约20％，和/或例如，第一传输门晶体管PG1和第二传输门晶体管PG2的纳米条的短边宽度宽于第一上拉晶体管PU1和第二上拉晶体管PU2的短边宽度约20％。
用于形成纳米线和纳米条的材料是具有适当掺杂剂的Si、Ge、SiGe、SiC、SiP、SiPC、SiGeB或III-V族材料或任何其它合适的材料。III-V族材料可以是InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN和AlPN的一个或多个或任何其它合适的材料。
参照图3，N-型晶体管还包括源极/漏极LDD(轻掺杂的漏极)区域115N和漏极区域(顶板)40N。沟道层110N由栅极介电层120N围绕，而栅极介电层120N由栅电极层130N围绕。
类似地，P-型晶体管还包括源极/漏极LDD区域115P和漏极区域(顶板)40P。沟道层110P由栅极介电层120P围绕，而栅极介电层120P由栅电极层130P围绕。
N-型晶体管的源极区域或源极有源区域和漏极区域包括诸如P、As、Sb、N或C或任何其它合适的元素的一种或多种掺杂剂。P-型晶体管的源极区域或源极有源区域和漏极区域可以包括诸如B、In、N或C或任何其它合适的元素的一种或多种掺杂剂。
根据一些实施例，虽然未在图3中示出，但是N-型晶体管和P-型晶体管还可以包括在漏极区域40N和40P上形成的Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu、Al或它们的组合或任何合适的材料的一层或多层，与漏极区域40N和40P一起形成顶板。
漏极区域40N通过板接触件50N和第一通孔70N连接至第一金属布线80N。提供接触条60N以通过硅化物层30N将N-型有源源极区域15N和第二通孔75N连接，第二通孔75N进一步连接至第二金属布线85N。漏极区域40P通过板接触件50P和第一通孔70P连接至第一金属布线80P。提供接触条60P以通过硅化物层30P将P-型有源源极区域15N和第二通孔75P连接，第二通孔75P进一步连接至第二金属布线85P。板接触件50N和50P由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或任何其它合适的材料或它们的组合的一层或多层制成。通孔70N、70P、75N和75P以及金属布线80N、80P、85N和85P由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或任何其它合适的金属或它们的组合制成。应该理解，在本发明中，接触件和通孔可以交换使用。
用于栅电极的材料可以是多晶硅、具有硅化物的多晶硅、Al、Cu、W、Ti、Ta、TiN、TaN、TiW、WN、TiAl、TiAlN、TaC、TaCN和TiSiN或任何其它合适的材料。
在某些实施例中，栅极介电层包括介电材料(诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合)的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。
在一些实施例中，可以在栅极介电层和栅电极层之间插入一个或多个功函调整层(未示出)。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或任何其它合适的材料的单层或这些材料的两种或多种的多层的导电材料制成
如上所述，图3中示出的N-型晶体管和P-型晶体管的沟道层110N和110P垂直形成在衬底10上并且由栅电极层130N和130P围绕。因此，可以采用以实现图2的SRAM单元的这种晶体管是垂直全环栅(VGAA)晶体管。
图4是根据本发明的实施例的示意性示出组件的垂直层布置的示例性截面图。在一些描述中，与参照图3的实施例中描述的那些相同的组件将由相同的参考标号表示，因此将省略多余的描述。
参照图4，在衬底层中，设置了衬底10和阱10N和10P。在核心层级中，设置了源极有源区域15N和15P、硅化物层30N和30P、沟道层110N和110P、栅电极层130N(130P)、漏极区域(顶板)40N和40P、板接触件50N和接触条60N。核心层级也包括栅极接触件140。此外，包括栅极接触件145和局部连接层150的局部连接结构设置在核心层级中。在第一通孔层级中，设置了第一通孔70N。在第一金属层层级中，设置了第一金属布线80N。在第二通孔层中，设置了第二通孔90。在第二金属层层级中，设置了第二金属布线100。
图5是根据本发明的实施例的SRAM的示例性电路图。应该注意，在本发明中，可以采用上述N-型VGAA晶体管和P-型VGAA晶体管以及图3和图4的VGAA晶体管的上述垂直层布置。
参照图5，SRAM单元包括第一传输门晶体管PG1和第二传输门晶体管PG2、第一上拉晶体管PU1和第二上拉晶体管PU2以及第一下拉晶体管PD1和第二下拉晶体管PD2。第一传输门晶体管PG1和第二传输门晶体管PG2以及第一下拉晶体管PD1和第二下拉晶体管PD2是可以通过参照图3的上述N-型VGAA晶体管实现的N-型晶体管。第一上拉晶体管PU1和第二上拉晶体管PU2是可以通过参照图3的上述P-型VGAA晶体管实现的P-型晶体管。根据第一实施例的SRAM单元的各个晶体管的垂直层布置可以参照图4。相应地，为了避免重复，将省略那些相对于图3和图4重复的一些部件。
在同一第一P-型阱PW1中形成第一传输门晶体管PG1和第二下拉晶体管PD2。在同一第二P-型阱PW2中形成第二传输门晶体管PG2和第一下拉晶体管PD1。在同一N-型阱NW中形成第一上拉晶体管PU1和第二上拉晶体管PU2。这些部件参考图6将更为明显。
图6是根据图5中示出的实施例的包括源极有源区域(其中形成源极区域)、栅电极和沟道层的SRAM单元的简化布局。
参照图6，SRAM单元包括主源极有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4，每个源极有源区域均由具有重掺杂杂质的半导体材料(诸如Si基材料或Ge基材料)制成，以形成晶体管的源极区域。虽然未包括在图6中，但是与上文中参考图3和图4描述的在源极有源区域15N和15P上方形成硅化物层30N和30P类似，可以在每个源极有源区域上方形成硅化物层或锗化物层以形成改进它们的导电率的底板。硅化物或锗化物材料可以是Ti、Co、Ni、Mo或Pt或任何其它合适的元素的一个或多个。应该理解，除了去除的部分硅化物层或部分锗化物层之外，硅化物层或锗化物层与相应的源极有源区域(该硅化物层或该锗化物层在其上形成)是相接的以形成一个或多个晶体管。在这种情况下，每当连续地形成邻近的SRAM单元的源极有源区域时，则连续地形成相应的硅化物层或锗化物层。如图6所示，第一源极有源区域OD1和第四源极有源区域OD4是在第一P-型阱PW1中形成的N-型源极有源区域，第二源极有源区域OD2和第三源极有源区域OD3是在第二P-型阱PW2中形成的N-型源极有源区域，并且主源极有源区域MOD是在N-型阱NW中形成的P-型源极有源区域，NW在X方向(行方向)上位于第一P-型阱PW1和第二P-型阱PW2之间。
第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域由主源极有源区域MOD形成因此彼此通过主源极有源区域MOD电连接。第一传输门晶体管PG1、第二传输门晶体管PG2、第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域分别由第一源极有源区域OD1至第四源极有源区域OD4形成。虽然未在图6中示出，但是参照图3，在邻近的源极有源区域之间形成STI以限定源极有源区域的边界。
SRAM单元仅具有平行于Y方向(列方向)的三条对准线，一个或两个源极有源区域在对准线上对准。对准线是“虚拟”线并且在半导体器件中没有实体线。第一源极有源区域OD1和第四源极有源区域OD4沿着第一对准线AL1彼此对准，第二源极有源区域OD2和第三源极有源区域OD3沿着第二对准线AL2彼此对准，并且主源极有源区域MOD沿着位于第一对准线AL1和第二对准线AL2之间的第三对准线AL3对准。换句话说，在SRAM中有三个源极有源区域“线条-空间”(line-and-space)图案。
参照图6，SRAM单元具有第一边界801至第四边界804，其中，第一边界801和第二边界802平行于X方向而第三边界803和第四边界804平行于Y方向。虽然未示出，但是SRAM可以包括布置为阵列的多个SRAM单元，其中，一个单元的边界直接与邻近的SRAM单元的边界对准。这些部件参考将在之后描述的图20将更为明显。
在图6中示出的SRAM单元中，主源极有源区域MOD在第一边界801和第二边界802之间连续地延伸。第一源极有源区域OD1和第四源极有源区域OD4分别从第一边界801和第二边界802朝着彼此延伸，并且通过STI(未在图6中示出)彼此分隔开，类似地，第二源极有源区域OD2和第三源极有源区域OD3分别从第二边界802和第一边界801朝着彼此延伸，并且通过STI(未在图6中示出)彼此分隔开。
在图6中，主源极有源区域MOD的宽度(沿着X方向)小于第一源极有源区域OD1至第四源极有源区域OD4的宽度。然而，在一些实施例中，主源极有源区域MOD的宽度与第一源极有源区域OD1至第四源极有源区域OD4的宽度可以相同。在另一实施例中，主源极有源区域MOD的宽度可以大于第一源极有源区域OD1至第四源极有源区域OD4的宽度。在又一实施例中，第一源极有源区域OD1至第四源极有源区域OD4的宽度可以不同。
仍参照图6，SRAM单元包括四个栅电极层。第一栅电极层GA1的部分用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极。第二栅电极层GA2的部分用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极。第三栅电极层GA3的部分用作第一传输门晶体管PG1的栅电极并且第四栅电极层GA4的部分用作第二传输门晶体管PG2的栅电极。第一栅电极层GA1和第三栅电极层GA3在X方向上彼此对准，并且第二栅电极层GA2和第四栅电极层GA4在X方向上彼此对准。
图7是图6的SRAM单元的布局，同时额外示出了局部连接结构和顶板层。
如图7所示，由第一顶板层TP1形成第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG1的漏极区域，并且由第二顶板层TP2形成第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2的漏极区域。在平行于衬底(在衬底上形成SRAM单元)的主表面的平面中，第一顶板层TP1和第二顶板层TP2的每个均可以具有矩形形状。第一顶板层TP1和第二顶板层TP2的每个均由重掺杂的半导体层形成并且还可以包括在重掺杂的半导体层上方形成的Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al或任何其它合适的材料的一层或多层。
SRAM单元还包括电连接第二栅电极层GA2和第一顶板层TP1的第一局部连接结构以及电连接第一栅电极层GA1和第二顶板层TP2的第二局部连接结构。第一局部连接结构包括设置在第二栅电极层GA2上的第一局部连接接触件LCC1以及连接第一局部连接接触件LCC1和第一顶板层TP1的第一局部连接层LC1。也就是说，第二栅电极层GA2通过从第一局部连接接触件LCC1至第一局部连接层LC1的路径而电连接至第一顶板层TP1。第二局部连接结构包括设置在第一栅电极层GA1上的第二局部连接接触件LCC2以及连接第二局部连接接触件LCC2和第二顶板层TP2的第二局部连接层LC2。也就是说，第一栅电极层GA1通过从第二局部连接接触件LCC2至第二局部连接层LC2的路径而电连接至第二顶板层TP2。根据一些实施例，第一局部连接层LC1和第二局部连接层LC2分别用作SRAM单元的第一数据存储节点和第二数据存储节点。第一局部连接结构和第二局部连接结构的结构与参照图4描述的包括栅极接触件145和局部连接层150的局部连接结构类似，但是不限于此。第一局部连接结构和第二局部连接结构的结构可以包括至顶板层的接触件或设置在顶板层之上的层中的一个或多个导电元件。
图7还示出了设置在第三栅电极层GA3上的第一栅极接触件GC1和设置在第四栅电极层GA4上的第二栅极接触件GC2。第一栅极接触件GC1和第二栅极接触件GC2是电路径的分别从栅电极层GA3和GA4至字线WL(该字线将参照图8B和图9B描述)的部分。应该理解，第一局部连接接触件LCC1和第二局部连接接触件LCC2以及第一栅极接触件GC1和第二栅极接触件GC2由相同的材料并且通过相同的制造工艺形成。
如图7所示，SRAM也包括分别从第一源极有源区域OD1至第四源极有源区域OD4延伸的接触条CB1至CB4，以及从主源极有源区域MOD延伸的接触条CB5和CB6。根据一些实施例，当参照图3在相应的源极有源区域上方形成硅化物层(未在图7中示出)时，接触条CB1至CB4通过相应的硅化物层连接至第一源极有源区域OD1至第四源极有源区域OD4，并且接触条CB5和CB6通过在主源极有源区域MOD上方形成的硅化物层而连接至主源极有源区域MOD。因此，接触条CB1至CB6可以将第一源极有源区域OD1至第四源极有源区域OD4和主源极有源区域MOD电连接至在SRAM单元的各个晶体管上方形成的金属布线(将参照图8A和图9A描述金属布线)。接触条CB1至CB6可以由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或其它难熔金属或它们的组合的一层或多层并且通过相同的制造工艺制成。
图8A和图8B是图7的SRAM单元的布局，同时额外地示出金属布线和接触件。
参照图8A，SRAM单元包括第一层级的金属布线，其中包含第一位线BL1和第二位线BL2、第一电源线VDD、第一辅助电源线VSS1和第二辅助电源线VSS2以及第一字线板WLP1和第二字线板WLP2的。第一位线BL1、第一辅助电源线VSS1、第一电源线VDD、第二辅助电源线VSS2和第二位线BL2依次布置在X方向上并且每条均在第一边界801和第二边界802之间连续地延伸。第一字线板WLP1和第二字线板WLP2既不接触第一边界801也不接触第二边界802，因此，第一字线板WLP1和第二字线板WLP2与布置在与该SRAM单元同一列中的邻近的SRAM单元的字线板电隔离。
参照图7和图8A，通过接触条CB5和CB6以及分别在接触条CB5和CB6上方形成的接触件VDDC1和VDDC2，将主源极有源区域MOD(其部分用作第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域)电连接至第一电源线VDD。通过接触条CB1和在接触条CB1上方形成的接触件BLC1，将第一源极有源区域OD1电连接至第一位线BL1。通过接触条CB2和在接触条CB2上方形成的接触件BLC2，将第二源极有源区域OD2电连接至第二位线BL2。通过接触条CB3和在接触条CB3上方形成的接触件VSSC2，将第三源极有源区域OD3电连接至第二辅助电源线VSS2。通过接触条CB4和在接触条CB4上方形成的接触件VSSC1，将第四源极有源区域OD4电连接至第一辅助电源线VSS1。通过第一栅极接触件GC1和在第一栅极接触件GC1上方形成的接触件WLC1，将第三栅电极层GA3电连接至第一字线板WLP1，并且通过第二栅极接触件GC2和在第二栅极接触件GC2上方形成的接触件WLC2，将第四栅电极层GA4电连接至第二字线板WLP2。应该理解，接触件WLC1、WLC2、BLC1、BLC2、VDDC1和VDDC2可以由相同的材料并且通过相同的制造工艺形成。
参照图8B，SRAM单元还包括在第一金属层的金属布线之上的第二金属层的金属布线形成的字线WL和第二电源线VSS。字线WL和第二电源线VSS均在第三边界803和第四边界804之间连续地延伸。
现在参照图7、图8A和图8B，字线WL通过接触件WLUC1、第一字线板WLP1、接触件WLC1和接触件GC1以及通过接触件WLUC2、第二字线板WLP2、接触件WLC2和接触件GC2分别电连接至第三栅电极层GA3和第四栅电极层GA4(分别用作第一传输门晶体管PG1和第二传输门晶体管PG2的栅电极)。第二电源线VSS通过接触件VSSC3、第一辅助电源线VSS1、接触件VSSC1和接触条CB4以及通过另一接触件VSSC3、第二辅助电源线VSS2、接触件VSSC2和接触条CB3分别电连接至第三源极有源区域OD3和第四源极有源区域OD4(它们的部分分别用作第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域)。应该理解，接触件VSSC3、WLUC1和WLUC2形成在第一层级的金属布线和第二层级的金属布线之间并且由相同的材料以及通过相同的制造工艺形成。
第一层级的金属布线和第二层级的金属布线不限于参照图8A和图8B的以上描述，而可以根据本发明的其它实施例修改。这种修改参照图9A和图9B(示出了对图8A和图8B的金属布线和接触件的变化)将更为明显。
如图9A和图9B所示，除了第一字线板WLP1和第二字线板WLP2比图8A和图8B中的那些相对较短之外，第一位线BL1和第二位线BL2、第一电源线VDD和字线WL以及它们相应的接触件的配置基本与图8A和图8B中示出的相同。为了避免重复，将省略重复部件的描述。
参照图9A，电连接至第四源极有源区域OD4的接触条CB4进一步朝向第三边界线803延伸。通过在接触条CB4上方形成的接触件VSSC1，由第一金属层的金属布线形成的第一电源线板VSSP1电连接至接触条CB4。第一电源线板VSSP1在Y方向上可以与第一字线板WLP1对准。类似地，电连接至第三源极有源区域OD3的接触条CB3进一步朝向第四边界线804延伸。通过在接触条CB3上方形成的接触件VSSC2，由第一金属层的金属布线形成的第二电源线板VSSP2电连接至接触条CB3。第二电源线板VSSP2在Y方向上可以与第二字线板WLP2对准。应该理解，第一电源线板VSSP1和第二电源线板VSSP2由与第一位线BL1和第二位线BL2、第一电源线VDD和第一字线板WLP1和第二字线板WLP2相同的材料并且通过相同的制造工艺形成。同样应该理解，接触件VSSC1和VSSC2由与接触件WLC1、WLC2、BLC1、BLC2、VDDC1和VDDC2相同的材料并且通过相同的制造工艺形成。
现在转向图9B，SRAM单元包括一对第二电源线VSSA和VSSB，第二电源线VSSA和VSSB分别通过接触件VSSC3A和VSSC3B电连接至第一电源线板VSSP1和第二电源线板VSSP2。接触件VSSC3A和VSSC3B由与接触件WLUC1和WLUC2相同的材料并且通过相同的工艺形成。
如上所述，由第一金属层的金属布线形成的第一电源线VDD电连接至主源极有源区域MOD，主源极有源区域MOD的部分用作第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域。由第一金属层的金属布线形成的第一位线BL1和第二位线BL2电连接至第一源极有源区域OD1和第二源极有源区域OD2，第一源极有源区域OD1和第二源极有源区域OD2的部分分别用作第一传输门晶体管PG1和第二传输门晶体管PG2的源极区域。由第二金属层的金属布线形成的字线WL电连接至第三栅电极层GA3和第四栅电极层GA4，第三栅电极层GA3和第四栅电极层GA4的部分分别用作第一传输门晶体管PG1和第二传输门晶体管PG2的栅电极。由第二金属层的金属布线形成的第二电源线VSS电连接至第三源极有源区域OD3和第四源极有源区域OD4，第三源极有源区域OD3和第四源极有源区域OD4的部分分别用作第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域；可选地，可以由第二金属层的布线层形成的一对第二电源线VSSA和VSSB分别电连接至第三源极有源区域OD3和第四源极有源区域OD4，第三源极有源区域OD3和第四源极有源区域OD4的部分分别用作第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域。通过由第一局部栅极接触件LCC1和第一局部连接层LC1形成的局部连接结构，第一顶板层TP1电连接至第二栅电极层GA2，其中，第一顶板层TP1的部分用作第一传输门晶体管PG1、第一上拉晶体管PU1和第一下拉晶体管PD1的漏电极，第二栅电极层GA2的部分用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极。通过由第二局部栅极接触件LCC2和第二局部连接层LC2形成的局部结构，第二顶板层TP2电连接至第一栅电极层GA1，其中，第二顶板层TP2的部分用作第二传输门晶体管PG2、第二上拉晶体管PU2和第二下拉晶体管PD2的漏电极，第二栅电极层GA1的部分用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极。
图10是根据本发明的实施例的SRAM单元的示例性电路图。应该理解，在本实施例中，可以采用上述N-型VGAA晶体管和P-型VGAA晶体管以及图3和图4的VGAA晶体管的上述垂直层布置。
参照图10，SRAM单元包括第一传输门晶体管PG1和第二传输门晶体管PG2、第一上拉晶体管PU1和第二上拉晶体管PU2以及第一下拉晶体管PD1和第二下拉晶体管PD2。在同一第一P-型阱PW1中形成第一传输门晶体管PG1和第一下拉晶体管PD1。在同一第二P-型阱PW2中形成第二传输门晶体管PG2和第二下拉晶体管PD2。在同一N-型阱NW中形成第一上拉晶体管PU1和第二上拉晶体管PU2。这些部件参考图11将更为明显。
图11是根据图10中示出的实施例的包括源极有源区域(形成源极区域)、栅电极和沟道层的SRAM单元的简化布局。
参照图11，SRAM单元包括主源极有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4，每个均由具有重掺杂杂质的半导体材料(诸如Si基材料或Ge基材料)制成，以形成晶体管的源极区域。虽然未包括在图11中，但是与以上参考图3和图4所述的在源极有源区域15N和15P上方形成硅化物层30N和30P类似，可以在每个源极有源区域上方形成硅化物层或锗化物层以形成底板以改进它们的导电率。硅化物或锗化物材料可以是Ti、Co、Ni、Mo、Pt或任何其它合适的材料的一个或多个。应该理解，除了硅化物层的部分或锗化物层的部分去除之外，硅化物层或锗化物层与相应的源极有源区域(其上形成该硅化物层或该锗化物层)是相接的，以形成一个或多个晶体管。在这种情况下，每当连续地形成邻近的SRAM单元的源极有源区域时，则连续地形成相应的硅化物层或锗化物层。如图11所示，第一源极有源区域OD1和第四源极有源区域OD4是在第一P-型阱PW1中形成的N-型源极有源区域，第二源极有源区域OD2和第三源极有源区域OD3是在第二P-型阱PW2中形成的N-型源极有源区域，并且主源极有源区域MOD是在N-型阱NW中形成的P-型源极有源区域，NW在X方向(行方向)上位于第一P-型阱PW1和第二P-型阱PW2之间。
第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域由主源极有源区域MOD形成，因此通过主源极有源区域MOD彼此电连接。第一传输门晶体管PG1、第二传输门晶体管PG2、第二下拉晶体管PD2和第一下拉晶体管PD1的源极区域分别由第一源极有源区域OD1至第四源极有源区域OD4形成。虽然未在图11中示出，但是在邻近的源极有源区域之间形成STI以限定源极有源区域的边界。
SRAM单元仅具有平行于Y方向(列方向)的三条对准线，源极有源区域的一个或两个在对准线上对准。对准线是“虚拟”线并且在半导体器件中没有实体线。第一源极有源区域OD1和第四源极有源区域OD4沿着第一对准线AL1彼此对准，第二源极有源区域OD2和第三源极有源区域OD3沿着第二对准线AL2彼此对准，并且主源极有源区域MOD沿着位于第一对准线AL1和第二对准线AL2之间的第三对准线AL3对准。换句话说，在SRAM中有三个源极有源区域“线条-空间”图案。
参照图11，SRAM单元具有第一边界801至第四边界804，其中，第一边界801和第二边界802平行于X方向而第三边界803和第四边界804平行于Y方向。虽然未示出，但是SRAM可以包括布置为阵列的多个SRAM单元，其中，一个单元的边界直接与邻近的SRAM单元的边界对准。主源极有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4相对于第一边界801至第四边界804的配置与图6中示出的相同；因此，此处将省略重复的描述。
如图11所示，SRAM单元包括四个栅电极层。第一栅电极层GA1的部分用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极。第二栅电极层GA2的部分用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极。第三栅电极层GA3的部分用作第一传输门晶体管PG1的栅电极并且第四栅电极层GA4的部分用作第二传输门晶体管PG2的栅电极。第一栅电极层GA1和第三栅电极层GA3在X方向上彼此对准，并且第二栅电极层GA2和第四栅电极层GA4在X方向上彼此对准。
图12A是图11的SRAM单元的布局，同时额外地示出布局连接结构和顶板层。
如图12A所示，在平行于衬底(其上形成SRAM单元)的主表面的平面中，第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG1的漏极区域由具有L形状的第一顶板层TP1’形成，并且第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2的漏极区域由具有L形状的第二顶板层TP2’形成。第一顶板层TP1’和第二顶板层TP2’的每个均由重掺杂的半导体层形成并且还可以包括在重掺杂的半导体层上方形成的Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al或任何其它合适的材料的一层或多层。
SRAM单元还包括电连接第一栅电极层GA1和第一顶板层TP1’的第一局部连接结构以及电连接第二栅电极层GA2和第二顶板层TP2’的第二局部连接结构。第一局部连接结构包括设置在第一栅电极层GA1上的第一局部连接接触件LCC1’以及连接第一局部连接接触件LCC1’和第一顶板层TP1’的第一局部连接层LC1’。也就是说，第一栅电极层GA1通过从第一局部连接接触件LCC1’至第一局部连接层LC1’的路径而电连接至第一顶板层TP1’。第二局部连接结构包括设置在第二栅电极层GA2上的第二局部连接接触件LCC2’以及连接第二局部连接接触件LCC2’和第二顶板层TP2’的第二局部连接层LC2’。也就是说，第二栅电极层GA2通过从第二局部连接接触件LCC2’至第二局部连接层LC2’的路径电连接至第二顶板层TP2’。第一局部连接结构和第二局部连接结构的结构不限于LCC1’和LC1’或LCC2’和LC2’的组合。第一局部连接结构和第二局部连接结构的结构可以包括至顶板层的接触件或设置在顶板层之上的层中的一个或多个导电元件。
图12A还示出了设置在第三栅电极层GA3上的第一栅极接触件GC1和设置在第四栅电极层GA4上的第二栅极接触件GC2、分别从第一源极有源区域OD1至第四源极有源区域OD4延伸的接触条CB1至CB4，以及从主源极有源区域MOD延伸的接触条CB5和CB6。对第一栅极接触件GC1和第二栅极接触件GC2、接触条CB1至CB6的描述可以参照先前的实施例。
第二局部连接结构不限于以上参照图12A所述的，而可以根据本发明的其它实施例修改。这些修改参考图12B将更为明显。
图12B是图12A的SRAM单元修改的布局。如图12B所示，第一上拉晶体管PU1和第一下拉晶体管PD1的漏极区域由第一顶板层TP1A形成，并且第一传输门晶体管PG1的漏极区域由与第一顶板层TP1A间隔开的第二顶板层TP1B形成。第二上拉晶体管PU2和第二下拉晶体管PD2的漏极区域由第三顶板层TP2A形成，并且第二传输门晶体管PG2的漏极区域由与第三顶板层TP2A间隔开的第四顶板层TP2B形成。第一顶板层TP1A和第四顶板层TP2B(每个均具有矩形形状)在X方向上彼此对准，并且第二顶板层TP1B和第三顶板层TP2A(每个均具有矩形形状)在X方向上彼此对准。第一至第四顶板层TP1A、TP1B、TP2A和TP2B的每个均由重掺杂的半导体层形成并且还可以包括在重掺杂的半导体层上方形成的Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al或组合的一层或多层。
SRAM单元还包括电连接第一栅电极层GA1和第一顶板层TP1A的第一局部连接结构以及电连接第二栅电极层GA2和第三顶板层TP2A的第二局部连接结构。第一局部连接结构和第二局部连接结构的配置参照图12A描述；因此，为了避免重复，此处省略了重复的描述。为了电连接第一顶板层TP1A和第二顶板层TP1B，形成第三局部连接层LC3以桥接第一顶板层TP1A和第二顶板层TP1B。类似地，为了电连接第三顶板层TP2A和第四顶板层TP2B，形成第四局部连接层LC4以桥接第三顶板层TP2A和第四顶板层TP2B。第三局部连接层LC3和第四局部连接层LC4可以由与第一局部连接层LC1’和第二局部连接层LC2’相同的材料并且通过相同的制造工艺形成。
图13A和图13B是图12A的SRAM单元的布局，同时额外地示出金属布线。
图13A和图13B根据本发明的第二实施例额外地示出了SRAM单元的金属布线，并且图14A和图14B是图13A和图13B中示出的SRAM单元的修改的布局。由于根据本实施例的图13A和图13B以及图14A和图14B中示出的金属布线基本与先前实施例的那些相同。因此图13A和图13B以及图14A和图14B的详细的描述可以分别参照图8A和图8B以及图9A和图9B；因此，重叠的部件将不在此处重复。
如上所述，根据上述实施例并且基于以上修改，SRAM单元包括N-型第一传输门晶体管和第二传输门晶体管。然而，本发明不限于此。根据其它实施例，可以采用P-型晶体管以实现第一传输门晶体管和第二传输门晶体管。在以下将参照图15描述的实施例中，P-型晶体管用于实现第一传输门晶体管和第二传输门晶体管。
图15是根据本发明的实施例的SRAM单元的示例性电路图。应该注意，在本实施例中，可以采用上述N-型VGAA晶体管和P-型VGAA晶体管以及图3和图4的VGAA晶体管的上述垂直层布置。
如图15所示，SRAM单元包括由P-型晶体管形成的第一传输门晶体管PG21和第二传输门晶体管PG22、第一上拉晶体管PU1和第二上拉晶体管PU2以及第一下拉晶体管PD1和第二下拉晶体管PD2。为了避免重复，以下将仅描述与上述参照图2、图5和图10的实施例不同的部件。
在同一P-型阱PW中形成第一下拉晶体管PD1和第二下拉晶体管PD2。在同一第一N-型阱NW1中形成第一传输门晶体管PG21和第二上拉晶体管PU2。在同一第二N-型阱NW2中形成第二传输门晶体管PG22和第一上拉晶体管PU1。这些部件参考图16将更为明显。
图16是根据图15中示出的实施例的包括源极有源区域(形成源极区域)、栅电极和沟道层的SRAM的简化布局。
参照图16，SRAM单元包括由Si基材料或Ge基材料制成的主源极有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4，同时这些有源区域上设置有硅化物层或锗化物层，以形成底板。硅化物材料或锗化物材料可以是Ti、Co、Ni、Mo或Pt的一个或多个。第一源极有源区域OD1和第四源极有源区域OD4是在第一N-型阱NW1中形成的P-型源极有源区域，第二源极有源区域OD2和第三源极有源区域OD3是在第二N-型阱NW2中形成的P-型源极有源区域，并且主源极有源区域是在P-型阱PW中形成的N-型源极有源区域，该PW在X方向(行方向)上位于第一N-型阱NW1和第二N-型阱NW2之间。
第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域由主源极有源区域MOD形成，因此通过同一主源极有源区域MOD彼此电连接。第一传输门晶体管PG21、第二传输门晶体管PG22、第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域分别由第一源极有源区域OD1至第四源极有源区域OD4形成。虽然未在图16中示出，但是在邻近的源极有源区域之间形成了STI。
SRAM单元仅具有平行于Y方向(列方向)的三条对准线，源极有源区域的一个或两个通过对准线对准。对准线是“虚拟”线并且在半导体器件中没有实体线。第一源极有源区域OD1和第四源极有源区域OD4沿着第一对准线AL1彼此对准，第二源极有源区域OD2和第三源极有源区域OD3沿着第二对准线AL2彼此对准，并且主源极有源区域MOD沿着位于第一对准线AL1和第二对准线AL2之间的第三对准线AL3对准。换句话说，在SRAM中有三个源极有源区域“线条-空间”图案。
参照图16，SRAM单元具有第一边界801至第四边界804，其中，第一边界801和第二边界802平行于X方向而第三边界803和第四边界804平行于Y方向。虽然未示出，但是SRAM可以包括布置为阵列的多个SRAM单元，其中，一个单元的边界直接与邻近的SRAM单元的边界对准。主源极有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4相对于第一边界801至第四边界804的配置与参照图6描述的相同；因此，此处将省略重复的描述。
如图16所示，SRAM单元包括四个栅电极层。第一栅电极层GA1用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极。第二栅电极层GA2用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极。第三栅电极层GA3用作第一传输门晶体管PG21的栅电极并且第四栅电极层GA4用作第二传输门晶体管PG22的栅电极。第一栅电极层GA1和第三栅电极层GA3在X方向上彼此对准，并且第二栅电极层GA2和第四栅电极层GA4在X方向上彼此对准。
图17是图16的SRAM单元的布局，同时额外地示出局部连接结构和顶板层。
如图17所示，第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG21的漏极区域由第一顶板层TP1形成，并且第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG22的漏极区域由第二顶板层TP2形成。在平行于衬底(在其上形成SRAM单元)的主表面的平面中，第一顶板层TP1和第二顶板层TP2的每个均可以具有矩形形状。第一顶板层TP1和第二顶板层TP2的每个均由重掺杂的半导体层形成并且还可以包括在重掺杂的半导体层上方形成的Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al或任何其它合适的材料的一层或多层。
SRAM单元还包括电连接第二栅电极层GA2和第一顶板层TP1的第一局部连接结构以及电连接第一栅电极层GA1和第二顶板层TP2的第二局部连接结构。SRAM单元还包括设置在第三栅电极层GA3上的第一栅极接触件GC1以及设置在第四栅电极层GA4上的第二栅极接触件GC2。此外，SRAM包括分别从第一源极有源区域OD1至第四源极有源区域OD4延伸的接触条CB1至CB4，以及从主源极有源区域MOD延伸的接触条CB5和CB6。第一局部连接结构和第二局部连接结构、第一栅极接触件GC1和第二栅极接触件GC2以及接触条CB1至CB6的描述可以参照图7的描述，因此，为了避免重复，此处将省略重复的描述。
图18A和图18B是图17的SRAM单元的布局，同时额外地示出金属布线。
参照图18A，SRAM单元包括第一层级的金属布线，而第一层级的金属布线包含第一位线BL1和第二位线BL2、第一电源线VSS、第一辅助电源线VDD1和第二辅助电源线VDD2以及第一字线板WLP1和第二字线板WLP2。第一位线BL1、第一辅助电源线VDD1、第一电源线VSS、第二辅助电源线VDD2和第二位线BL2依次布置在X方向上并且均在第一边界801和第二边界802之间连续地延伸。第一字线板WLP1和第二字线板WLP2既不接触第一边界801也不接触第二边界802，因此，第一字线板WLP1和第二字线板WLP2与布置在与该SRAM同一列中的邻近的SRAM单元的字线板电隔离。
参照图17和图18A，通过接触条CB5和CB6以及分别在接触条CB5和CB6上方形成的接触件VSSC1和VSSC2，将主源极有源区域MOD电连接至第一电源线VSS，主源极有源区域MOD的部分用作第一下拉晶体管PD1和第一下拉晶体管PD2的源极区域。通过接触条CB1和在接触条CB1上方形成的接触件BLC1，第一源极有源区域OD1电连接至第一位线BL1。通过接触条CB2和在接触条CB2上方形成的接触件BLC2，第二源极有源区域OD2电连接至第二位线BL2。通过接触条CB3和在接触条CB3上方形成的接触件VDDC2，第三源极有源区域OD3电连接至第二辅助电源线VDD2。通过接触条CB4和在接触条CB4上方形成的接触件VDDC1，第四源极有源区域OD4电连接至第一辅助电源线VDD1。通过第一栅极接触件GC1和在第一栅极接触件GC1上方形成的接触件WLC1，第三栅电极层GA3电连接至第一字线板WLP1，并且通过第二栅极接触件GC2和在第二栅极接触件GC2上方形成的接触件WLC2，第四栅电极层GA4电连接至第二字线板WLP2。应该理解，接触件WLC1、WLC2、BLC1、BLC2、VSSC1和VSSC2可以由相同的材料并且通过相同的制造工艺形成。
参照图18B，SRAM单元还包括由在第一金属层的金属布线之上的第二金属层的金属布线形成的字线WL和第二电源线VDD。字线WL和第二电源线VDD均在第三边界803和第四边界804之间连续地延伸。
现在参照图17、图18A和图18B，通过接触件WLUC1、第一字线板WLP1、接触件WLC1和接触件GC1，字线WL电连接至第三栅电极层GA3，并且通过接触件WLUC2、第二字线板WLP2、接触件WLC2和接触件GC2，字线WL电连接至第四栅电极层GA4，第三栅电极层GA3的部分和第四栅电极层GA4的部分分别用作第一传输门晶体管PG21和第二传输门晶体管PG22的栅电极。通过接触件VDDC3、第一辅助电源线VDD1、接触件VDDC1和接触条CB4，第二电源线VDD连接至第三源极有源区域OD3，并且通过另一接触件VDDC3、第二辅助电源线VDD2、接触件VDDC2和接触条CB3，第二电源线VDD连接至第四源极有源区域OD4，第三源极有源区域OD3的部分和第四源极有源区域OD4的部分分别用作第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域。应该理解，接触件VDDC3、WLUC1和WLUC2形成在第一金属层的金属布线和第二金属层的金属布线之间并且由相同的材料以及通过相同的制造工艺形成。
第一金属层和第二金属层的金属布线不限于以上参照图18A和图18B所述的，而可以根据本发明的其它实施例修改。这种修改参照图19A和图19B(示出了图18A和图18B中示出的SRAM单元的修改的布局)将更为明显。
如图19A和图19B所示，除了第一字线板WLP1和第二字线板WLP2比图18A和图18B中的那些相对较短之外，第一位线BL1和第二位线BL2、第一电源线VSS和字线WL以及它们相应的接触件的配置基本与图18A和图18B中示出的相同。为了避免重复，将省略重复部件的描述。
参照图19A，电连接至第四源极有源区域OD4的接触条CB4进一步朝着第三边界线803延伸。通过在接触条CB4上方形成的接触件VDDC1，由第一金属层的金属布线形成的第一电源线板VDDP1电连接至接触条CB4。第一电源线板VDDP1在Y方向上可以与第一字线板WLP1对准。类似地，电连接至第三源极有源区域OD3的接触条CB3进一步朝着第四边界线804延伸。通过在接触条CB3上方形成的接触件VDDC2，由第一金属层的金属布线形成的第二电源线板VDDP2电连接至接触条CB3。第二电源线板VDDP2在Y方向上可以与第二字线板WLP2对准。应该理解，第一电源线板VDDP1和第二电源线板VDDP2由与第一位线BL1和第二位线BL2、第一电源线VSS和第一字线板WLP1和第二字线板WLP2相同的材料并且通过相同的制造工艺形成。同样应该理解，接触件VDDC1和VDDC2由与接触件WLC1、WLC2、BLC1、BLC2、VSSC1和VSSC2相同的材料并且通过相同的制造工艺形成。
现在转向图19B，SRAM单元包括一对第二电源线VDDA和VDDB，第二电源线VDDA和VDDB分别通过接触件VDDC3A和VDDC3B电连接至第二电源线板VDDP2和第一电源线板VDDP1，接触件VDDC3A和VDDC3B由与接触件WLUC1和WLUC2相同的材料并且通过相同的工艺形成。
如上所述，由第一金属层的金属布线形成的第一电源线VSS电连接至主源极有源区域MOD，主源极有源区域MOD的部分用作第一下拉晶体管PD1和第二下拉晶体管PD2的源极区域。由第一金属层的金属布线形成的第一位线BL1和第二位线BL2电连接至第一源极有源区域OD1和第二源极有源区域OD2，第一源极有源区域OD1的部分和第二源极有源区域OD2的部分分别用作第一传输门晶体管PG1和第二传输门晶体管PG2的源极区域。由第二金属层的金属布线形成的字线WL电连接至第三栅电极层GA3和第四栅电极层GA4，第三栅电极层GA3的部分和第四栅电极层GA4的部分分别用作第一传输门晶体管PG21和第二传输门晶体管PG22的栅电极。由第二金属层的金属布线形成的第二电源线VDD电连接至第三源极有源区域OD3和第四源极有源区域OD4，第三源极有源区域OD3的部分和第四源极有源区域OD4的部分用作第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域；可选地，可以由第二金属层的布线层形成的一对第二电源线VDDA和VDDB分别电连接至第三源极有源区域OD3和第四源极有源区域OD4，第三源极有源区域OD3的部分和第四源极有源区域OD4的部分分别用作第一上拉晶体管PU1和第二上拉晶体管PU2的源极区域。通过由第一局部栅极接触件LCC1和第一局部连接层LC1形成的局部结构，第一顶板层TP1电连接至第二栅电极层GA2，第一顶板层TP1的部分用作第一传输门晶体管PG21、第一上拉晶体管PU1和第一下拉晶体管PD1的漏极区域，第二栅电极层GA2的部分用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极。通过由第二局部栅极接触件LCC2和第二局部连接层LC2形成的局部结构，第二顶板层TP2电连接至第一栅电极层GA1，第二顶板层TP2的部分用作第二传输门晶体管PG2、第二上拉晶体管PU2和第二下拉晶体管PD2的漏极区域，第二栅电极层GA1的部分用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极。
图20是根据本发明的实施例的SRAM单元的阵列的部分的示例性布局。在图20中，除了每个单元的定向与邻近单元的不同之外，所有的SRAM单元彼此都相同。应该理解，在图20中示出的部分SRAM单元阵列中，可以采用上述SRAM单元的任何一个。
如图20所示，SRAM阵列包括多个SRAM单元，例如，第一至第四SRAM单元SR1、SR2、SR3和SR4。根据本发明的实施例，第一SRAM单元SR1具有相同的布局。第二SRAM单元SR2具有第一SRAM单元SR1的布局关于平行于Y方向的轴水平翻转后的布局。第三SRAM单元SR3具有第一SRAM单元SR1的布局关于平行于X方向的轴垂直翻转后的布局。第四SRAM单元SR4具有第三SRAM单元SR3的布局关于平行于Y方向的轴水平翻转后的布局。沿着列方向(Y)，多个第一SRAM单元SR1和多个第三SRAM单元SR3交替布置。
图21示出了根据本发明的实施例的用于制造SRAM阵列的方法的流程图。应该明白，可以在图21示出的各个步骤之前、期间和之后提供额外的步骤，并且可以替换或消除以下描述的一些步骤。各操作/步骤的顺序可以互换。
在S210中，在衬底中形成具有上述布局、配置和结构的P-型阱和N-型阱。在S220中，具有上述布局、配置和结构的源极有源区域(例如，主有源区域MOD和第一源极有源区域OD1至第四源极有源区域OD4)连同相应的硅化物层一起形成在阱的顶部中。应该理解，相同的连续的源极有源区域的任何部分同时形成。在S230中，在衬底上方形成具有上述布局、配置和结构的晶体管的各个层(诸如沟道层、栅电极层和栅极绝缘层)。在S240中，在晶体管的各个层上方形成具有上述布局、配置和结构的漏极区域(顶板)。在S250中，形成具有上述布局、配置和结构的接触件(诸如接触条、栅极接触件、局部接触件和板接触件)。在S260中，形成具有上述布局、配置和结构的第一通孔层级中的第一通孔和第一金属层层级中的第一层级金属布线。在S270中，形成具有上述布局、配置和结构的第二通孔层级中的第二通孔和第二金属层层级中的第二层级金属布线。
根据本发明的一个方面，静态随机存取存储(SRAM)单元由彼此相对设置的第一边界和第二边界以及彼此相对设置的第三边界和第四边界限定并且由第一边界和第二边界贯穿。SRAM单元包括第一反相器(包括第一P-型上拉晶体管和第一N-型下拉晶体管)、第二反相器(包括第二P-型上拉晶体管和第二N-型下拉晶体并且交叉连接至第一反相器)以及连接至交叉连接的第一反相器和第二反相器的第一传输门晶体管和第二传输门晶体管。第一P-型上拉晶体管和第二P-型上拉晶体管的源极区域由在第一边界和第二边界之间连续地延伸的主源极有源区域形成。第一传输门晶体管和第二传输门晶体管以及第一N-型下拉晶体管和第二N-型下拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
在一些实施例中，所述主源极有源区域形成在具有第一导电类型的第一阱中，第一和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝着彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第一N-型下拉晶体管的所述源极区域，以及所述第一阱介于所述第二阱与所述第三阱之间。
在一些实施例中，该SRAM单元还包括：第一栅电极层，连接至所述第一N-型下拉晶体管的栅电极和所述第一P-型上拉晶体管的栅电极；第二栅电极层，使所述第二N-型下拉晶体管的栅电极和所述第二P-型上拉晶体管的栅电极彼此连接；第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
在一些实施例中，该SRAM单元还包括：第一顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；第二顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第二传输门晶体管、所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；第一局部连接结构，包括设置在所述第二栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及第二局部连接结构，包括设置在所述第一栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
在一些实施例中，该SRAM单元还包括：第一位线和第二位线、第一辅助电源线和第二辅助电源线、第一电源线以及第一字线板和第二字线板，每个均由第一金属层形成，其中：所述第一位线和所述第二位线、所述第一辅助电源线和所述第二辅助电源线以及所述第一电源线均在所述第一边界和所述第二边界之间连续地延伸，所述第一字线板和所述第二字线板的每个都没有接触所述第一边界和所述第二边界的任何一个，所述主源极有源区域电连接至所述第一电源线，所述第一源极有源区域和所述第二源极有源区域分别电连接至所述第一位线和所述第二位线，所述第三源极有源区域和所述第四源极有源区域分别电连接至所述第二辅助电源线和所述第一辅助电源线，以及所述第三栅电极层和所述第四栅电极层分别电连接至所述第一字线板和所述第二字线板。
在一些实施例中，该SRAM单元还包括：字线和第二电源线，每个均由第二金属层形成并且在所述第三边界和所述第四边界之间连续地延伸，其中：所述第一字线板和所述第二字线板电连接至所述字线，以及所述第一辅助电源线和所述第二辅助电源线电连接至所述第二电源线。
在一些实施例中，该SRAM单元还包括：第一位线和第二位线、第一电源线板和第二电源线板、第一电源线以及第一字线板和第二字线板，每个均由第一金属层形成，其中：所述第一位线和所述第二位线以及所述第一电源线均在所述第一边界和所述第二边界之间连续地延伸，所述第一字线板和所述第一电源线板彼此间隔开并且在平行于所述第三边界和所述第四边界的方向上彼此对准，所述第二字线板和所述第二电源线板彼此间隔开并且在平行于所述第三边界和所述第四边界的所述方向上彼此对准，所述主源极有源区域电连接至所述第一电源线，所述第一源极有源区域和所述第二源极有源区域分别电连接至所述第一位线和所述第二位线，所述第三源极有源区域和所述第四源极有源区域分别电连接至所述第二电源线板和所述第一电源线板，以及所述第三栅电极层和所述第四栅电极层电分别连接至所述第一字线板和所述第二字线板。
在一些实施例中，该SRAM单元还包括：字线和一对第二电源线，每个均由第二金属层形成并且在所述第三边界和所述第四边界之间连续地延伸，其中：所述第一字线板和所述第二字线板电连接至所述字线，所述第一电源线板电连接至所述一对第二电源线的一个，以及所述第二电源线板电连接至所述一对第二电源线的另一个。
在一些实施例中，所述主源极有源区域形成在具有第一导电类型的第一阱中，第一源极有源区域和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝向彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝向彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，以及所述第一阱介于所述第二阱和所述第三阱之间。
在一些实施例中，该SRAM单元还包括：第一栅电极层，连接至所述第二N-型下拉晶体管的栅电极和所述第二P-型上拉晶体管的栅电极；第二栅电极层，使所述第一N-型下拉晶体管和所述第一P-型上拉晶体管的栅电极彼此连接；第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
在一些实施例中，该SRAM单元还包括：第一顶板层，具有L形状并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；第二顶板层，具有L形状并且连接至所述第二传输门晶体管、第二P-型上拉晶体管和第二N-型下拉晶体管的漏极区域；第一局部连接结构，包括设置在所述第一栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及第二局部连接结构，包括设置在所述第二栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
在一些实施例中，该SRAM单元还包括：第一顶板层，连接至所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；第二顶板层，连接至所述第一传输门晶体管的漏极区域；第三顶板层，连接至所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；第四顶板层，连接至所述第二传输门晶体管的漏极区域；第一局部连接结构，包括设置在所述第一栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；第二局部连接结构，包括设置在所述第二栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层；第三局部连接层，使所述第一顶板层和所述第二顶板层彼此连接；以及第四局部连接层，使所述第三顶板层和所述第四顶板层彼此连接。
在一些实施例中，每个晶体管均包括垂直堆叠在由所述第一边界至所述第四边界限定的区域上的源极区域和漏极区域以及介于所述源极区域和所述漏极区域之间的沟道层。
在一些实施例中，该SRAM单元还包括：多个导电层，均形成在相应的源极有源区域上，其中，每个所述导电层的导电率大于相应的所述源极有源区域的导电率。
根据本发明的另一方面，静态随机存取存储(SRAM)单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与第一边界和第二边界交叉的第三边界和第四边界限定。SRAM单元包括第一反相器(包括第一P-型上拉晶体管和第一N-型下拉晶体管)、交叉连接至第一反相器的第二反相器(包括第二P-型上拉晶体管和第二N-型下拉晶体管)以及连接至交叉连接的第一反相器和第二反相器的第一传输门晶体管和第二传输门晶体管。第一N-型下拉晶体管和第二N-型下拉晶体管的源极区域由在第一边界和第二边界之间连续地延伸的主源极有源区域形成。第一传输门晶体管和第二传输门晶体管以及第一P-型上拉晶体管和第二P-型上拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
在一些实施例中，所述主源极有源区域形成在具有第一导电类型的第一阱中，第一源极有源区域和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝着彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二P-型上拉晶体管的所述源极区域，第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第一P-型上拉晶体管的所述源极区域，以及所述第一阱介于所述第二阱和所述第三阱之间。
在一些实施例中，该SRAM单元还包括：第一栅电极层，连接至所述第一N-型下拉晶体管的栅电极和所述第一P-型上拉晶体管的栅电极；第二栅电极层，使所述第二N-型下拉晶体管和所述第二P-型上拉晶体管的栅电极彼此连接；第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
在一些实施例中，该SRAM单元还包括：第一顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；第二顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第二传输门晶体管、所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；第一局部连接结构，包括设置在所述第二栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及第二局部连接结构，包括设置在所述第一栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
根据本发明的另一方面，静态随机存取存储(SRAM)单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与第一边界和第二边界交叉的第三边界和第四边界限定。SRAM单元包括第一反相器(包括第一上拉晶体管和第一下拉晶体管)、交叉连接至第一反相器的第二反相器(包括第二上拉晶体管和第二下拉晶体)以及连接至交叉连接的第一反相器和第二反相器的第一传输门晶体管和第二传输门晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管以及第一传输门晶体管和第二传输门晶体管中的两个是第一类型晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管以及第一传输门晶体管和第二传输门晶体管中的四个是第二类型晶体管。两个第一类型晶体管的源极区域由在第一边界和第二边界之间连续地延伸的主源极有源区域形成。四个第二类型晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
在一些实施例中，所述主源极有源区域形成在第一阱中，第一源极有源区域和第四源极有源区域，形成在第二阱中并且分别从所述第一边界和所述第二边界朝向彼此延伸，所述第一源极有源区域和第四源极有源区域分别形成两个所述第二类型晶体管的源极区域，第二源极有源区域和第三源极有源区域，形成在第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，所述第二源极有源区域和所述第三源极有源区域分别形成其它两个所述第二类型晶体管的源极区域，以及所述第一阱介于所述第二阱和所述第三阱之间并且具有与所述第二阱和所述第三阱的导电类型不同的导电类型。
此处描述的各个实施例提供了超越现有技术的若干优势。例如，在本发明中，由于具有VGAA FET器件的SRAM单元仅具有三条对准线，源极有源区域的一个或两个在对准线上对准。因此，可以减小SRAM单元的大小。此外，由于源极有源区域具有简单的矩形图案，因此可以改进诸如光刻和蚀刻的图案化操作中的图案保真度和工艺裕度。此外，当SRAM工作时，由于源极有源区域中的一个(MOD)和第一金属线中的一个(VDD或VSS)用于提供预定的电势，因此减小SRAM单元的大小也是可能的。此外，通过使用VGAA FET器件，可以减小SRAM单元的面积并且更有效地控制短沟道效应，从而实现更低功率的操作。还有可能更加灵活地设计SRAM阵列。
应该明白，不是所有的优势都有必要在本发明中讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
上面概述了若干实施例或实例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界相交的第三边界和第四边界限定，所述SRAM单元包括：
第一反相器，包括第一P-型上拉晶体管和第一N-型下拉晶体管；
第二反相器，包括第二P-型上拉晶体管和第二N-型下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及
第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：
所述第一P-型上拉晶体管和所述第二P-型上拉晶体管的源极区域由在所述第一边界和所述第二边界之间连续延伸的主源极有源区域形成，其中，所述主源极有源区域形成在具有第一导电类型的第一阱中；和
所述第一传输门晶体管、所述第二传输门晶体管以及所述第一N-型下拉晶体管和所述第二N-型下拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
2.根据权利要求1所述的静态随机存取存储单元，其中：
第一和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝着彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，
第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第一N-型下拉晶体管的所述源极区域，以及
所述第一阱介于所述第二阱与所述第三阱之间。
3.根据权利要求2所述的静态随机存取存储单元，还包括：
第一栅电极层，连接至所述第一N-型下拉晶体管的栅电极和所述第一P-型上拉晶体管的栅电极；
第二栅电极层，使所述第二N-型下拉晶体管的栅电极和所述第二P-型上拉晶体管的栅电极彼此连接；
第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及
第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
4.根据权利要求3所述的静态随机存取存储单元，还包括：
第一顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；
第二顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第二传输门晶体管、所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；
第一局部连接结构，包括设置在所述第二栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及
第二局部连接结构，包括设置在所述第一栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
5.根据权利要求4所述的静态随机存取存储单元，还包括：第一位线和第二位线、第一辅助电源线和第二辅助电源线、第一电源线以及第一字线板和第二字线板，每个均由第一金属层形成，其中：
所述第一位线和所述第二位线、所述第一辅助电源线和所述第二辅助电源线以及所述第一电源线均在所述第一边界和所述第二边界之间连续地延伸，
所述第一字线板和所述第二字线板的每个都没有接触所述第一边界和所述第二边界的任何一个，
所述主源极有源区域电连接至所述第一电源线，
所述第一源极有源区域和所述第二源极有源区域分别电连接至所述第一位线和所述第二位线，
所述第三源极有源区域和所述第四源极有源区域分别电连接至所述第二辅助电源线和所述第一辅助电源线，以及
所述第三栅电极层和所述第四栅电极层分别电连接至所述第一字线板和所述第二字线板。
6.根据权利要求5所述的静态随机存取存储单元，还包括：字线和第二电源线，每个均由第二金属层形成并且在所述第三边界和所述第四边界之间连续地延伸，其中：
所述第一字线板和所述第二字线板电连接至所述字线，以及
所述第一辅助电源线和所述第二辅助电源线电连接至所述第二电源线。
7.根据权利要求4所述的静态随机存取存储单元，还包括：第一位线和第二位线、第一电源线板和第二电源线板、第一电源线以及第一字线板和第二字线板，每个均由第一金属层形成，其中：
所述第一位线和所述第二位线以及所述第一电源线均在所述第一边界和所述第二边界之间连续地延伸，
所述第一字线板和所述第一电源线板彼此间隔开并且在平行于所述第三边界和所述第四边界的方向上彼此对准，
所述第二字线板和所述第二电源线板彼此间隔开并且在平行于所述第三边界和所述第四边界的所述方向上彼此对准，
所述主源极有源区域电连接至所述第一电源线，
所述第一源极有源区域和所述第二源极有源区域分别电连接至所述第一位线和所述第二位线，
所述第三源极有源区域和所述第四源极有源区域分别电连接至所述第二电源线板和所述第一电源线板，以及
所述第三栅电极层和所述第四栅电极层电分别连接至所述第一字线板和所述第二字线板。
8.根据权利要求7所述的静态随机存取存储单元，还包括：字线和一对第二电源线，每个均由第二金属层形成并且在所述第三边界和所述第四边界之间连续地延伸，其中：
所述第一字线板和所述第二字线板电连接至所述字线，
所述第一电源线板电连接至所述一对第二电源线的一个，以及
所述第二电源线板电连接至所述一对第二电源线的另一个。
9.根据权利要求1所述的静态随机存取存储单元，其中：
第一源极有源区域和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝向彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，
第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝向彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第二N-型下拉晶体管的所述源极区域，以及
所述第一阱介于所述第二阱和所述第三阱之间。
10.根据权利要求9所述的静态随机存取存储单元，还包括：
第一栅电极层，连接至所述第二N-型下拉晶体管的栅电极和所述第二P-型上拉晶体管的栅电极；
第二栅电极层，使所述第一N-型下拉晶体管和所述第一P-型上拉晶体管的栅电极彼此连接；
第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及
第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
11.根据权利要求10所述的静态随机存取存储单元，还包括：
第一顶板层，具有L形状并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；
第二顶板层，具有L形状并且连接至所述第二传输门晶体管、第二P-型上拉晶体管和第二N-型下拉晶体管的漏极区域；
第一局部连接结构，包括设置在所述第一栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及
第二局部连接结构，包括设置在所述第二栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
12.根据权利要求10所述的静态随机存取存储单元，还包括：
第一顶板层，连接至所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；
第二顶板层，连接至所述第一传输门晶体管的漏极区域；
第三顶板层，连接至所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；
第四顶板层，连接至所述第二传输门晶体管的漏极区域；
第一局部连接结构，包括设置在所述第一栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；
第二局部连接结构，包括设置在所述第二栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层；
第三局部连接层，使所述第一顶板层和所述第二顶板层彼此连接；以及
第四局部连接层，使所述第三顶板层和所述第四顶板层彼此连接。
13.根据权利要求1所述的静态随机存取存储单元，其中，每个晶体管均包括垂直堆叠在由所述第一边界至所述第四边界限定的区域上的源极区域和漏极区域以及介于所述源极区域和所述漏极区域之间的沟道层。
14.根据权利要求1所述的静态随机存取存储单元，还包括：多个导电层，均形成在相应的源极有源区域上，
其中，每个所述导电层的导电率大于相应的所述源极有源区域的导电率。
15.一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界交叉的第三边界和第四边界限定，所述静态随机存取存储单元包括：
第一反相器，包括第一P-型上拉晶体管和第一N-型下拉晶体管；
第二反相器，包括第二P-型上拉晶体管和第二N-型下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及
第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：
所述第一N-型下拉晶体管的源极区域和所述第二N-型下拉晶体管的源极区域由在所述第一边界和所述第二边界之间连续地延伸的主源极有源区域形成，以及
所述第一传输门晶体管、所述第二传输门晶体管以及所述第一P-型上拉晶体管和所述第二P-型上拉晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
16.根据权利要求15所述的静态随机存取存储单元，其中：
所述主源极有源区域形成在具有第一导电类型的第一阱中，
第一源极有源区域和第四源极有源区域，形成在具有与所述第一导电类型不同的第二导电类型的第二阱中并且分别从所述第一边界和所述第二边界朝着彼此延伸，由所述第一源极有源区域形成所述第一传输门晶体管的所述源极区域，由所述第四源极有源区域形成所述第二P-型上拉晶体管的所述源极区域，
第二源极有源区域和第三源极有源区域，形成在具有所述第二导电类型的第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，由所述第二源极有源区域形成所述第二传输门晶体管的所述源极区域，由所述第三源极有源区域形成所述第一P-型上拉晶体管的所述源极区域，以及
所述第一阱介于所述第二阱和所述第三阱之间。
17.根据权利要求16所述的静态随机存取存储单元，还包括：
第一栅电极层，连接至所述第一N-型下拉晶体管的栅电极和所述第一P-型上拉晶体管的栅电极；
第二栅电极层，使所述第二N-型下拉晶体管和所述第二P-型上拉晶体管的栅电极彼此连接；
第三栅电极层，连接至所述第一传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的方向上与所述第一栅电极层对准；以及
第四栅电极层，连接至所述第二传输门晶体管的栅电极并且在平行于所述第一边界和所述第二边界的所述方向上与所述第二栅电极层对准。
18.根据权利要求17所述的静态随机存取存储单元，还包括：
第一顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第一传输门晶体管、所述第一P-型上拉晶体管和所述第一N-型下拉晶体管的漏极区域；
第二顶板层，设置为平行于所述第一边界和所述第二边界并且连接至所述第二传输门晶体管、所述第二P-型上拉晶体管和所述第二N-型下拉晶体管的漏极区域；
第一局部连接结构，包括设置在所述第二栅电极层上的第一局部连接接触件以及使所述第一局部连接接触件和所述第一顶板层彼此连接的第一局部连接层；以及
第二局部连接结构，包括设置在所述第一栅电极层上的第二局部连接接触件以及使所述第二局部连接接触件和所述第二顶板层彼此连接的第二局部连接层。
19.一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元由彼此相对设置的第一边界和第二边界以及彼此相对设置且与所述第一边界和所述第二边界交叉的第三边界和第四边界限定，所述静态随机存取存储单元包括：
第一反相器，包括第一上拉晶体管和第一下拉晶体管；
第二反相器，包括第二上拉晶体管和第二下拉晶体管，并且所述第二反相器交叉连接至所述第一反相器；以及
第一传输门晶体管和第二传输门晶体管，连接至交叉连接的所述第一反相器和所述第二反相器，其中：
所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的两个是第一类型晶体管，
所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的四个是第二类型晶体管，
两个所述第一类型晶体管的源极区域由在所述第一边界和所述第二边界之间连续地延伸的主源极有源区域形成，以及
四个所述第二类型晶体管的源极区域由彼此间隔开的不同的源极有源区域形成。
20.根据权利要求19所述的静态随机存取存储单元，其中：
所述主源极有源区域形成在第一阱中，
第一源极有源区域和第四源极有源区域，形成在第二阱中并且分别从所述第一边界和所述第二边界朝向彼此延伸，所述第一源极有源区域和第四源极有源区域分别形成两个所述第二类型晶体管的源极区域，
第二源极有源区域和第三源极有源区域，形成在第三阱中并且分别从所述第二边界和所述第一边界朝着彼此延伸，所述第二源极有源区域和所述第三源极有源区域分别形成其它两个所述第二类型晶体管的源极区域，以及
所述第一阱介于所述第二阱和所述第三阱之间并且具有与所述第二阱和所述第三阱的导电类型不同的导电类型。
CN201611056628.9A 2015-12-18 2016-11-25 静态随机存取存储单元的布局 Active CN107039505B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/974,761 US9515077B1 (en) 2015-12-18 2015-12-18 Layout of static random access memory cell
US14/974,761 2015-12-18

Publications (2)

Publication Number Publication Date
CN107039505A CN107039505A (zh) 2017-08-11
CN107039505B true CN107039505B (zh) 2020-05-08

Family

ID=57400093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611056628.9A Active CN107039505B (zh) 2015-12-18 2016-11-25 静态随机存取存储单元的布局

Country Status (5)

Country Link
US (2) US9515077B1 (zh)
KR (1) KR101851844B1 (zh)
CN (1) CN107039505B (zh)
DE (1) DE102016117043A1 (zh)
TW (1) TWI628783B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9886996B2 (en) 2015-10-19 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell for interleaved wordline scheme
US9515077B1 (en) * 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell
US10128253B2 (en) * 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
US9871046B2 (en) * 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes
EP3244449A1 (en) * 2016-05-13 2017-11-15 NXP USA, Inc. Integrated circuit with spare cells
US20170373071A1 (en) * 2016-06-27 2017-12-28 Globalfoundries Inc. Vertical channel transistor-based semiconductor structure
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US10297588B2 (en) * 2016-12-14 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method of the same
KR20180069465A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
KR102336784B1 (ko) 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
EP3435413A1 (en) 2017-07-28 2019-01-30 IMEC vzw A semiconductor device and a method for forming a semiconductor device
CN109545251B (zh) * 2017-09-22 2021-01-05 联华电子股份有限公司 由静态随机存取存储器组成的存储器元件的布局图案
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US10504899B2 (en) 2017-11-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with various threshold voltages and method for manufacturing the same
CN111587483A (zh) * 2018-01-12 2020-08-25 株式会社索思未来 半导体集成电路装置
WO2019155559A1 (ja) * 2018-02-07 2019-08-15 株式会社ソシオネクスト 半導体集積回路装置
WO2019167215A1 (ja) * 2018-03-01 2019-09-06 株式会社ソシオネクスト 半導体装置
WO2019171937A1 (ja) * 2018-03-07 2019-09-12 株式会社ソシオネクスト 半導体集積回路装置
US10439064B1 (en) * 2018-05-29 2019-10-08 Globalfoundries Inc. Dual port vertical transistor memory cell
US10916550B2 (en) * 2018-10-30 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with gate all around transistors
CN111354739A (zh) * 2018-12-21 2020-06-30 芯恩（青岛）集成电路有限公司 一种三维有结半导体存储器件及其制造方法
JP6901515B2 (ja) * 2019-04-04 2021-07-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN114664742A (zh) * 2019-09-23 2022-06-24 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
US20220302129A1 (en) * 2021-03-10 2022-09-22 Invention And Collaboration Laboratory Pte. Ltd. SRAM Cell Structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298956A (zh) * 2011-06-14 2011-12-28 上海宏力半导体制造有限公司 形成于soi衬底上的静态随机存取存储器
CN105788629A (zh) * 2014-09-15 2016-07-20 台湾积体电路制造股份有限公司 具有垂直全环栅mosfet的sram单元

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5158624B2 (ja) * 2006-08-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7869262B2 (en) * 2007-01-29 2011-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with an asymmetric layout structure
US7671422B2 (en) * 2007-05-04 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pseudo 6T SRAM cell
US7548456B2 (en) * 2007-07-02 2009-06-16 Faraday Technology Corp. Combo memory cell
JP5317900B2 (ja) * 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US8605490B2 (en) * 2009-10-12 2013-12-10 Micron Technology, Inc. Non-volatile SRAM cell that incorporates phase-change memory into a CMOS process
JP2012059330A (ja) * 2010-09-10 2012-03-22 Toshiba Corp 半導体装置
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication
US9042193B2 (en) * 2013-08-22 2015-05-26 Taiwan Semiconductor Manufacturing Company Limited Sense amplifier scheme
KR102053348B1 (ko) * 2013-09-05 2019-12-06 삼성전자주식회사 반도체 소자
US9653563B2 (en) * 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9853033B2 (en) * 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9515077B1 (en) * 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298956A (zh) * 2011-06-14 2011-12-28 上海宏力半导体制造有限公司 形成于soi衬底上的静态随机存取存储器
CN105788629A (zh) * 2014-09-15 2016-07-20 台湾积体电路制造股份有限公司 具有垂直全环栅mosfet的sram单元

Also Published As

Publication number Publication date
CN107039505A (zh) 2017-08-11
KR20170073441A (ko) 2017-06-28
DE102016117043A1 (de) 2017-06-22
US20170179134A1 (en) 2017-06-22
TW201733082A (zh) 2017-09-16
KR101851844B1 (ko) 2018-04-24
US9515077B1 (en) 2016-12-06
US9773791B2 (en) 2017-09-26
TWI628783B (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
CN107039505B (zh) 静态随机存取存储单元的布局
KR101896774B1 (ko) 수직 fet 디바이스들을 갖는 정적 랜덤 액세스 메모리 디바이스
TWI697900B (zh) 靜態隨機存取記憶體陣列
KR101531795B1 (ko) ＦｉｎＦＥＴ를 위한 구조
TWI576963B (zh) 靜態隨機存取記憶體單元
KR101547445B1 (ko) Ｓｒａｍ 셀과 어레이
CN106653756B (zh) 静态随机存取存储器
KR102012508B1 (ko) 밸런싱된 기록 포트를 가지는 sram 셀
KR102245977B1 (ko) 불연속적인 pmos 핀 라인들을 갖는 finfet sram
KR102023665B1 (ko) 정적 랜덤 액세스 메모리
TW201721810A (zh) 積體電路結構
KR20220042421A (ko) 적층된 디바이스를 갖는 반도체 장치 및 그 제조 방법
CN108807538B (zh) 半导体器件和其制造方法
CN118284031A (zh) 半导体结构、集成电路布局及静态随机存取存储器电路
CN115497944A (zh) 集成电路结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant