CN102810330A - 半导体器件及制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及制造方法，提供一种半导体器件，包括第一对P沟道场效应晶体管和大小小于所述第一对PFET的一对N沟道场效应晶体管，所述第一对P沟道场效应晶体管具有连接到电压接点的共同源极和连接到另一个PFET的漏极的栅极，所述对N沟道场效应晶体管具有连接到所述第一对PFET的个别的PFET的所述漏极的漏极、连接到接地接点的共同源极、和连接到所述第一对PFET的相对的PFET的所述漏极的栅极。。包括互补位线，所述互补位线的各者分别连接到所述第二对PFET的源极。最后，字线连接到所述第二对PFET的各者的栅极。还揭露一种形成所述半导体器件的方法。
Description
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及到具有P沟道场效应晶体管（PFET）作为通栅（passgate）装置的静态随机存取存储器（SRAM）装置及其制造。
背景技术
通过使用多个互连场效应晶体管（FET）来实现大部分目前的集成电路（IC）。FET包括作为控制电极的栅极和形成在半导体基板中且其中电流可以流动的间隔开的源极和漏极。施加到栅极的控制电压控制通过源漏区域之间的沟道的电流的流动。取决于在工艺中的掺杂，FET可以是n沟道装置（NFET）或p沟道装置（PFET）。
最重要的半导体器件之一是应用在许多苛刻的存储器应用中的静态随机存取存储器（SRAM）单元。按照惯例，六晶体管（6T）SRAM单元包括用于上拉操作的两个PFET、用于下拉的两个NFET、和用于输入/输出（即，通栅（passgate）或传送）存取的两个NFET。一个传统的6T SRAM单元100是显示在图1中。P1（102）和N1（104）形成一个逆变器，这与通过P2（106）和N2（108）所形成的另一个逆变器交叉耦合。N3（110）和N4（112）是NFET通栅存取器件，控制从SRAM单元100读取和写入到SRAM单元100。欲形成SRAM阵列，多个（往往数百万）SRAM单元100被排列成行(row)与列(column)，其中同一行的单元共享一条字线（WL）114，而同一列的单元共享BLT（116）和BLC（BLT的逻辑互补）118的相同的位线（BL）对。
在待命期间，WL 114是在逻辑低（即VSS或接地120）且位线（116和118）都偏置到VDD电压水平121。因此，NFET通栅器件N3（110）和N4（112）关闭。在P1（102）和N2（108）为ON（即导电）且P2（106）和N1（104）为OFF下，在SRAM单元100中维持逻辑1。这会导致单元节点122是在逻辑高（即VDD）而单元节点124在逻辑低（即接地）。相反，当P2（106）和N1（104）为ON，且P1（102）和N2（108）为OFF时，在SRAM单元100中维持逻辑0，这迫使单元节点124至逻辑高且单元节点122至逻辑低。
在读取操作期间，在激活字线114时，BLT（116）或BLC（118）从其待命逻辑高水平被下拉，这会导致NFET通栅导电。如果单元是在逻辑0，则BLT被拉低，而如果单元是在逻辑1，则BLC被拉低。感应放大器检测此并产生数字信号给要求存储器读取操作的外部电路。此外，在写入操作中，可存储逻辑1或逻辑0。欲写入逻辑1，BLT116被驱动为高且BLC 118为低，这会关闭N1（104）和P2（106），同时打开N2（108）和P1（102）。相反，欲写入0，迫使BLT 116至低和BLC 118至高。
SRAM单元100是专为满足对于一个给定的存储器大小和工艺的读取稳定性的最低水平而设计。读稳定性可以大致定义为SRAM单元100在读取操作期间会翻转其存储的二进制值的概率。SRAM单元100在读取操作期间更容易受到噪声影响，因为当通过在字线114上的高信号激活NFET 118时，在低节点的电压（例如节点124）会因为在预先充电的位线118和接地节点120之间的NFET 108和112的分压而上升。在相邻的晶体管（如NFET 108和112）的阈值电压中的不匹配是降低SRAM单元100的可得静态噪声容限并因此减少了读稳定性。因此，很常通过使NFET 108大于NFET 112来增加NFET108相对于NFET 112的跨导的比例。
然而，已知NFET比PFET有更大的变异性。从历史上看，NFET的变异性在较大的几何结构（例如，65nm左右）中还可被容忍，然而，在低于22nm的几何结构，变异性的影响变得更加突出且对于SRAM单元操作会有损害。因此，仍需提供一种制造形成减少NFET的变异性的影响的SRAM单元的集成电路的方法。此外，希望提供一种SRAM单元，能够减少NFET的变异性，同时保持SRAM的性能并促进在小几何结构实作中形成SRAM集成电路的高密度。此外，从随后的详细说明和所附的权利要求，配合附图和前述技术领域与背景，本发明的其它可取的特征和特性将变得明显。
发明内容
根据一实施例，提供一种制造半导体器件的方法，如下般形成静态随机存取存储器单元。形成第一对P沟道场效应晶体管（PFET），其具有连接到电压接点的共同源极和连接到另一个PFET的漏极的栅极。接着，形成大小小于所述第一对PFET的一对N沟道场效应晶体管（NFET），各N沟道场效应晶体管具有连接到所述第一对PFET的个别PFET的所述漏极的漏极、连接到接地接点的共同源极、和连接到所述第一对PFET的一个相对的PFET的所述漏极的栅极。接着，形成大小大于所述NFET且约为所述第一对PFET的一半的第二对PFET，所述第二对PFET的各者具有分别耦合到链结所述对的NFET的所述NFET的所述个别漏极到所述第一对PFET的所述PFET的所述漏极的连结的漏极。并且，形成互补位线，所述互补位线的各者分别连接到所述第二对PFET的源极，并形成连接到所述第二对PFET的各者的栅极的字线。
根据另一实施例，提供一种制造半导体器件的方法，其形成静态随机存取存储器单元，包括第一和第二逆变器，各耦合到电压接点和接地接点。所述第一逆变器以第一p沟道场效应晶体管（PFET）所形成，所述第一PFET具有耦合到第一n沟道场效应晶体管（NFET）的漏极以形成第一单元节点的漏极，所述第一NFET具有比所述第一PFET更小的大小，且所述第一PFET和第一NFET具有耦合到所述第二逆变器的第二单元节点的共同栅极。所述第二逆变器以第二PFET形成，所述第二PFET的大小约与所述第一PFET相同并具有耦合到第二NFET的漏极以形成第二单元节点的漏极，所述第一NFET具有与所述第一NFET大约相同的大小，且所述第二PFET和第二NFET具有耦合到所述第一逆变器的所述第一单元节点的共同栅极。并且，形成一对PFET通栅，各者的大小大于所述第一和第二逆变器的所述NFET且约为所述第一和第二逆变器的所述PFET的一半，所述PFET通栅的各者具有分别耦合到所述第一和第二单元节点的漏极。并且，形成互补位线，所述互补位线的各者分别连接到所述对的PFET通栅的源极，和形成连接到所述对的PFET通栅的各者的栅极的字线。
根据又另一实施例，提供一种半导体器件，包括第一对P沟道场效应晶体管（PFET）和大小小于所述第一对PFET的一对N沟道场效应晶体管（NFET），所述第一对P沟道场效应晶体管（PFET）具有连接到电压接点的共同源极和连接到另一个PFET的漏极的栅极，所述对的N沟道场效应晶体管（NFET）具有连接到所述第一对PFET的个别的PFET的所述漏极的漏极、连接到接地接点的共同源极、和连接到所述第一对PFET的相对的PFET的所述漏极的栅极。另外，大小大于所述NFET且约为所述第一对PFET的一半的第二对PFET，所述第二对PFET的各者具有分别耦合到链结所述对的NFET的所述NFET的所述个别漏极到所述第一对PFET的所述PFET的所述漏极的连结的漏极。包括互补位线，所述互补位线的各者分别连接到所述第二对PFET的一者的源极。最后，字线连接到所述第二对PFET的各者的栅极。
附图说明
配合附图叙述本揭露，其中相似参考号码标示相似的组件，且其中：
图1是传统6T SRAM单元的示意图；
图2是根据本揭露的示范实施例的6T SRAM单元的示意图；
图3是根据本揭露的示范实施例的排列在SRAM阵列中的图2的6T SRAM单元的绘图；和
图4是根据本揭露的8T双端口SRAM单元的替代实施例的示意图。
具体实施方式
下面的详细描述本质上仅是示范性，并无意限制揭露或应用和揭露的用途。此外，无意受前面的技术、背景、发明内容或下列的详细说明中所提出任何明示或暗示的理论约束。
参照图2，根据本揭露的各种实施例的六晶体管（6T）SRAM单元200包括上拉操作用的两个PFET、下拉用的两个NFET、和输入/输出（即通栅或传送）存取用的两个PFET。该对上拉PFET具有到VDD的共源极接点和耦合到其它上拉PFET的漏极的栅极接点。相比之下，该对PFET（202和206）的各者的大小大于图1的上拉PFET 102和106。该对NFET（204和208）具有在接地（VSS）的共源极和连接到该对PFET（202和206）的漏极的漏极。虽然传统的SRAM单元100采用NFET作为通栅（图1的110和112），PFET（210和212）已显示出比NFET有更好的稳定性和更低的功率耗损，NFET（如上所述）通常有较高的变异性，导致待命电流耗损。因此，以第二对PFET（210和212）取代两个NFET（图1的110和112）作为SRAM单元200的通栅提供了降低SRAM单元的整体Vmin的优势。此外，如上所述，逆变器NFET 204和208在大小上大大减少且充当SRAM单元200的负载组件，提供对NFET变异性的异进一步抵抗性。
因此，根据本披露的实施例，P1（202）和N1（204）形成第一逆变器，其与由P2（206）和N2（208）所形成的第二逆变器交叉耦合。不同于传统的SRAM单元100，SRAM单元200使用扩大的（标为“大小A”）PFET（202和206）作为增益晶体管，而NFET（204和208）则作为SRAM单元200的负载组件。因此，NFET（204和208）的大小（标为“大小B）与“大小A”PFET（202和206）相比可为减少，且自SRAM单元100（图1）的NFET（104和108）的大小为大大减少。此外，如上所述，逆变器PFET（202和206）可相比于图1的SRAM单元100的那些为扩大，且其大小根据当代设计指引调整成约为SRAM单元200的NFET（204和208）的宽度的1.5倍。SRAM单元200进一步通过使用PFET P3（210）和P4（212）作为通栅器件（控制从SRAM单元200读取和写入到SRAM单元200）来降低NFET变异性。通栅PFET（210和210）的大小（标为“大小C”）按照常规的设计参数大约为逆变器PFET（202和206）的锁存器的一半或，但大于NFET（204和208）。
欲制造（形成）SRAM单元200，可采用使用如上所述的FET大小参数的传统的半导体工艺，优选是在亚22nm的几何中。此外，将配合图3（如下）更详细讨论，欲形成SRAM阵列，多个（往往数百万）SRAM单元200被排列成行与列，其中同一行的单元共享一条字线（WL）214，而同一列的单元共享BLT（216）和BLC（BLT的逻辑补）218的相同的位线（BL）对。
在待命期间，WL 214是偏置到逻辑高电压水平且位线（216和218）都放电到逻辑低（即接地220）。因此，NFET通栅器件P3（210）和P4（212）关闭。在P1（202）和N2（208）为ON（即导电）且P2（206）和N1（204）为OFF下，在SRAM单元200中维持逻辑1。这会导致单元节点222在逻辑高（即VDD）而单元节点224在逻辑低（即VSS或接地220）。相反，当P2（206）和N1（204）为ON且P1（202）和N2（208）为OFF时，在SRAM单元200中维持逻辑0，这迫使单元节点224至逻辑高且单元节点222至逻辑低。
在操作上（后制造测试或在特定实作中），在读取操作期间，BLT（216）和BLC（218）（预先放电）在其待命状态中至逻辑低水平（220）。当通电（激活）字线至逻辑低时，在逻辑1的单元节点（222或224）将倾向于朝VDD（221）拉高，这会被感应放大器检测到（直接或通过位线电压间的分裂（差别））而产生数字信号给要求存储器读取操作的外部电路。此外，在写入操作中，可在SRAM单元200中存储逻辑1或逻辑0。欲写入逻辑1，BLT 216被驱动至高且BLC 118至低，这会关闭N1（204）和P2（206），同时打开N2（208）和P1（202）。相反，欲写入0，迫使BLT 216至低和BLC 218至高。
参照图3，绘示形成到存储器器件300中的SRAM单元200（图2）。在一实施例中，存储器器件300包括存储器阵列310、行译码电路320、输入/输出（I/O）电路330、和控制电路340。存储器阵列310包括多行和多列的存储器单元，任何适用于其的一个或更多者可能是具有p沟道通栅的存储器单元，如SRAM单元200（图2）。如所示，行译码电路320耦合以接收地址线302上的至少一部分的地址，并回应于接收到的地址部分，在字线（比如字线321）上产生一个信号来选择存储器阵列310的一行中的存储器单元。对照图2，字线321对应到图2的WL 214。行译码电路320在字线上产生一个低电压信号以激活在存储器阵列310的一行中的存储器单元200的PFET通栅（比如图2的PFET 210和212）。单一对的互补位线（216和218）如所示为存储器阵列310的一列中的多个存储器单元共享。I/O电路330一般包括一个或多个感应放大器。感应放大器感应在对应到存储器阵列310的多列的多个位线对（216/218和216’/218’）的一个选定位线对上的互补信号，并输出对应到经放大的互补信号的一或更多个数据线304或代表对应到经感应的互补信号的二进制值的经放大信号。I/O电路330还包括一个或多个写入驱动器，接收代表一或更多个数据线304上的二进制值的信号或互补信号，以确立对应到存储器阵列310的多列的多个位线对的一个选定位线对（216/218和216’/218’）上的对应互补信号。控制电路340还接收地址302的至少一部分，并回应于接收到的地址部分，在一个或多个列选择线344上产生一个或多个信号以在存储器阵列310的一或更多列中选择存储器单元。这样，可排列本揭露的众多（可能上百万）SRAM单元200来形成在计算或其它应用中使用的一个SRAM存储器器件300。
参照图4，显示一个8T双端口SRAM单元400的一个替代实施例。可以看出，双端口SRAM单元400实质上与SRAM单元200相同，其为单一端口设计。因此，为了简单起见，省略共同的参考数字。双端口SRAM单元400包括第二个字线（WL’）402（对于第二端口），其激活第二端口的第二对PFET通栅（例如，第二对通栅的第三对PFET）P5（404）和P6（408），各分别耦合到第二组的互补位线BLT’（406）和BLC’（410）。在操作上，第二端口如上所述配合图2所述般作用，且提供在SRAM单元400中有第二端口的优势，其与图2的6T单端口SRAM单元200一次一个操作相比，可用于同时（或大约同时）发生的多读取或多写入。
虽已在前面的详细说明中呈现至少一个示范实施例，应可理解到存在有广大数量的变异。也应理解到示范实施例仅为范例，且无意以任何方式限制本揭露的范围、可应用性、或组态。相反，上述详细说明将为本领域技术人员在实现示范实施例上提供一个方便的路线图。应可了解可做出大小、间距、和掺杂元素上的各种变化而不背离在所附的权利要求中及法律等效者所提出的本揭露的范围。
Claims (20)
1.一种方法，包含：
形成静态随机存取存储器单元，包含：
形成第一对P沟道场效应晶体管，具有连接到电压接点的共同源极和连接到另一个PFET的漏极的栅极；
形成大小小于所述第一对PFET的一对N沟道场效应晶体管，具有连接到所述第一对PFET的个别PFET的所述漏极的漏极、连接到Vss接点的共同源极、和连接到所述第一对PFET的相对的PFET的所述漏极的栅极；
形成大小大于所述NFET且约为所述第一对PFET的一半的第二对PFET，所述第二对PFET的各者具有分别耦合到链结所述对的NFET的所述NFET的所述个别漏极到所述第一对PFET的所述PFET的所述漏极的连结的漏极；
形成互补位线，所述互补位线的各者分别连接到所述第二对PFET的源极；和
形成连接到所述第二对PFET的各者的栅极的字线。
2.根据权利要求1所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
通电所述字线到逻辑低水平；和
通电所述互补位线的一者到逻辑一水平且另一个位线到逻辑低水平来在所述静态随机存取存储器单元中存储逻辑一。
3.根据权利要求1所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
通电所述字线到逻辑低水平；和
通电所述互补位线的一者到逻辑一水平且另一个位线到逻辑低水平来在所述静态随机存取存储器单元中存储逻辑零。
4.根据权利要求1所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
放电所述互补位线到逻辑低水平；
通电所述字线到逻辑低水平；和
检测在所述互补位线中的电压分裂来读取存储在所述静态随机存取存储器单元中的逻辑值。
5.根据权利要求1所述的方法，进一步包含在一行中形成多个其它的静态随机存取存储器单元，各耦合到所述字线。
6.根据权利要求5所述的方法，进一步包含形成多行的静态随机存取存储器单元，形成多列的单元，每一行具有个别的字线，且所述静态随机存取存储器单元的每一列耦合到个别对的互补位线。
7.根据权利要求1所述的方法，进一步包含：
形成大小约与所述第二对PFET相同的第三对PFET，所述第三对PFET的各者具有分别耦合到链结所述对的NFET的所述NFET的所述个别漏极到所述第一对PFET的所述PFET的所述漏极的连结的漏极；
形成第二互补位线，所述第二互补位线的各者个别连接到所述第三对PFET的源极；和
形成连接到所述第三对PFET的各者的栅极的第二字线。
8.根据权利要求7所述的方法，进一步包含在一行中形成多个其它的静态随机存取存储器单元，所述行的各静态随机存取存储器单元具有耦合到所述字线的所述第二对PFET和耦合到所述第二字线的所述第三对PFET。
9.根据权利要求8所述的方法，进一步包含形成多行的静态随机存取存储器单元，形成多列的单元，每一行具有个别的字线和第二字线，且所述静态随机存取存储器单元的每一列耦合到个别对的互补位线和第二互补位线。
10.一种方法，包含：
形成静态随机存取存储器单元，包括第一和第二逆变器，各耦合到电压接点和Vss接点；
所述第一逆变器以第一p沟道场效应晶体管形成，所述第一PFET具有耦合到第一n沟道场效应晶体管的漏极以形成第一单元节点的漏极，所述第一NFET具有比所述第一PFET更小的大小，且所述第一PFET和第一NFET具有耦合到所述第二逆变器的第二单元节点的共同栅极；
所述第二逆变器以第二PFET形成，所述第二PFET的大小约与所述第一PFET相同并具有耦合到第二NFET的漏极以形成第二单元节点的漏极，所述第二NFET具有与所述第一NFET大约相同的大小，且所述第二PFET和第二NFET具有耦合到所述第一逆变器的所述第一单元节点的共同栅极；
形成一对PFET通栅，各者的大小大于所述第一和第二逆变器的所述NFET且约为所述第一和第二逆变器的所述PFET的一半，所述PFET通栅的各者具有分别耦合到所述第一和第二单元节点的漏极；
形成互补位线，所述互补位线的各者分别连接到所述对的PFET通栅的一者的源极；和
形成连接到所述对的PFET通栅的各者的栅极的字线。
11.根据权利要求10所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
通电所述字线到逻辑低水平；和
通电所述互补位线的一者到逻辑一水平且另一个位线到逻辑低水平来在所述静态随机存取存储器单元中存储逻辑一。
12.根据权利要求10所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
通电所述字线到逻辑低水平；和
通电所述互补位线的一者到逻辑一水平且另一个位线到逻辑低水平来在所述静态随机存取存储器单元中存储逻辑零。
13.根据权利要求10所述的方法，进一步包含：
连接电压来源到所述电压接点；
连接所述接地接点到接电电位；
放电所述互补位线到逻辑低水平；
通电所述字线到逻辑低水平；和
检测在所述互补位线中的电压分裂来读取存储在所述静态随机存取存储器单元中的逻辑值。
14.根据权利要求10所述的方法，进一步包含在一行中形成多个其它的静态随机存取存储器单元来，各耦合到所述字线。
15.根据权利要求14所述的方法，进一步包含形成多行的静态随机存取存储器单元，形成多列，每一行具有个别的字线，且所述静态随机存取存储器单元的每一列耦合到个别对的互补位线。
16.根据权利要求10所述的方法，进一步包含：
形成大小约与所述对的PFET通栅相同的第二对PFET通栅，所述第二对PFET通栅的各者具有分别耦合到所述第一和第二逆变器的所述第一和第二单元节点的漏极；
形成第二互补位线，所述第二互补位线的各者分别连接到所述第二对PFET通栅的源极；和
形成连接到所述第二对PFET通栅的各者的栅极的第二字线。
17.根据权利要求16所述的方法，进一步包含在一行中形成多个其它的静态随机存取存储器单元，所述行的各静态随机存取存储器单元具有耦合到所述字线的所述对PFET通栅和耦合到所述第二字线的所述第二对PFET通栅。
18.根据权利要求17所述的方法，进一步包含形成多行的静态随机存取存储器单元，形成多列，每一行具有个别的字线和第二字线，且所述静态随机存取存储器单元的每一列耦合到个别对的互补位线和第二互补位线。
19.一种半导体器件，包含：
第一对P沟道场效应晶体管，具有连接到电压接点的共同源极和连接到另一个PFET的漏极的栅极；
大小小于所述第一对PFET的一对N沟道场效应晶体管，具有连接到所述第一对PFET的个别的PFET的所述漏极的漏极、连接到接地接点的共同源极、和连接到所述第一对PFET的相对的PFET的所述漏极的栅极；
大小大于所述NFET且约为所述第一对PFET的一半的第二对PFET，所述第二对PFET的各者具有分别耦合到链结所述对的NFET的所述NFET的所述个别漏极到所述第一对PFET的所述PFET的所述漏极的连结的漏极；
互补位线，所述互补位线的各者分别连接到所述第二对PFET的源极；和
连接到所述第二对PFET的各者的栅极的字线。
20.根据权利要求19所述的半导体器件，进一步包含
大小约与所述对PFET通栅相同的第二对PFET通栅，所述第二对PFET通栅的各者具有分别耦合到所述第一和第二逆变器的所述第一和第二单元节点的漏极；
第二互补位线，所述第二互补位线的各者分别连接到所述第二对PFET通栅的源极；和
连接到所述第二对PFET通栅的各者的栅极的第二字线。
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