JPH038354A - 神経回路網半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は、半導体素子を用いた神経回路網半導体装置に
係わり、特に規則的レイアウトにより構築された神経回
路網半導体装置に関する。

（従来の技術） 従来、半導体素子を用いた神経回路網半導体装置を構築
するためのＬＳＩのレイアウト方法として、以下に述べ
る■■が提案されている。

■ニューロンセルとシナプスセルとの間を、各々別々の
配線でつなぐ。

■ニューロンセルのファンアウト・ファンインを制限し
、構築しようとする神経回路網を制限されたファンアウ
ト・ファンインで構築されるように神経回路網の構造を
変換し、これらニューロンセルとシナプスセルとの間を
各々別々の配線でつなぐ。

しかしながら、この種の手法にあっては次のような問題
があった。

即ち、■の手法では、ニューロンセルとシナプスセルと
の間の配線がセル数に比例し困難になる。また、この配
線にかなりの面積を必要とする。さらに、構築する神経
回路網の構造（例えば、３層ｒｅｅｄ−ｆｏｒｗａｒｄ
　、　１層ｆｕｌｌ−ｃｏｎｎｅｅｔｌｏｎ）毎にニュ
ーロンセルとシナプスセルとの間の配線をはじめからや
り直さなければならない。

■の手法では、任意の構造の神経回路網をニューロンセ
ルのファンアウト参ファンインを制限した構造に変換し
た時、変換前後の神経回路網が同一の動作をすることが
保証されていない。

また、■の手法と同様に神経回路網の構造が異なれば、
新たなニューロンセルのファンアウト・ファンインを制
限した構造を作り出さなければならず、これによりニュ
ーロンセルとシナプスセルとの間の配線をはじめからや
り直さなければならない。さらに、■の手法に比べ多（
のニューロンセル、シナプスセルを必要とする。

（発明が解決しようとする課題） このように、従来の神経回路網半導体装置では、ニュー
ロンセルとシナプスセルとの間の配線が極めて複雑であ
り、また構築する神経回路網の構造が異なると、ニュー
ロンセルとシナプスセルとの間の配線をはじめからやり
直さなければならず、大規模な神経回路網の構造変形が
極めて困難であった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、ニューロンセルとシナプスセルとの
間の配線を簡略化することができ、且つ大規模で神経回
路網の構造変更が容易な神経回路網半導体装置を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、規則的レイアウトに適したシナプスセ
ルをある一定の規則により並べていくことでシナプスセ
ルの集合体であるマクロシナプスセルを作り、このマク
ロシナプスセルを用いて神経回路網半導体装置を構築す
ることにある。

即ち本発明は、複数のニューロンセルと複数のシナプス
セルとからなる神経回路網セルを複数個配列して構成さ
れる神経回路網半導体装置において、神経回路網におけ
るシナプスの機能。

入力端子とのみ接続されたセルを横切る配線。

及び出力端子とのみ接続されたセルを横切る配線を有す
るシナプスセルを、シナプスセル間で一方の配線を接続
するように、一方向に複数個配列したシナプス列セルを
構成し、該シナプス列セルを、シナプス列セル間でシナ
プス列セル作成時に接続しなかった配線を接続するよう
に、シナプス列セル中のシナプスセルを配列した方向と
直交する方向に複数個配列してマクロシナプスセルを構
成し、該マクロシナプスセルの両側に、神経回路網にお
けるニューロンの機能を有し、マクロシナプスセルのシ
ナプス列セルを配列した方向と同じ幅のニューロンセル
を、異なるニューロンセルにはマクロシナプスセル中の
異なるシナプス列セル中の任意のシナプスセルに接続で
きるように、マクロシナプスセル中のシナプス列セル数
だけ並べて神経回路網セルを構成し、該神経回路網セル
を、神経回路網セル間でマクロシナプスセル作成時に接
続した配線を接続するように複数個配列して神経回路網
プロトタイプを構成し、該神経回路網プロトタイプのニ
ューロンセルとシナプスセルとを接続することにより神
経回路網を実現するようにしたものである。

（作用） 本発明によれば、神経回路網中の配線（特にシナプスセ
ル間の配線）が非常に簡単になるため、大規模な神経回
路網半導体装置を容易に構築することができる。また、
全結合型の神経回路網半導体装置の任意の結合を切断す
ることで、３層構造、Ｎ層構造等の多くの種類の神経回
路網半導体装置を同一の神経回路網半導体装置より構築
することが可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は、本発明の第１の実施例に係わる全結合型神経
回路網半導体装置の構築手法を説明するための図である
。ここでは、図示の便宜上、第５図に示すニューロン１
０個の全結合型神経回路網を構築することを考える。第
５図中丸印はニューロン、四角はシナプス、点線はニュ
ーロンとシナプスとの配線を示す。この手法により、任
意のニューロン数を持つ神経回路網を構築できることは
明らかである。

まず、第１図（ａ）に示す如（、神経回路網におけるシ
ナプスの機能と、外形が長方形で、入力端子１が右下、
出力端子２が左上、入力端子１とのみ電気的に接続した
縦方向にセルを横切る第１の配線３、出力端子２とのみ
電気的に接続した横方向にセルを横切る第２の配線４を
有するシナプスセル５を設計する。次いで、このシナプ
スセル５を１０個用い、第１図（ｂ）に示す如く、セル
上横方向配線４を互いに電気的に接続したシナプス列セ
ル６を設計する。次いで、このシナプス列セル６を用い
、第１図（ｅ）に示す如く、２列にシナプスセル５の縦
方向配線３を互いに電気的に接続したマクロシナプスセ
ルフを設計する。

次いで、神経回路網におけるニューロンの機能と、マク
ロシナプスセルフの縦方向の長さと同じ１辺を持ち、機
能は全く同じで入出力端子位置のみが異なる２種類の長
方形のニューロンセル８，９を設計する。次いで、これ
らのニューロンセル８．９を、第１図（ｄ）に示す如く
、マクロシナプスセルフの両脇に置いた神経回路網セル
１０を設計する。

次いで、第１図（ｅ）に示す如く、５個の神経回路網セ
ル１０のシナプスセル５の縦方向配線３を互いに接続し
た神経回路網プロトタイプ１１を設計する。次いで、第
１図（ｒ）に示す如く、全結合型神経回路網が構築され
るように神経回路網プロトタイプ１１のニューロンセル
８．９とシナプスセル５を横方向配線１２により配線す
ることによって、全結合型の神経回路網半導体装置を構
築する。なお、図中のＸ印はシナプスセルの入力端子１
又は出力端子２と、ここで作成した横方向配線１２とを
電気的に接続したことを示す。

かくして本実施例によれば、ある一定の規則で各々のセ
ルを並べていくことで全結合型神経回路網を容易に構築
することができる。また、神経回路網半導体装置作成の
最終段階でどのニューロンセルとシナプスセルを接続す
るかを選択できるため、多くのシナプスを持つ全結合型
の神経回路網を設計しておき、ユーザーの要求に合わせ
てニューロンセルとシナプスセルを接続することで要求
通りの神経回路網半導体装置を容易に作成することがで
きる。

第２図は本発明の第２の実施例を説明するための図であ
る。ここでは、第１の実施例と同一の構造の神経回路網
を異なる方法にて構築することを考える。なお、第１図
と同一部分には同一符号を付して、その詳しい説明は省
略する。

この実施例が先に説明した第１の実施例と異なる点は、
第２図に示す如く、ニューロンセル８．９の入出力端子
位置である。これにより、１つのニューロンセルにおい
て、入力端子と出力端子が異なるシナプス列セルに接続
されている。つまり、本実施例においては、ニューロン
セルの入力端子と出力端子位置を適宜ある範囲内で変更
できることを示している。

第３図は本発明の第３の実施例を説明するための図であ
る。ここでは、ニューロン数９個の全結合型神経回路網
を構築することを考える。

なお、第１図と同一部分には同一符号を付して、その詳
しい説明は省略する。

この実施例が先の第１の実施例と異なるところは、マク
ロシナプスセル内のシナプス列セルの数と、神経回路網
セル内のニューロンセルの配置位置にある。即ち、マク
ロシナプスセルフは第３図（ａ）に示す如く、３列のシ
ナプス列セル６からなる。また、第３図（ｂ）に示す如
く、マクロシナプスセル６の左側に１個のニューロンセ
ル８が配置され、右側に２個のニューロンセル９，９′
が配置されて神経回路網セル１０が構成されている。

本実施例では、ニューロンセルのマクロシナプスセルに
面する辺の長さをシナプスセルの正数倍の範囲で適宜変
更できることを示している。

第４図は一本発明の第４の実施例を説明するための図で
ある。ここでは、第６図に示す入力層に４個にニューロ
ンにつけた番号で１から４まで）、中間層に２個にニュ
ーロンにつけた番号で５から６まで）、出力層に４個に
ニューロンにつけた番号で７から１０まで）のニューロ
ンを持つ３層のｒｅｅｄ−ｒｏｒｖａｒｄ神経回路網を
構築することを考える。第６図中の数字付き丸印はニュ
ーロン、塗りつぶした正方形はシナプス、直線はニュー
ロンとシナプスとの配線を示す。

なお、第１図と同一部分には同一符号を付して、その詳
しい説明は省略する。

まず、第４図（ａ）に示す如く、入力端子１とこの上を
通るセルを縦方向に横切る配線３とは電気的に接続せず
、出力端子２とこの上を通るセルを横方向に横切る配線
４とは電気的に接続しないシナプスセル５を設計する。

次いで、第４図（ｂ）に示す如く、第１の実施例と同様
の方法により神経回路網半導体装置を設計する。これに
より、仮想的な全結合型神経回路網半導体装置が構築で
きた。次いで、第４図（Ｃ）に示す如く、シナプスセル
５中の入力端子上を通るセルを横切る配線３および出力
端子上を通るセルを横切る配線４を適宜電気的に接続す
ることで、入力層に４個、中間層に２個、出力層に４個
のニューロンを持つ３層のｆｅｅｄ−ｆｏｒｗａｒｄ神
経回路網半導体装置を構築する。なお、第４図（Ｃ）中
の塗りつぶしたマル印は縦方向配線を入力端子又は出力
端子に電気的に接続することを意味し、Ｘ印は横方向配
線を入力端子又は出力端子に電気的に接続することを意
味する。

かくして本実施例に本発明によれば、先の第１の実施例
と同様の効果が得られるのは勿論のこと、次のような効
果が得られる。即ち、シナプスセル中の入力端子とこの
上を通るセルを横切る配線とを電気的に接続せず、シナ
プスセル中の出力端子とこの上を通るセルを横切る配線
とを電気的に接続しないシナプスセルを用い、上記配線
がなされていると仮定して仮想的全結合型神経回路網半
導体装置を作成し、次いで適宜ニューロンセルとシナプ
スセルを接続することにより、全結合型でない神経回路
網半導体装置を容易に構築することができる。

第７図は本発明の第５の実施例を説明するための図であ
る。ここでは、第４の実施例と同一構造の神経回路網を
、第４図より小さな面積で作成することを考える。なお
、第４図と同一部分には同一符号を付して、その詳しい
説明は省略する。

まず、第７図（ａ）に示す如く、全ニューロン数から出
力ニューロン数を引いた数のシナプスセル５を一方向に
第１の実施例と同様配線４がつながるよう並べたシナプ
ス列セル６を作成する。次いで、第７図（ｂ）に示す如
く、このシナプスセル列６を１０個用い、第４の実施例
と同様に入力層に４個、中間層に２個、出力層に４個の
ニューロンを持つ３層の　ｆｅｅｄ−ｒｏｒｖａｒｄ神
経回路網半導体装置を構築する。

第８図は本発明の第６の実施例を説明するための図であ
る。ここでは、ニューロン数１０’個のワンチップに納
まらない規模の全結合型神経回路網を構築することを考
える。なお、第１図と同一部分には同一符号を付して、
その詳しい説明は省略する。

まず、第８図（ａ）に示す如く、ワンチップでシナプス
セルを１０’個１列に第１の実施例同様配線がつながる
よう並べたシナプス列セルが１０’個あるマクロシナプ
スセルチップＡを作成する。図中８１は１０’個のシナ
プスセルからなるシナプス列セルを１０’個並べた領域
、８２は！１０領域を示す。次いで、ワンチップでシナ
プスセルを１０’個１列に第１の実施例同様配線がつな
がるよう並べたシナプス列セルが１０４個と１０’／２
個のニューロンセルを第８図（ｂ）に示す始く配置した
マクロシナプスセルチップＢを作成する。図中８３はｔ
ｏ’／２個のニューロンセルを並べた領域を示す。次い
で、ワンチップでシナプスセルを１０’個１列に第１の
実施例同様配線がつながるよう並べたシナプス列セルが
１０’個と１０’／２個のニューロンセルを第８図（Ｃ
）に示す如く配置したマクロシナプスセルチップＣを作
成する。

次いで、第８図（ｄ）に示す如く、左より右にマクロシ
ナプスセルチップＢを１個、マクロシナプスセルチップ
Ａを１０’−２個、マクロシナプスセルチップＣを１個
第１の実施例同様配線がつながるよう並べ、これを縦方
向に１０’個第１の実施例同様配線がつながるよう並べ
ることでニューロン数１０８個の全結合型神経回路網プ
ロトタイプを作成する。同時に、全結合型神経回路網半
導体装置構築のためのニューロンセルとシナプスセル間
の配線も施すことにより、ニューロン数１０８個のワン
チップに納まらない規模の全結合型神経回路網を構築す
る。

［発明の効果］ 以上詳述したように本発明によれば、規則的レイアウト
に適したシナプスセルをある一定の規則により並べてい
くことでシナプスセルの集合体であるマクロシナプスセ
ルを作り、このマクロシナプスセルを用いて神経回路網
半導体装置を構築しているので、ニューロンセルとシナ
プスセルとの間の配線を簡略化することができ、しかも
大規模な神経回路網の構造変更も容易に行うことができ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる全結合型神経回
路網半導体装置の構築手法を説明するための図、第２図
は本発明の第２の実施例に係わる全結合型神経回路網半
導体装置の構築手法を説明するための図、第３図は本発
明の第３の実施例に係わる全結合型神経回路網半導体装
置の構築手法を説明するための図、第４図は本発明の第
４の実施例に係わる３層ｆｅｅｄ−ｆｏｒｗａｒｄ神経
回路網半導体装置の構築手法を説明するための図、第５
図は二ニーロン数ＩＯの全結合型神経回路網の概略図、
第６図は入力層に４個、中間層に２個、出力層に４個の
ニューロンを持つ３層のｆｅｅｄ−ｆｏｒｗａｒｄ神経
回路網の概略図、第７図は本発明の第５の実施例に係わ
る３層ｆ’ｅｅｄ−ｒｏｒｗａｒｄ神経回路網半導体装
置の構築手法を説明するための図、第８図は本発明の第
６の実施例に係わるニューロン数ｔｏ’　Ｎの全結合型
神経回路網半導体装置の構築手法を説明するための図で
ある。 １・・・入力端子、 ２・・・出力端子、 ３・・・第１の配線（縦方向配線）、 ４・・・第２の配線（横方向配線）、 ５・・・シナプスセル、 ６・・・シナプス列セル、 ７・・・マクロシナプスセル、 ８．９．９’　・・・ニューロンセル、１０・・・神経
回路網セル、 １１・・・神経回路網プロトタイプ、 １２・・・横方向配線、 ８１・・・１Ｇ’個のシナプス列セル配置領域、８２・
・・Ｉ１０領域、 ８３・・・１０’　７２個のニューロンセル配置領域。

Claims (3)

【特許請求の範囲】
1. （１）複数のニューロンセルと複数のシナプスセルとか
   らなる神経回路網セルを複数個配列して構成される神経
   回路網半導体装置において、 前記神経回路網セルは、神経回路網におけるシナプスの
   機能、入力端子と接続されるセルを横切る第１の配線、
   及び出力端子と接続されるセルを横切る第２の配線を有
   するシナプスセルを、第１及び第２の配線同士がそれぞ
   れ接続されるようにマトリックス配置したマクロシナプ
   スセルと、 このマクロシナプスセルの両側に該マクロシナプスセル
   中の任意のシナプスセルに接続できるようにそれぞれ配
   置された神経回路網におけるニューロンの機能を有する
   ニューロンセルとからなり、 且つ前記神経回路網セルは、前記シナプスセルの第１又
   は第２の配線同士が接続されるように配列してなるもの
   であることを特徴とする神経回路網半導体装置。
2. （２）神経回路網におけるシナプスの機能、入力端子と
   のみ接続されたセルを横切る配線、及び出力端子とのみ
   接続されたセルを横切る配線を有するシナプスセルを、
   シナプスセル間で一方の配線を接続するように、一方向
   に複数個配列したシナプス列セルを構成し、 該シナプス列セルを、シナプス列セル間でシナプス列セ
   ル作成時に接続しなかった配線を接続するように、シナ
   プス列セル中のシナプスセルを配列した方向と直交する
   方向に複数個配列してマクロシナプスセルを構成し、 該マクロシナプスセルの両側に、神経回路網におけるニ
   ューロンの機能を有し、マクロシナプスセルのシナプス
   列を配列した方向と同じ幅のニューロンセルを、異なる
   ニューロンセルにはマクロシナプスセル中の異なるシナ
   プス列セル中の任意のシナプスセルに接続できるように
   、マクロシナプスセル中のシナプス列セル数だけ並べて
   神経回路網セルを構成し、 該神経回路網セルを、神経回路網セル間でマクロシナプ
   スセル作成時に接続した配線を接続するように複数個配
   列して神経回路網プロトタイプを構成し、 該神経回路網プロトタイプのニューロンセルとシナプス
   セルとを接続することにより神経回路網を実現してなる
   ことを特徴とする神経回路網半導体装置。
3. （３）神経回路網におけるシナプスの機能、入力端子と
   のみ接続されるセルを横切る配線、及び出力端子とのみ
   接続されるセルを横切る配線を有するシナプスセルを、
   シナプスセル間で一方の配線を接続するように、一方向
   に複数個配列したシナプス列セルを構成し、 該シナプス列セルを、シナプス列セル間でシナプス列セ
   ル作成時に接続しなかった配線を接続するように、シナ
   プス列セル中のシナプスセルを配列した方向と直交する
   方向に複数個配列してマクロシナプスセルを構成し、 該マクロシナプスセルの両側に、神経回路網におけるニ
   ューロンの機能を有し、マクロシナプスセルのシナプス
   列セルを配列した方向と同じ幅のニューロンセルを、異
   なるニューロンセルにはマクロシナプスセル中の異なる
   シナプス列セル中の任意のシナプスセルに接続できるよ
   うに、マクロシナプスセル中のシナプス列セル数だけ並
   べて神経回路網セルを構成し、 該神経回路網セルを、神経回路網セル間でマクロシナプ
   スセル作成時に接続した配線を接続するように複数個配
   列して神経回路網プロトタイプを構成し、 該神経回路網プロトタイプのニューロンセルとシナプス
   セルとを接続し、且つシナプスセルの入力端子及び出力
   端子と該セルを横切る配線とを選択的に接続することに
   より神経回路網を実現してなることを特徴とする神経回
   路網半導体装置。