KR920005391A - 바이폴라 트랜지스터 · 절연 게이트형 트랜지스터 혼재 반도체장치 - Google Patents

바이폴라 트랜지스터 · 절연 게이트형 트랜지스터 혼재 반도체장치 Download PDF

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KR920005391A
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도시까즈 세이
야스노리 다나까
히로유끼 하라
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아오이 죠이찌
가부시끼가이샤 도시바
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Abstract

내용 없음

Description

제목 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 의한 구성의 단면도,
제2도는 제1도의 구성에 의해 실현되는 등가 회로도,
제3도는 본 발명의 제2실시예를 도시한 단면도.

Claims (6)

  1. 반도체 기판(101)상에 베이스, 에미터, 콜렉터 중 제1활성영역(102)가 웰 상으로 형성된 제1극성의 바이폴라 트랜지스터(BTr1), 상기 바이올라 트랜지스터의 제1활성 영역과 백게이트가 공유하며 또 소오스, 드레인 영역이 제1활성 영역 표면 중에 형성된 제1도전형의 절연 게이트형 트랜지스터(MTr1), 및 상기 제1활성 영역 표면중에 설치된 상기 바이폴라 트랜지스터의 제1활성 영역 이외의 제2, 제3활성 영역(108 및 110)을 갖고 있는 것을 특징으로 하는 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치.
  2. 제1항에 있어서, 상기 각 영역을 상기 기판 상에 열 모양으로 배열하여 마스터 슬라이스로서 구성한 것을 특징으로 하는 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 바이폴라 트랜지스터(BTr2)의 제2, 제3의 활성 영역 중 적어도 한 영역(306)이 상기 제1도전형의 절연 게이트형 트랜지스터(MTr2)의 소오스(305), 드레인 영역(306)중 한 영역을 공유하는 것을 특징으로 하는 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치.
  4. 반도체 기판(1103)상에 베이스, 에미터, 콜렉터 중 제1활성 영역(1104)가 웰 상으로 형성된 제1극성의 바이폴라 트랜지스터(BTr11), 상기 바이폴라 트랜지스터를 끼우도록 배치되는 백게이트가 상기 제1활성 영역과 공유하고, 게이트전극(1107)로 분리된 소오스, 드레인 영역(1108)이 상기 제1활성 영역 표면 중에 형성된 제1도전형의 제1절연 게이트형 트랜지스터(MTr21) 및 백게이트가 상기 제1활성 영역과 공유하며, 또 게이트 전극으로 분리된 소오스, 드레인 중 한 영역이 제1활성 영역 표면중에 형성된 상기 바이폴라 트랜지스터의 제1활성 영역 이외의 제2, 제3활성 영역 중 한 영역과 공유하고 있는 제1도전형의 제2절연 게이트형 트랜지스터(MTr21′)로 구성되고, 일정한 주기성을 가지고 배열되는 패턴이 좌우대칭인 제1기본 블럭(1102) 및 상기 제1기본 블럭과 동일 주기성을 갖는 제2도전형의 절연 게이트형 트랜지스터가 배열되어 패턴이 좌우 대칭인 제2기본 블럭(1101)을 갖고 있고, 상기 제1기본블럭의 배열과 제2기본 블럭의 배열이 교대로 배치되어 게이트 어레이를 구성하는 것을 특징으로 하는 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치.
  5. 제4항에 있어서, 상기 바이폴라 트랜지스터(BTr13)이 NPN형, 상기 제1절연 게이트형 트랜지스터(MTr25)가 P채널형, 상기 제2절연 게이트형 트랜지스터(MTr25′)가 N채널형이고, 제2기본 블럭에는 바이폴라 트랜지스터를 포함하지 않는 구성인 것을 특징으로 하는 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체장치.
  6. 제4항에 있어서, 상기 제1, 제2기본 블럭의 패턴이 각각 상하, 좌우로 대칭인 것을 특징으로 하는 바이폴라 트랜지스터·게이트형 트랜지스터 혼재 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910014397A 1990-08-22 1991-08-21 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체 장치 KR950007345B1 (ko)

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KR920005391A true KR920005391A (ko) 1992-03-28
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