TW535280B

TW535280B - Semiconductor device and method of manufacturing the same

Info

Publication number: TW535280B
Application number: TW089123798A
Authority: TW
Inventors: Hiroaki Yokoyama
Original assignee: Nec Electronics Corp
Priority date: 1999-11-12
Filing date: 2000-11-10
Publication date: 2003-06-01
Also published as: KR100394126B1; US6559510B1; KR20010051580A; JP2001144192A

Description

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發明背景：本發明係有關於一種半導體裝置如SRAM (Static Random Access Memory)，以及其製造方法。就傳統來說，由α射線（α —ray )所引起的軟誤差 (soft error，在下文中簡稱為SER )經常發生於」與 SRAM裝置高度整合的半導體裝置中，如所描述的型態y 更明確地說’當為了高度整合別―裝置而將一個記憶單元（memory cell )的尺寸縮小，則該每單位記憶單元& 的電流亦縮小了。另一方面，該由自然元素鈾或類似物質所發散出的α射線被輻射入半導體記憶體裝置。、在此，顯然地為了密封該半導體記憶體裝置，該自然元素轴被微量地容納於一陶製的封裝或蓋體内。因此，大量的電洞對（electron-h〇le pairs)生成於基底。接著，生成的電子移動進入該基底並惡化儲存於記憶單元的資訊（information，也就是電荷（electric charge)。這導致該半導體記憶單元的錯誤操作（err〇r operation) ° 參考第1圖，該圖係說明作為相關別〇裝置主要部分的局電阻負載型記憶單元（high-resistance load type memory cell )之基本結構。該SRAM裝置包括一對傳導電晶體（transfer transistors ) ST 1 及ST2，一對驅動電晶體（driving transistors ) DT1 及DT2，與一對負載電阻（1〇ad res i stors ) L1 及L2 〇

535280 五、發明說明（2) 在該傳導電晶體ST1，一終端（源極（source)或没極 (drain))係連接於一位元線（bit line)BLl，而另一終端（源極或汲極）則連結於一節點（node ) N1。此外，該閘電極終端（gate electrode terminal)係連結於一字元線（word 1 i ne ) WL1。在該傳導電晶體ST2，一終端（源極或汲極）係連接於一位元線BL2，而另一終端（源極或汲極）則連結於一節點N2。此外，該閘電極終端係連結於一字元線WL2。在該驅動電晶體DT1，一終端（源極或汲極）係連結於一參考電壓（reference voltage) Vss，而另一終端 (源極或汲極）則連結於該節點N1。此外，該閘電極終端係連結於該節點N 2。在該驅動電晶體D T 2，一終端（源極或沒極）係連結於該參考電壓V s s，而另一終端（源極或汲極）則連結於該節點N 2 °此外，該閘電極終端係連結於該節點N j。在負載電阻L1，一終端係連結於一電源供應電壓（p〇wer supply voltage)Vcc，而另一終端則連結於該節點N1。在負載電阻L2，一終端係連結於該電源供應電壓 Vcc，而另一終端則連結於該節點n2。此外’ 一電容（capacit〇r ) C1係耦接於該節點N1，而一電容C2則耦接於該節點N2。舉例來說，NM0S可用以表示全部該傳導電晶體ST1、 ST2及該驅動電晶體dti、DT2。接著說明在此高電阻負載型記憶單元的SER電阻。

535280 五、發明說明（3) 在此電阻負載型記憶單元，該S E R電阻普遍地決定於流經該負載電阻LI，L2以及該節點電容量Cl，C2的電流 IL° 當該節點N1被給予一同等於記憶單元中vih之高電壓，流經該負載電阻L1以及該節點電容量c 1的電流I L與該 SER電阻會有以下的關係。這關係就是，在將位元線BL1放入該電源供應電壓Vcc 的情況下，當該傳導電晶體ST1被打開，該節點N1的電壓 V1 h會降低，其降低值約為傳導電晶體ST 1的臨限電壓 (threshold ) Vt，而使該電源供應電壓Vcc降低成為 Vcc-Vt 〇在此狀況下，若有充分的電流由電源供應電壓Vcc流經負載電阻L1，該電壓Vlh可被提升至該電源供應電壓 Vcc ° 在此記憶單元中，當傳導電晶體ST1被開啟而該電壓 Vlh由電源供應電壓vcc降低至Vcc-Vt，則由於節點電容量 C1變得較高的緣故，該電壓vih由該電源供應電壓Vcc降低至Vcc-Vt可能性也許會降低。另外’此時因為流經該負載電阻L1的電流I l較高且該節點電容量C1較高的緣故，電壓Vlh藉由電源供應器的電源供應電壓Vcc進一步回復至電源供應電壓Vcc的速度變得較快。在下文中，將參考第2圖至第7圖，說明製造高電阻負載5己憶單元（high resistance load memory cell)的方

2130-3571-PF.ptd 第7頁 535280 五、發明說明（4) 法0 在此第2圖至第7圖中’只顯示出第1圖中位於該節點 N1四周的記憶單元之其中一區域，而周邊線路部分係以省略0 參考第2圖，使用局部矽氧化法（Local Oxidati〇n of Silicon, LOCOS)將一厚的裝置絕緣矽氧化膜 2(device isolation silicon oxide film)以 4〇〇nm 的厚度形成於石夕基底1 (silicon substrate)的主表面上。之後，對於一形成記憶單元區域的唯一區域，一傳導電晶體，以及一驅動電晶體（就是NM0S )使用微影技術 (photolithography technique )將其開放。接著，使用離子植入技術（ion-implanting technique)將雜質（硼）植入而形成一 p型井區2i (P-type well region ) 〇其中，該離子係以介於1 x 1 〇i3至2 x 1 〇i3〔 cnf2〕的濃度，而以介於250至350〔Kev〕的加速電壓 (accelerating voltage)植入 °

雖然並未說明於圖中，該離子係同時地植入形成該裝置絕緣區’並且一P型雜質區（p — type impurity region )係形成於該裝置絕緣矽氧化膜2之下。此外，該離子的植入也是為了便於控制該電壓Vt。之後’該石夕基底1係以熱氧化（thermally oxidize)形成一閘石夕氧化膜3 (gate silicon oxide film)，其中該厚度約8nm。接著，使用CVD技術將一複晶矽膜

2130-3571-PF.ptd 第8頁 535280 五、發明說明

(polysilicon film)沈積至該閘矽氧化膜3，使其厚度達約1 0 0 n m。接著，使用熱擴散鱗（thermally diffusing phosphorus )將矽與鈦或鎢（高融點金屬）形成的的化合物（即石夕化合物）沈積至約1 〇〇 n m的厚度，而形成一聚合物0 更進一步地’使用微影技術（photolithography technique )形成該閘電極4的圖案。參考第3圖，對於一形成記憶單元區域的唯一區域，該傳導電晶體，以及該驅動電晶體（即NM〇s )，使用微影技術將其開放。之後’使用離子植入技術（ion implanting technique)，並以該閘電極4作為罩幕，將雜質（磷）以自動對準（361卜31丨21111^111：)的方式植入而形成一^型低濃度雜質區5 (N-type low concentration impurity region )° 其中，該離子係以介於1 x l〇13至3 χ 1〇13〔 cm_2〕的濃度’而以介於15至25〔Kev〕的加速電壓植入。接著’使用CVD技術，將矽氧化膜6以l〇〇nm至150nm 的厚度範圍形成於該裝置絕緣矽氧化膜2，該閘矽氧化膜 3，及該閘電極4。接下來參考第4圖，使用蝕刻技術（etching nique)將石夕氧化膜6回钱刻（etch-back)形成一夕氧化膜7 (sidewall silicon oxide film)於該閘

2130-3571-PF.ptd 第9頁 535280 五、發明說明（6) 電極4之側壁（s i dewa 1 1 )。之後，對於一形成記憶單元區域的唯一區域，該傳導電晶體，以及該驅動電晶體（就是，NM0S )使用微影技術將其開放。接著，使用離子植入技術，並以該閘電極4以及該側壁石夕氧化膜7作為罩幕，將雜質（磷）以自動對準的方式植入而形成一 N型高濃度雜質區8 (N_type high concentration impurity region ) 〇其中，該離子係以介於1 x l〇i5至5 χ ι〇15〔 cm_2〕的濃度，而以介於30至40〔 Kev〕的加速電壓植入。接著，使用CVD技術，將矽氧化膜9以1〇〇11111至15〇11111 的厚度範圍形成於該裝置絕緣矽氧化膜2，該閘矽氧化膜 3，及該閘電極4。進步地，使用CVD技術，將具有極佳回流 (reflow)特性之一 TE0S.BPSG膜10以約500nm的厚度沈積於該矽氧化膜9。、、之後，以介於80 0至9 0 0 °C的溫度範圍實行回流，其時間約30至80分鐘，而使該的表面變平^ 在此狀況下，該使表面變平的處理可避免複晶矽膜Η(將在之後形成）之線路層（wiring layer)的短路狀況發生。接下來參考第5圖，使用蝕刻技術打開一接觸孔1 i ，*暴露該石夕氧化膜9以及該™3』1^ 膜10。之後，使用離子植入技術，將雜質（磷）於該接觸

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孔11部分地植入該N型高濃度雜質區8 ,而形成N型高濃戶雜質區12。又其中，該離子係以介於1 χ 1〇14至1 χ 1〇15〔㈣々〕的濃度，而以介於40至60〔 Kev〕的加速電壓植入。展經由該接觸孔1 1 ,如第i圖所示之該驅動電晶體i以及4傳導電晶體ST1之傳導層（diffusion layer)，該負載電阻L1，以及該驅動電晶體DT2之閘電極係互相連接。' 其中’將離子植入係用以降低介於該負載電阻L1，該驅動電晶體DT1以及該傳導電晶體ST1之傳導層，以及該驅動電aa體D T 2之閘電極之間的接觸電阻（c 〇 n f a c 士 resistance) 〇進一步參考第6圖，使用CVD技術，將該複晶矽膜1 4以 10 0nm至150nm的厚度範圍沈積至該n型高濃度雜質區12以及該TEOS· BPSG 膜 10。之後，使用離子植入技術，將離子（磷）植入該複晶矽膜1 4的整個表面。其中’該離子係以介於5 X 1 〇12至3 X 1 〇13〔 cm-2〕的濃度，而以介於50至70〔 Kev〕的加速電壓植入。該離子植入係用以決定顯示於第1圖中之電阻值 (resistance value)。此植入狀況對於該SRAM的製造是重要的，因為該負載電阻L1的電阻值是該SRAM裝置（在待命狀態下）決定其消耗電流（c ο n s u m i n g c u r r e n t )的一參數。之後’使用微影技術將該複晶矽膜1 4形成圖案。接 2130-3571-PF.ptd 第11頁 535280 五、發明說明（8) 著，使用微影技術以及離子植入技術形成圖案，將離子 (磷）植入該複晶矽膜14以及該TEOS. BPSG膜10。其中，該離子係以介於1 X 1〇15至1 X 1〇丨6〔 cm-2〕的濃度’而以介於50至70〔Kev〕的加速電壓植入。在此，該複晶矽膜1 4係作為顯示於第1圖中的該負載電阻L1，而該離子的植入係用以形成第1圖中該電源供應電壓Vcc之線路圖案。進一步地，使用CVD技術，將矽氧化膜15以100nm至 15 0nm的厚度範圍沈積於該TEOS. BPSG膜10以及該複晶矽膜 14° | 之後，使用CVD技術將TEOS· BPSG膜16沈積，使其厚度達500nm至1 50 0nm的範圍。另外’為了使該表面平坦，使用化學機械研磨技術 (Chemical Mechanical Polishing ;CMP)研磨該 TEOS· BPSG膜1 6。該使表面變平的執行可避免該線路層短路狀況的發生。最後，參考第7圖，使用蝕刻技術打開一接觸孔1 7，而暴露該矽氧化膜9，該TE0S.BPSG膜10，該矽氧化膜15，以及該TEOS· BPSG膜16。之後’依序將一鈦膜以及一氮化鈦（titanium ni tride )(高融點金屬）沈積，而用鎢（高融點金屬）將該接觸孔1 7掩埋。接著’使用回餘刻技術（etch - back technique)將南融點金屬鎢回颠刻以便將鋁沈積。

第12頁 2130-3571-PF.ptd 535280 五、發明說明（9) 同時，使用微影技術將一鋁線路層丨8形成圖案。經由上述方法，該SRAM裝置之高電阻負載型記憶單元的主要部分就完成了。該有關於此種半導體裝置的相關技術係發表於例如日本未審查專利公報No· Sho· 62-31155 (Japanese Unexamined Patent publication (JPA)

No.Sho.62-31155 )以及日本未審查專利公報

No.Hei.8-23037 (Japanese Unexamined Patent Publication (JPA) No.Hei.8-23037) o 在此SRAM裝置之高電阻負載型記憶單元，當為了實現4 高度整合性而將該記憶單元的尺寸縮小，該節點電容量也被減少了。因此，該電壓Vlh由該電源供應電壓Vcc減少至 Vcc-Vt的機率變高。此外，該電壓vih經由該電源供應電壓V c c回復至該電源供應電壓V c c的時間也變慢了。因此’該SER電阻被惡化了（deterioration)。為避免該SER電阻的惡化，可能需要在該記憶單元區的整個表面形成一具有較P井區高濃度的p型雜質區。然而，此方法會惡化該傳導電晶體的基底偏壓性質 (substrate bias characteristic)。因此，由於該 ” SRAM裝置的高速度無法敏捷地實現，該SRAM裝置的方法難以實際地應用。發明概述：

2130-3571-PF.ptd 第13頁 535280 五、發明說明（ίο) 有鑑於此，本發明之一目的為提供一種半導體裝其中即使將一圮憶體的尺寸縮小，該裝置之會惡化其基底偏壓特性。电日日篮不本發明之另一目的為提供一種半導體裝置，該種能夠經由增加記憶單元的節點電容量而提高一SER電阻\ -傳ΪΪ1明’：種_裝置具有共接於-節點的至少傳導電日日體一驅動電晶體、以及一負載電阻。電型。井&，-置於-基底，ϋ具有一第一導另外’該裝置具有一第一雜質區並具有與該第一導雷刑知^ 又直於4井&中，守冤型相反的一第二導電型。再者’該裝置具有一第二雜質區，型，並且該雜質區沾抓於# — 一，、百4第一導電係設置於該第—雜質區的下方部分。此外该雜質區其中该節點節點係至少具雜質區。 /、"第雜質區以及該第二例如，該第—m ^ 屬於N型。型係屬於P型，而該第二導電型係七括該：置更包括-位元線以及-字元綠包括：第'終端、一第二終。該傳導電晶體端係連接於該節點第連；於該位元線，該第二终更明確地說，該傳端係連接至該字元線: 閘極，該第—终 =電日日體包括一源極，— 、鸲及该第二終端中之任一及極和一可為該源 535280

另一者為該汲極以及該第三終端為該閘極。包括？第一=以電端。該驅動電晶體節點？該第二終端‘二= 係連接於該兮笛=邊驅動電晶體包括-源極和…及極，而 :f 4及δ亥第一終端中之任一者為該源極，而另為該汲極。此外，該裝置更包括一電源供應電屢終端。該負載電阻包括-第-終端以及一第二終端，f亥第一終端係連接於該節點，而該=二終端係耦接於該電源供應電壓終端。再者，一節點電容係耦接於該節點。其中該節點電容具有一電容s，该傳導電晶體具有一基底偏壓特性。在此狀況下’戎第二雜質區係用以不惡化該基底偏壓特性地增加該電容量。此外，該裝置具有一軟誤差（soft err〇r )電阻，而該第二雜質區係用以加大該軟誤差電阻。圖式簡單說明：第1圖係一線路圖，其中顯示作為相關^0裝置之主要部分的高電阻負載型記憶單元之基本構造；第2圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載蜇記憶單元的製造方法；第3圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載塑記憶單元的製造方法；

535280 五、發明說明（12) 第4圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載型記憶單元的製造方法；第5圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載型記憶單元的製造方法；第6圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載型記憶單元的製造方法；第7圖係一剖面圖，其中顯示第1圖中節點四周之該高電阻負載型記憶單元的製造方法；第8圖係一剖面圖，其中顯示此發明實施例中節點四周之該高電阻負載型記憶單元的製造方法；第9圖係一剖面圖，其中顯示第8圖中節點四周之該高電阻負載型記憶單元的製造方法；以及第1 0圖係一剖面圖，其中顯示第8圖中節點四周之該高電阻負載型記憶單元的製造方法。符號說明： 1〜 1夕基底； 2〜 /裝置絕緣矽氧化膜； 3〜 <閘矽氧化膜； 4〜 /閘電極； 5〜N型低濃度雜質區； 6〜 /矽氧化膜； 7〜 /側壁矽氧化膜； 8〜N型高濃度雜質區； 9〜 /矽氧化膜； 10 -TE0S. BPSG 膜； 11 〜接觸孔； 12 〜N型高濃度雜質區； 13 〜P型雜質區； 14 〜複晶矽膜； f 15 〜矽氧化膜； 16 -TEOS. BPSG 膜；

2130-3571-PF.ptd 第16頁 535280 五、發明說明（13) ^--- 1 7〜接觸孔； 1 8〜銘線路層； 2 1〜Ρ型井區； ST1、ST2〜傳導電晶體； DTI、DT2〜驅動電晶體； LI、L2〜負載電晶體； BL1、BL2〜位元線； N1、N 2〜節點； WL1、WL2〜字元線； Vss ~參考電壓； Vcc〜電源供應電壓； Cl、C2〜電容； I L〜電流； V1 h〜電壓； V t〜傳導電晶體之臨限電壓。較佳實施例的說明：參考第8圖至第1 〇圖，其中說明有關相對於此發明實施例的高電阻負載型記憶單元之製造方法。在此實施例，於上述第2圖至第7圖中SRAM裝置的製程當中，只對於該第五第7圖進行改善。換句話說’說明於第2圖至第4圖之該最初製程係大體上地與此實施例之製程相同。因此，此實施例中的描述係以省略。其中，只有一區於第1圖中環繞該節點N1的記憶單元顯示於第8圖至第1 〇圖中，而該周圍線路區域的插圖係以省略。參考第8圖，使用蝕刻技術打開一接觸孔11，而暴露該矽氧化膜9以及該TE0S.BPSG膜10。之後，使用離子植入技術，將雜質（磷）於該接觸孔 Η部分地植入該N型高濃度雜質區8，而形成n型高濃度雜

2130-3571.PF.ptd 第17頁 535280 五、發明說明（14) 質區12 其中，該離子係以介於1 x 10u至i X 1〇15〔 cm_2〕的濃度，而以介於40至60〔Kev〕的加速電壓植入。經由該接觸孔1 1，顯示於第i圖中之該驅動電晶體 DT1以及傳導電晶體ST1的傳導層，該負載電阻u，以及該驅動電晶體DT2的閘電極係互相連接。 ) 其中，將離子植入係用以降低介於該負載電阻L1，該驅動電晶體DT1以及該傳導電晶體sn之傳導層以及該驅動電晶體DT2之閘電極之間的接觸電阻。接著’使用離子植入技術將雜質（硼）注入，而形成一P型雜質區13以便與該N型高濃度雜質區12的下方部分接觸0 其中，該離子係以介於1 X 1〇12至1 χ 1〇13〔 cm_2〕的濃度，而以介於60至80〔 Kev〕的加速電壓植入。進一步參考第9圖，使用CVD技術，將該複晶矽膜14以 10 0nm至150nm的厚度範圍沈積至該高濃度雜質區12以及該 TEOS·BPSG 膜10 〇接著，使用離子植入技術，將雜質（磷）注入該複晶矽膜1 4的整個表面。其中，該離子係以介於5 X ι〇ΐ2至3 χ 1〇13〔 cnf2〕的濃度，而以介於50至70〔Kev〕的加速電壓植入。該離子植入係用以決定顯示於第1圖中之電阻值 (resistance value)。此植入狀況對於該讣履的製造是重要的，因為該負載電阻L1的電阻值是該SRAM裝置（在

2130-3571-PF.ptd 535280 五、發明說明（15) 待命狀態下）決定其消耗電流（c 〇 n s u m i n g c u r r e n t )的一參數。之後’使用微影技術，形成該複晶矽膜1 4的圖形。接著，使用微影技術以及離子植入技術形成圖形，將離子 (磷）植入該複晶矽膜14以及該TEOS. BPSG膜10。其中，該離子係以介於1 X 1〇ΐ5至1 x i〇i6〔 cm-2〕的濃度，而以介於50至70〔Kev〕的加速電壓植入。在此，該複晶矽膜1 4係作為顯示於第1圖中的該負載電阻L1 ，而該植入離子係用以形成第1圖中該電源供應電壓Vcc之線路圖案。更進一步地’使用C V D技術’將石夕氧化膜1 5以1 〇〇 n m 至150nm的厚度範圍沈積於該TEOS· BPSG膜1〇以及該複晶石夕膜1 4 〇之後，使用CVD技術將該TE0S.BPSG膜16以5 00至 1 50 0nm的厚度範圍沈積。另外，為了使該表面平坦，使用化學機械研磨技術研磨該TE0S.BPSG膜16。該使表面變平的執行可避免該線路層短路狀況的發生。最後參考第1 0圖，使用蝕刻技術打開一接觸孔丨7，而暴露該矽氧化膜9，該TEOS· BPSG膜10，該；5夕氧化膜15，、及該TEOS· BPSG 膜 16。 ' ^ 之後，依序將一鈦膜以及一氮化鈦（titanium nitride )(高融點金屬）沈積，而用鎢（高融點金屬）將該接觸孔1 7掩埋。

2130-3571-PF.ptd 535280 五、發明說明（16) 接著’使用回餘刻技術（etch_back technique)將高融點金屬鎢回蝕刻以便將鋁沈積。更進一步地’使用微影技術形成該鋁線路層1 8的圖形。經由上述步驟，該SRAM裝置的高電阻負载型記憶單元之主要部份就完成了。在上述SRAM裝置的高電阻負載型記憶單元之製造方法’為了連接該第一驅動電晶體DT 1以及該第一傳導電晶，ST1的傳導層，該第一負載電阻u，以及該第二驅動電晶體DT2的閘電極，使用蝕刻技術將該第一接觸孔丨丨打開而暴露該第二矽氧化膜9以及該第一 TE0S.BPSG膜1〇。之後，於該第一接觸孔丨丨將雜質（磷）注入部分的該第一 N型高雜質區8，而形成該第型高雜質區12 。適當的能量注入雜質（硼）而形成濃度較該 ΡΙ井區21為面的該ρ型雜質㈣，且該該第二Ν型高雜質區12之下方部分相連接。 3係，、實際上’該節點Ν2係同時額外形成於第i圖中之 Π。因此，該節點N2與第1圖中之該節點Ni具有相同的構造。在此高電阻負載記憶單元，了型高濃度區12係用以接觸於該第：的中只透過該第一接觸孔丨丨的下方部分。其因此，:使為了高度的整合性而將該記憶單元細小’並不曰惡化該第一驅動電晶體州，該第二驅動； 535280 五、發明說明（17) 晶體DT2，該第一傳導電晶體ST1以及該第二傳導電晶體 ST2的電晶體特性。進一步地’記憶單元中的該節點N1的節點電容量以及該節點N2的節點電容量C2可以被增加，旅能夠不惡化該傳導電晶體ST1，ST2之基底偏壓特性地增加該SER電阻。此外’形成於該第二N型高雜質區丨2下方部分之該p型雜質區1 3，該雜質（硼）的注入濃度如果適當地選擇，能較上述相關製造方法所生產之高電阻負載型記憶單元加 2至5倍的SER電阻。承上丄依據此項發明的製造方法所述，將濃度較該P讀| 里井區為高的該P型雜質區形成於該記憶單元之節點的下方部分，能夠增加該節點電容量。的下因此’即使為了實現其高整合性而將該記憶單元的尺該SER雷^傳導電晶體的基底偏壓並不會下降，也能提高因此，相查六+ 人成導體F晋且亡乂於傳統情況，以此製造方法生產出來的半 2外八，較高的節點電容量。及高产I曾電阻是絕佳的，並且能獲得高度實行以 m、的向整合性半導體裝置。本發明，任和/ ^體實施例說明如上，但其並非用以限定内，當可進/可热習此記憶者’在不超越本發明之精神範圍以所附之申IT ^改與潤飾，然本發明之專利保護範圍，當甲叫專利範圍為準。、

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Claims

MilU 89123798

Ψ 1 · 一種SRAM裝置的製造方法，其中該31?0裝置包括共 I接於一節點的至少一傳導電晶體、一驅動電晶體，以及一于負載電晶體，該方法包括下列步驟： ^ 形成一井區於一基底，該井區具有第一導電型’ | 形成一第一雜質區於該井區中，該第一雜質區具有與 #該第一導電型相反的一第二導電型；以及々 % 設置一第二雜質區於該第一雜質區的下方部为，j第 I二雜質區具有該第一導電塑，且該第二雜質區的雜質濃度聖局於該井區， # 該節點至少具有該第一雜質區以及該第二雜質區。容 2 ·如申請專利範圍第1項所述的方法，其中· 該第一導電型係p型，而該第二導電塑係N塑。 3 ·如申請專利範圍第2項所述的方法，其中· j 該第二雜質區係藉由在該第一雜質區植入離子而形成。 4·如申請專利範圍第3項所述的方法，其中· 該離子係包含硼離子。 ^ 5 ·如申請專利範圍第1項所述的方法，吏包括 7 形成一接觸孔該第二雜質區上。 6·如申請專利範圍第丨項所述的方法，其中一茚點電容係耦接於該節點。 7 ·如申請專利範圍第6項所述的方法，其

535280 _案號 89123798_年月日_^_ 六、申請專利範圍該第二雜質區係用以不惡化該基底偏壓特性地增加該電容量。 8 ·如申請專利範圍第1項所述的方法，其中：該裝置具有一軟誤差電阻；以及該第二雜質區係用以加大該軟誤差電阻。

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