CN102568597B - 动态移位寄存电路以及包括该动态移位寄存电路的动态移位寄存器 - Google Patents

Abstract

本发明公开了一种动态移位寄存电路以及包括该动态移位寄存电路的动态移位寄存器。该动态移位寄存电路包括用于输入逻辑信号的信号输入端、用于输入时钟信号的第一时钟输入端、用于输入与所述时钟信号互补信号的第二时钟输入端、动态移位寄存单元、锁定单元、缓冲单元以及信号输出端。本发明的动态移位寄存电路和动态移位寄存器，在实现动态移位寄存功能的同时，能够有效地防止因寄生电容影响而造成的信号传递输出不稳定的现象发生。

Description

动态移位寄存电路以及包括该动态移位寄存电路的动态移位寄存器

技术领域

本发明涉及移位寄存器，更具体地，是一种用于液晶显示器驱动电路中的动态移位寄存电路以及包括该动态移位寄存电路的动态移位寄存器。

背景技术

随着低温多晶硅背板技术被越来越多的平板显示器厂商使用，并且由于低温多晶硅薄膜晶体管(TFT)器件的良好特性，从而使得显示面板集成一部分驱动电路成为可能。

通常而言，当显示面板工作时，TFT阵列必须要有扫描动作，以逐一地打开每条扫描通道，使得此行的数据信号传输入TFT阵列内的每一个显示单元。因此，移位寄存器电路成为执行这一动作所必不可少的组成部分。移位寄存器是能够延时数据信号并保存二进制数据信号的电路，其一般由多级移位寄存电路构成。

更具体地，在移位寄存器工作期间，任意时刻，移位寄存器的每一级电路均可保存二进制的一比特数据，该一比特数据分别对应每一级电路中输出节点的高电压或低电压，而且其保存时间为时钟脉冲信号的一个周期。时钟脉冲信号同时驱动每一级电路，使每一级电路的输出端周期性地在每一个时钟周期结束时输出该一比特数据到相连的下一级电路。在时钟脉冲信号的连续驱动下，该一比特数据依次通过 移位寄存器的每一级电路，即从第一级电路的输入端到最后一级电路的输出端。每一时钟周期内，各级电路的输入端接收到一新的比特数据，同时该级电路对其本身保存的一比特数据进行移位并将该数据输出到下一级电路。

移位寄存器通常可分为静态移位寄存器和动态移位寄存器两种。如图1所示，是基本的动态移位寄存电路，包括3个晶体管T1、T2、T3，一个电容C，两个互补的输入时钟信号CK、CKB，电源信号VGH，以及输入信号IN和输出信号OUT。如图2所示，在完成从信号IN到信号OUT的传递后，连接到T3漏极的CKB周期变化时，因为T3元件本身存在的寄生电容，会由于CKB的变化而影响到输出端OUT，从而造成输出信号OUT的不稳定。结合图1和图2可以看出，信号IN为低电平有效。移位寄存电路完成对该信号IN移位操作后，输出信号OUT的非有效信号波形一直是抖动的。

因此，需要一种新的动态移位寄存电路，使得信号的传递输出更加稳定。

发明内容

本发明的目的，在于克服现有的动态移位寄存电路中输出信号不稳定的缺陷，从而提供了一种新的动态移位寄存电路以及包括该动态移位寄存电路的动态移位寄存器。

本发明的动态移位寄存电路包括用于输入逻辑信号的信号输入端、用于输入时钟信号的第一时钟输入端、用于输入与所述时钟信号互补信号的第二时钟输入端、动态移位寄存单元、锁定单元、缓冲单元以及信号输出端。

在一个实施方式中，所述动态移位寄存单元包括：第一晶体管，其源极连接到第一参考电源；第二晶体管，其源极连接到所述第一时钟输入端，漏极连接到所述第一晶体管的栅极；第三晶体管，其栅极连接到所述信号输入端，源极连接到所述第一晶体管的漏极，漏极连接到所述第二晶体管的栅极；第四晶体管，其栅极连接到所述信号输入端，源极连接到第二参考电源，漏极连接到所述第三晶体管的漏极；第五晶体管，其栅极连接到第二时钟输入端，源极连接到所述第二参考电源，漏极连接到所述第二晶体管的漏极；电容器，其两端分别连接到所述第四晶体管的栅极和漏极；所述锁定单元包括：第六晶体管，其源极连接到所述第二参考电源，漏极连接到所述第二晶体管的漏极；第一反相器，其输入端连接到所述第六晶体管的漏极，其输出端连接到所述第六晶体管的栅极；所述缓冲单元包括：第二反相器，其输入端连接到所述第一反相器的输出端，其输出端连接到所述信号输出端。或者所述缓冲单元包括：多个级联的反相器，其第一级输入端连接到所述第一反相器的输出端，其最后一级输出端连接到所述信号输出端。

所述第一晶体管、所述第二晶体管、所述第三晶体管为P型晶体管，所述第四晶体管、所述第五晶体管、所述第六晶体管为N型晶体管。所述第一反相器和第二反相器由一个或多个反相单元组成。

在另一个实施方式中，所述动态移位寄存单元包括：第一晶体管，其源极连接到第一参考电源，栅极连接所述信号输入端；第二晶体管，其栅极连接到所述第二时钟输入端，源极连接到所述第一参考电源；第三晶体管，其栅极连接到所述信号输入端，漏极连接到所述第一晶体管的漏极；第四晶体管，其栅极连接到所述第二晶体管的漏极，源极连接到第二参考电源，漏极连接到所述第三晶体管的源极；第五晶 体管，其栅极连接到所述第一晶体管的漏极，源极连接到所述第一时钟输入端，漏极连接到所述第二晶体管的漏极；电容器C，其两端分别连接到所述第一晶体管的栅极和漏极。所述锁定单元包括：第六晶体管，其源极连接到所述第一参考电源，漏极连接到所述第二晶体管的漏极；第一反相器，其输入端连接到所述第六晶体管的漏极，其输出端连接到所述第六晶体管的栅极。所述缓冲单元包括：第二反相器，其输入端连接到所述第一反相器的输出端，其输出端连接到所述信号输出端。

所述第一晶体管、所述第二晶体管、所述第六晶体管为P型晶体管，所述第三晶体管、所述第四晶体管、所述第五晶体管为N型晶体管。或者所述缓冲单元包括：多个级联的反相器，其第一级输入端连接到所述第一反相器的输出端，其最后一级输出端连接到所述信号输出端。

在一个实施方式中，本发明的移位寄存器，包括串联的多个动态移位寄存级{Sn}，并且由时钟发生器产生的时钟信号以及互补时钟信号输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号输入至该动态移位寄存器的第一动态移位寄存级{S1}，所述动态移位寄存级{Sn}由上述本发明的动态移位寄存电路构成，其中：所述输入信号输入到所述第一动态移位寄存级{S1}的信号输入端；所述任一个动态移位寄存级{Sn-1}的信号输出端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输入端相连接；以及所述时钟信号和互补时钟信号依各寄存级交错地分别输入到所述各动态移位寄存级的第一时钟输入端和第二时钟输入端。

在另一个实施方式中，本发明的动态移位寄存器，包括串联的多个动态移位寄存级{Sn}，并且由时钟发生器产生的时钟信号或互补时钟信号输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号输入至该动态移位寄存器的第一动态移位寄存级{S1}，所述动态移位寄存级{Sn}由上述本发明的动态移位寄存电路构成，其中：所述输入信号输入到所述第一动态移位寄存级{S1}的信号输入端；所述任一个动态移位寄存级{Sn-1}的信号输出端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输入端相连接；所述时钟信号和互补时钟信号依各寄存级交错地输入到各寄存级{Sn}的第一时钟输入端；以及所述任一个动态移位寄存级{Sn-1}的第二时钟输入端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输出端相连接。

本发明的动态移位寄存电路和动态移位寄存器，在实现动态移位寄存功能的同时，能够有效地防止因寄生电容影响而造成的信号传递输出不稳定的现象发生。

附图说明

图1是现有的一种动态移位寄存电路的电路图；

图2是图1中电路各信号的时序图；

图3是本发明的动态移位寄存电路的结构框图；

图4是本发明的动态移位寄存电路的一个实施例的结构示意图；

图5是图4中所示的本发明的动态移位寄存电路的工作时序图；

图6是本发明的动态移位寄存电路的另一个实施例的结构示意图；

图7是图6中所示的本发明的动态移位寄存电路的工作时序图；

图8是本发明的提供的动态移位寄存器的结构示意图；

图9是包含图4所示动态移位寄存电路的动态移位寄存器各信号的工作时序图；

图10是包括有图4中动态移位寄存电路的另一种实施方式的动态移位寄存器的示意图。

具体实施方式

如图3所示，是本发明的动态移位寄存电路100的结构框图。如图所示，动态移位寄存电路100包括用于输入逻辑信号的信号输入端IN、用于输入时钟信号的第一时钟输入端CK1、用于输入与所述时钟信号互补信号的第二时钟输入端CK2、顺次相连的动态移位寄存单元110、锁定单元120、缓冲单元130以及信号输出端OUT。动态移位寄存单元110在该时钟信号及其互补信号的控制下将输入端IN的输入信号移位后输出；锁定单元120将动态移位寄存单元110的输出信号中非有效信号的电平锁定并输出；缓冲单元130将锁定单元120的输出信号做缓冲处理并从输出端OUT输出信号。

如图4所示，是本发明的移位寄存电路的一个实施例的结构示意图。具体地，动态移位寄存单元110包括：第一晶体管M1，其源极连接到第一参考电源VDD；第二晶体管M2，其源极连接到第一时钟输入端CK1，漏极连接到第一晶体管M1的栅极；第三晶体管M3，其栅极连接到信号输入端IN，源极连接到第一晶体管M1的漏极，漏极连接到第二晶体管M2的栅极；第四晶体管M4，其栅极连接到信号输入端IN，源极连接到第二参考电源VEE，漏极连接到第三晶体管M3的 漏极；第五晶体管M5，其栅极连接到第二时钟输入端CK2，源极连接到第二参考电源VEE，漏极连接到第二晶体管M2的漏极；电容器C，其两端分别连接到第四晶体管M4的栅极和漏极。锁定单元120包括：第六晶体管M6，其源极连接到第二参考电源VEE，漏极连接到第二晶体管M2的漏极；第一反相器F1，其输入端连接到第六晶体管M6的漏极，其输出端连接到第六晶体管M6的栅极。缓冲单元130包括：第二反相器F2，其输入端连接到第一反相器F1的输出端，其输出端连接到信号输出端OUT。如图4所示，缓冲单元130只包括一个反相器F2。这只是优选实施方式。事实上，缓冲单元130也可以包括多个(2个或2个以上)级联的反相器，其第一级输入端连接到第一反相器F1的输出端，其最后一级输出端连接到所述信号输出端OUT。

图4中，晶体管M1-M6均为MOS器件，其中M1、M2、M3为P型晶体管，M4、M5、M6为N型晶体管。第一参考电源VDD为高电平电压源，第二参考电源VEE为低电平电压源。

以下结合图4，以及图5的该电路各信号的时序图，对该移位寄存电路的工作原理进行详细说明。图5中分别显示了第一时钟输入端CK1、第二时钟输入端CK2、信号输入端IN、图3中N1(即第一晶体管M1的漏极)、N2(即第四晶体管M4的漏极)、N3(即第二晶体管M2的漏极)、N4(即第一反相器F1的输出端)处、以及信号输出端OUT等处的信号时序。其中，各信号的高电平(即第一参考电源VDD)为10V，低电平(即第二参考电源VEE)为-5V。

具体地，在T1时刻，信号输入端IN为高电平，第一时钟输入端CK1为低电平，IN的高电平使第四晶体管M4打开，N2处为低电平， 由于电容C内的电荷守恒，N2保持在低电平，同时使第二晶体管M2打开，N3处输出CK1的低电平。

接下来，在T2时刻，IN为低电平，第四晶体管M4关闭，N2处因为电荷守恒原理仍保持在低电平，仍然使M2打开，N3处输出CK1的高电平。

在T3时刻，第二时钟输入端CK2为高电平，第五晶体管M5打开，N3处为低电平。此时IN和N3处均为低电平状态，第一晶体管M1和第三晶体管M3打开，VDD信号直接进入N2处，使其升至高电平，并使第二晶体管M2关闭。在T3此后的时间内，M2始终处于关闭状态，从而使N3保持低电平。N3处的电位同时受第二晶体管M2、第五晶体管M5影响。该实施方式中，第二晶体管M2为PMOS，低电平有效时打开，第五晶体管M5为NMOS，高电平有效时打开。因此，N3处电位在信号输入端IN的输入信号激励下，会在同时间段，以及下个时间段将CK1信号输入。CK2信号主要用于将N3的电位作一个复位动作，即使得N3的电位恢复到非有效信号的电位(此时为低电位)。

当N3处为高电平状态(有效信号)时，通过锁定单元120的反相器F1，转变为N4处的低电平，使第六晶体管M6关闭，然后通过缓冲单元130的反相器F2后，输出OUT为高电平。而当N3处为低电平(非有效信号)时，通过锁定单元120的反相器F2，转变为N4处的高电平，使M6打开，VEE信号进入N3处，使N3点锁定并保持稳定的低电平，这样N4处保持稳定的高电平；然后再通过缓冲单元130的 反相器F2后，输出OUT为低电平。因此，锁定单元120实际上是将N3处的非有效信号的电位(此时为低电位)锁定，使之稳定、不抖动。

缓冲单元130的作用是将输出信号的可负载能力加强，以及确定输出信号的高低电位。

本发明的电路中，由于N2处因电荷守恒原理将被拉到更低电位，进而抑制晶体管寄生电容对动态逻辑电路信号传递正确性的影响。在移位寄存单元后增加锁定单元，可使非有效信号的电位(此时为低电位)的输出更加稳定。

如图6所示，是本发明的移位寄存电路的另一个实施例的结构示意图。具体地，动态移位寄存单元110包括：第一晶体管M1，其源极连接到第一参考电源VDD，栅极连接输入端IN；第二晶体管M2，其栅极连接第二时钟输入端CK2，源极连接到第一参考电源VDD；第三晶体管M3，其栅极连接到信号输入端IN，漏极连接到第一晶体管M1的漏极；第四晶体管M4，其栅极连接到第二晶体管M2的漏极，源极连接到第二参考电源VEE，漏极连接到第三晶体管M3的源极；第五晶体管M5，其栅极连接到第一晶体管M1的漏极，源极连接到第一时钟输入端CK1，漏极连接到第二晶体管M2的漏极；电容器C，其两端分别连接到第一晶体管M1的栅极和漏极。锁定单元120包括：第六晶体管M6，其源极连接到第一参考电源VDD，漏极连接到第二晶体管M2的漏极；第一反相器F1，其输入端连接到第六晶体管M6的漏极，其输出端连接到第六晶体管M6的栅极。缓冲单元130包括：第二反相器F2，其输入端连接到第一反相器F1的输出端，其输出端连接到信号输出端OUT。如图6所示，缓冲单元130只包括一个反相器 F2。这只是优选实施方式。事实上，缓冲单元130也可以包括多个(2个或2个以上)级联的反相器。

图6中，晶体管M1-M6均为MOS器件，其中M1、M2、M6为P型晶体管，M3、M4、M5为N型晶体管。第一参考电源VDD为高电平电压源，第二参考电源VEE为低电平电压源。

图7为图6所示移位寄存电路的时序图，结合图6和图7可以分析出该移位寄存电路的工作原理，与图4所示的移位寄存电路的工作原理相对应，在此不再进行详述。简单分析可得出如下结论：

当N3处为低电平状态(有效信号)时，通过锁定单元120的反相器F1，转变为N4处的高电平，使第六晶体管M6关闭，然后通过缓冲单元130的反相器F2后，输出OUT为低电平。而当N3处为高电平(非有效信号)时，通过锁定单元120的反相器F2，转变为N4处的低电平，使M6打开，VDD信号进入N3处，使N3点锁定并保持稳定的高电平，这样N4处保持稳定的低电平；然后再通过缓冲单元130的反相器F2后，输出OUT为高电平。因此，锁定单元120实际上是将N3处的非有效信号的电位(此时为高电位)锁定，使之稳定、不抖动。

如图8所示，是利用上述移位寄存电路构成的多极动态移位寄存器的示意图。该动态移位寄存器包括串联的多个动态移位寄存级{Sn}(S1，S2，...，Sn-1，Sn，...)，并且由时钟发生器200产生的时钟信号CK以及互补时钟信号CKB输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号INPUT输入至该动态移位寄存器的第一动态移位寄存级{S1}。各动态移位寄存级{Sn}由上述图4或图6中所示的动态移位寄存电路100构成，其中输入信号INPUT输入到第一动态移位 寄存级{S1}的信号输入端IN；任一个动态移位寄存级{Sn-1}的信号输出端OUTPUTn与该动态移位寄存级{Sn-1}的下一级动态移位寄存级{Sn}的信号输入端IN相连接。

在与时钟发生器的连接上，时钟信号CK和互补时钟信号CKB依各寄存级交错地分别与所述各动态移位寄存级{Sn}的第一时钟输入端CK1和第二时钟输入端CK2相连接。例如，在第一移位寄存级{S1}(以及第3、5...等第奇数个寄存级)，信号CK输入到该寄存级的第一时钟输入端CK1，信号CKB输入到该寄存级的第二时钟输入端CK2；在第二移位寄存级{S2}(以及第4、6...等第偶数个寄存级)，信号CKB输入到该寄存级的第一时钟输入端CK1，而信号CK输入到该寄存级的第二时钟输入端CK2。信号CK，CKB，IN，以及寄存器中的前三个寄存级OUTPUT1-OUTPUT3的时序如图9所示。如图所示，每个动态移位寄存级的信号输入端接收新的比特数据(表现为高电平)，同时该动态移位寄存级对本身保存的比特数据进行移位并将该数据输出到下一个动态移位寄存级。

如图10所示，是利用图4或图6中动态移位电路组成的另一种形式的动态移位寄存电路。以图4为例，图4中的电路在T3时刻引入高电平的CK2信号打开第五晶体管M5，使VEE信号进入N3处，将N3拉至低电位，从而起到信号重置(RESET)的作用。上述动态移位寄存器，即是利用时钟发生器200产生的时钟信号或时钟互补信号，来实现该信号重置功能。在图10所示的实施方式中，各移位寄存级{Sn-1}不使用时钟信号，而是利用下一个移位寄存级{Sn}中的输出信号OUTPUTn，来实现信号重置功能。该输入信号同样在T3时刻为高电平信号，并使VEE信号进入N3处，进行信号重置。

具体地，如图所示，该实施方式的动态移位寄存器包括串联的多个动态移位寄存级{Sn}，并且由时钟发生器200产生的时钟信号CK或互补时钟信号CKB输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号INPUT输入至该动态移位寄存器的第一动态移位寄存级{S1}。各动态移位寄存级{Sn}亦由图4或6中的动态移位寄存电路构成。

更具体地，输入信号INPUT输入到所述第一动态移位寄存级{S1}的信号输入端IN；任一个动态移位寄存级{Sn-1}的信号输出端OUT与该动态移位寄存级{Sn-1}的下一级动态移位寄存级{Sn}的信号输入端IN相连接；时钟信号CK和互补时钟信号CKB依各寄存级交错地输入到各寄存级{Sn}的第一时钟输入端CK1；并且任一个动态移位寄存级{Sn-1}的第二时钟输入端CK2与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输出端OUT相连接。该种构成方式，也能保证动态移位寄存功能的实现。

综上所述，本发明的动态移位寄存电路和动态移位寄存器，在实现动态移位寄存功能的同时，能够有效地防止因寄生电容影响而造成的信号传递输出不稳定的现象发生，并且该动态移位寄存器可集成地设计在显示面板上，这减少了面板边框的宽度。

容易理解，以上所述仅为本发明较为优选的实施方式，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种动态移位寄存电路，其特征在于，该电路包括用于输入逻辑信号的信号输入端、用于输入时钟信号的第一时钟输入端、用于输入与所述时钟信号互补信号的第二时钟输入端、动态移位寄存单元、锁定单元、缓冲单元以及信号输出端；

所述动态移位寄存单元包括：

第一晶体管，其源极连接到第一参考电源；

第二晶体管，其源极连接到所述第一时钟输入端，漏极连接到所述第一晶体管的栅极；

第三晶体管，其栅极连接到所述信号输入端，源极连接到所述第一晶体管的漏极，漏极连接到所述第二晶体管的栅极；

第四晶体管，其栅极连接到所述信号输入端，源极连接到第二参考电源，漏极连接到所述第三晶体管的漏极；

第五晶体管，其栅极连接到所述第二时钟输入端，源极连接到所述第二参考电源，漏极连接到所述第二晶体管的漏极；

电容器，其两端分别连接到所述第四晶体管的栅极和漏极；

所述锁定单元包括：

第六晶体管，其源极连接到所述第二参考电源，漏极连接到所述第二晶体管的漏极；第一反相器，其输入端连接到所述第六晶体管的漏极，其输出端连接到所述第六晶体管的栅极。

2.根据权利要求1所述的动态移位寄存电路，其特征在于，所述缓冲单元包括：第二反相器，其输入端连接到所述第一反相器的输出端，其输出端连接到所述信号输出端；

或者所述缓冲单元包括：

多个级联的反相器，其第一级输入端连接到所述第一反相器的输出端，其最后一级输出端连接到所述信号输出端。

3.根据权利要求1或2所述的动态移位寄存电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管为P型晶体管，所述第四晶体管、所述第五晶体管、所述第六晶体管为N型晶体管。

4.一种动态移位寄存电路，其特征在于，该电路包括用于输入逻辑信号的信号输入端、用于输入时钟信号的第一时钟输入端、用于输入与所述时钟信号互补信号的第二时钟输入端、动态移位寄存单元、锁定单元、缓冲单元以及信号输出端；

所述动态移位寄存单元包括：

第一晶体管，其源极连接到第一参考电源，栅极连接所述信号输入端；

第二晶体管，其栅极连接到所述第二时钟输入端，源极连接到所述第一参考电源；第三晶体管，其栅极连接到所述信号输入端，漏极连接到所述第一晶体管的漏极；第四晶体管，其栅极连接到所述第二晶体管的漏极，源极连接到第二参考电源，漏极连接到所述第三晶体管的源极；

第五晶体管，其栅极连接到所述第一晶体管的漏极，源极连接到所述第一时钟输入端，漏极连接到所述第二晶体管的漏极；

电容器C，其两端分别连接到所述第一晶体管的栅极和漏极；

所述锁定单元包括：

第六晶体管，其源极连接到所述第一参考电源，漏极连接到所述第二晶体管的漏极；第一反相器，其输入端连接到所述第六晶体管的漏极，其输出端连接到所述第六晶体管的栅极。

5.根据权利要求4所述的动态移位寄存电路，其特征在于，所述缓冲单元包括：第二反相器，其输入端连接到所述第一反相器的输出端，其输出端连接到所述信号输出端；

或者所述缓冲单元包括：

多个级联的反相器，其第一级输入端连接到所述第一反相器的输出端，其最后一级输出端连接到所述信号输出端。

6.根据权利要求4或5所述的动态移位寄存电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第六晶体管为P型晶体管，所述第三晶体管、所述第四晶体管、所述第五晶体管为N型晶体管。

7.一种动态移位寄存器，包括串联的多个动态移位寄存级{Sn}，并且由时钟发生器产生的时钟信号以及互补时钟信号输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号输入至该动态移位寄存器的第一动态移位寄存级{S1}，其特征在于：所述动态移位寄存级{Sn}由权利要求1-2、4-5中任一项所述的动态移位寄存电路构成，其中：

所述输入信号输入到所述第一动态移位寄存级{S1}的信号输入端；所述任一个动态移位寄存级{Sn-1}的信号输出端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输入端相连接；以及所述时钟信号和互补时钟信号依各寄存级交错地分别输入到所述各动态移位寄存级的第一时钟输入端和第二时钟输入端。

8.一种动态移位寄存器，包括串联的多个动态移位寄存级{Sn}，并且由时钟发生器产生的时钟信号或互补时钟信号输入至该动态移位寄存器内的各动态移位寄存级{Sn}，输入信号输入至该动态移位寄存器的第一动态移位寄存级{S1}，其特征在于：

所述动态移位寄存级{Sn}由权利要求1-2、4-5中任一项所述的动态移位寄存电路构成，其中：

所述输入信号输入到所述第一动态移位寄存级{S1}的信号输入端；所述任一个动态移位寄存级{Sn-1}的信号输出端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输入端相连接；

所述时钟信号和互补时钟信号依各寄存级交错地输入到各寄存级{Sn}的第一时钟输入端；以及

所述任一个动态移位寄存级{Sn-1}的第二时钟输入端与该动态移位寄存级的下一级动态移位寄存级{Sn}的信号输出端相连接。