JP2555379B2 - シュミットトリガーを持ったｔｔｌ／ｃｍｏｓコンパチブル入力バッファ - Google Patents

シュミットトリガーを持ったｔｔｌ／ｃｍｏｓコンパチブル入力バッファ

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JP2555379B2 JP62278427A JP27842787A JP2555379B2 JP 2555379 B2 JP2555379 B2 JP 2555379B2 JP 62278427 A JP62278427 A JP 62278427A JP 27842787 A JP27842787 A JP 27842787A JP 2555379 B2 JP2555379 B2 JP 2555379B2
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Description

【発明の詳細な説明】 技術分野 本発明は、シュミットトリガーを設けたTTL/CMOSコン
パチブル入力バッファに関するものである。
従来技術 従来のバイポーラ集積回路は、低電圧論理レベルで動
作している。典型的には、TTL論理回路用の低即ち論理
「０」は、0.0乃至0.8Vの範囲であり、且つ高即ち論理
「１」は2.0乃至5.0Vの範囲である。従って、論理０と
論理１との間の区別をする為には、CMOSインバータは、
0.8Vと2.0Vの間のどこかにおいてスイッチングすること
が可能でなければならず、好適には、可及的に広い雑音
余裕を与える為には約1.4Vであることが望ましい。CMOS
インバータは、一般的には、4.5V乃至15Vの電圧範囲に
おいて動作し、5Vが典型的である。CMOSインバータ内の
Ｐチャンネルトランジスタのソースが5Vへ接続されてい
ると、例えば、Ｐチャンネルトランジスタは、最低で2.
0VのTTL論理「１」がそのゲートへ印加されると、定常
状態電流を流させる。従って、TTL/CMOSバッファ内のCM
OS入力インバータのスイッチング乃至はトリガー点を約
1.4Vに確立させて、雑音余裕を最大とさせることが望ま
しく、且つ定常状態パワー消費を減少させる為に入力バ
ッファにおけるＰチャンネルトランジスタのソース上に
5V未満の電圧を与えることが望ましい。
TTL論理回路及びCMOS回路の動作電圧における差異に
関する問題を解消する為に、種々の解決法が提案されて
いる。例えば、Noufer et al.に1984年９月11日に発行
された米国特許第4,471,242号は、静的（非スイッチン
グ動作中）条件においてCMOS入力インバータを介して低
い電流で、CMOS信号に対するTTL信号のバッファリング
を行なうTTL/CMOS入力バッファを開示している。これ
は、CMOS入力インバータ内のＰチャンネルトランジスタ
のソースへ選択した基準電圧を供給することによって達
成される。該基準電圧は、TTL論理「１」（2.0V）の最
低電圧レベルからＰチャンネルトランジスタのスレッシ
ュホールド電圧を差し引いた値未満に選択される。
同様に、1984年10月２日にNouferに対して発行された
米国特許第4,475,050号は、TTL入力信号の電圧レベルに
応答する入力インバータ内のＰチャンネルトランジスタ
のソースへ基準電圧を供給することによってTTLのCMOS
インバータを介してのCMOS入力バッファへの電流の流れ
を防止する。
1984年９月４日にLuke et al.に対して発行された米
国特許第4,469,959号は、入力インバータ段のスイッチ
点を比較的一定の値に維持する為に負荷トランジスタの
基板効果を保証するバイパス手段を開示している。
例えば高々60である比較的多数の入力バッファが回路
網内に設けられると、全ての入力が同時的にスイッチさ
れる場合、1985年９月19日に出願された係属中の米国特
許出願第778,344号に開示される如き回路に使用する場
合等の如く、インバータのトリガー点は、入力インバー
タへ供給される基準電圧が変化すると、変化する。接続
されており且つ同時的にスイッチされる入力バッファの
数が大きくなればなる程、電位ピーク間のノイズ即ち雑
音が一層大きくなる。同時的なスイッチングは、電流源
上のドレインが基準電圧を変動させることとなる。入力
インバータの遷移時間が遅い場合、例えばそれが入力イ
ンバータのトリガー点の波形と１回を越えて交差する場
合、入力は論理レベル1010を持つものとして解釈され、
従って入力バッファの出力端においてマルチプル即ち多
数の遷移が現れることとなる。入力バッファ回路の入力
段をスイッチングする場合に、過渡的減少に対する感度
を減少させ且つピークツーピーク即ちピーク間のノイズ
を減少させることが望ましい。
目的 本発明は、以上の点に鑑みなされたものであって、上
述した如く従来技術の欠点を解消し、基準電圧上のノイ
ズに対する入力バッファの感度を減少させ且つ遅い入力
遷移に対して改善した公差を与える為にシュミットトリ
ガーを具備するTTL/CMOSコンパチブル入力バッファを提
供することを目的とする。
構成 シュミットトリガーの動作は、ヒステリシスによって
特徴付けられ、従ってその入力電圧が下降している時
は、入力電圧が上昇している時よりも、トリガー点は低
く、且つトリガー点の電圧レベルにおける差異は、ノイ
ズに対する改良した公差を与え且つノイズに対する免疫
性を向上させる。又、本発明回路においては、基準電圧
に関連するノイズは、大型のコンデンサによって減衰さ
れており、且つ大型のトランジスタが電圧波形の振れを
制限する為に真の電圧源を与えている。
実施例 第１図を参照すると、TTL/CMOSコンパチプル入力バッ
ファは、シュミットトリガー10及び基準電圧発生器20を
有している。基準電圧発生器20は、シュミットトリガー
のトリガー点を約1.4Vの所望のレベルに確立させる為の
基準電圧を供給する。シュミットトリガー10は、ノイズ
免疫性を効果的に向上させるヒステリシス特性を持って
おり、且つ本発明入力バッファ回路において、前述した
係属中の米国特許出願に開示されている入力バッファ内
に組み込まれているインバータ回路を置換する為に使用
されている。
第１図を参照すると、シュミットトリガーは、Ｐチャ
ンネルエンハンスメント型トランジスタM1及びＮチャン
ネルエンハンスメント型トランジスタM2,M3及びM4を有
している。トランジスタM1,M2及びM3のゲート電極は、
リード13を介して入力信号Vinを受け取るべく接続され
ており、且つトランジスタM1及びM2のドレインはトラン
ジスタM4のゲートへ接続されて、リード16を介して出力
端子Voutへ結合している。トランジスタM1のソースは、
トランジスタM4のドレインへ接続されており、リード21
を介して基準電圧発生器20へ結合している。トラジスタ
M3のドレインは、トランジスタM2及びM4のソースへ接続
されている。トランジスタM3のソースは基準電位即ち接
地へ接続されている。
入力バッファがTTLモードで動作する場合、即ち入力
バッファの入力リードVin上の信号が0.8Vと2.0Vの間で
スイッチングするTTLレベルにある場合、出力リード21
上の基準電圧Vrefの１つの所望の電圧レベルは約3.5Vで
ある。従って、入力バッファのDCパワー損失は、基準電
圧Vrefが典型的に5VであるVccにあるとした場合に発生
するDCパワー損失から実質的に減少されている。DCパワ
ー損失は、トランジスタM1,M2及びM3を介して基準電圧
発生器20から接地へ流れる定常状態電流から発生するパ
ワー損失である。
シュミットトリガー10が定常状態即ち非スイッチング
動作状態にある場合、Vrefの関数であるトリガー乃至は
トリップ点が、約1.4VであるところのTTL電圧レベルの
中間又はその近傍であることが望ましい。シュミットト
リガーは、２つのトリガー電圧レベルで動作し、１つの
トリガーは入力信号の上昇端で発生し、且つ第２のトリ
ガーは入力信号の下降端で発生する。本発明に拠れば、
所望の約1.4Vレベルを中心とする２つの識別されるトリ
ガー電圧によって一層大きな雑音余裕が得られている。
第１図に示した如く、シュミットトリガーを具備する
入力バッファが動作する場合、入力ノード即ち端子T4が
0Vであると、ノードT2は基準電圧Vrefへ充電され且つノ
ードT3はVref-Vtへ充電される。尚、Vt（M4）はＮチャ
ンネルエンハンスメント型トランジスタM4のスレッシュ
ホールド電圧である。入力信号が上昇を開始すると、ノ
ードT3における電圧は下降を開始する。DC特性はトラン
ジスタM3及びM4によって決定され、一方トランジスタM2
はオフである。入力が、Vt（M2）がノードT3より高くな
る電圧レベルへ上昇すると、トランジスタM2はターンオ
ンし且つノードT2における電圧が迅速に下降して、トラ
ンジスタM4がカットオフする。シュミットトリガーのDC
特性は、トランジスタM3及びM4を有するインバーターよ
りも低いトリガー点を持つべく選択されているトランジ
スタM1,M2及びM3によって決定される。
入力信号の下降端に対して、初期的には、ノードT2及
びT3における両方の電圧は0Vであり且つトランジスタM4
は非導通状態即ちオフである。ノードT4へ印加される入
力Vinが下降すると、ノードT2及びノードT3の両方にお
ける電圧が上昇する。入力Vin及び端子T3における電圧
との間の電圧差は、電圧Vt（M2）よりも低いと、トラン
ジスタM2はカットオフし且つ端子T2における電圧は迅速
に基準電圧Vrefへ上昇し且つトランジスタM4はターンオ
ンされる。シュミットトリガーのDC特性は、トランジス
タM1,M2及びM3を有するインバータよりも高いトリガー
点を供給するトランジスタM3及びM4によって決定され
る。
入力バッファの動作において、パワーダウン（PD）制
御信号が基準電圧発生器20のトランジスタP4へ印加され
る。P4は電圧源Vccへ結合されており且つ直列抵抗R1及
びR2を介して接地電位へ結合されている。抵抗R1はR2の
抵抗値よりも大きな抵抗値を持っており、本実施例にお
いては、１例として、5R:2Rの比率である。抵抗値は、
ノードT1Aにおける基準電圧が、TTL値の範囲の中間にあ
る、即ち約1.4Vにある様に選択されている。トランジス
タP4がオンであると、ノードT1A上の基準電圧はシュミ
ットトリガー10の所望のトリガー点と実質的に等しく、
該トリガー点は、低レベルTTL信号（0.8V）と高レベルT
TL信号（2.0V）との間の選択した値である。
ノードT1Aにおける電圧はオペアンプ25の反転入力リ
ード26へ印加される。T1Aと接地との間に接続されてい
るコンデンサC1は、電源の摂動によって発生されること
のあるグリッチを滑らかとさせる。オペアンプ25の非反
転入力リード27は、基準電圧発生器の基準入力バッファ
段11Aの出力ノードT2Aへ接続されている。基準入力バッ
ファ段11Aは、ＰチャンネルトランジスタP2、Ｎチャン
ネルトランジスタN2、ＮチャンネルトランジスタN3、Ｎ
チャンネルトランジスタN4を有している。基準入力バッ
ファ段11Aの形態は、ノードT2AがP2、N2及びN3のゲート
へ短絡されているということを除いて、シュミットトリ
ガー10の形態と実質的に等価である。トランジスタP2,N
2,N3及びN4の寸法の比は、トランジスタM1,M2,M3及びM4
の寸法の比と、夫々、実質的に同一である。オペアンプ
25の出力信号は、比較的大型のトランジスタであるＰチ
ャンネルトランジスタP3のゲートを制御する。トランジ
スタP3は真の電圧源として機能し且つノードT3Aにおけ
る電圧の振れを制限する。P3は、シュミットトリガ入力
バッファ29と類似しており且つ基準電圧発生器20の出力
リード21へ接続されている本システム内の全ての入力バ
ッファに対して過渡的電流を供給する。例示として50pF
の容量を持った大型のコンデンサであるコンデンサC2
は、基準電圧発生器20の出力リード21へ接続されており
且つ基準電圧を安定化すべく機能する。尚、第１図の実
施例においては、オペアンプ25とＰチャンネルトランジ
スタP3とで基準電圧発生手段を構成している。
シュミットトリガー入力バッファ29は、Ｐチャンネル
トランジスタM5及びＮチャンネルトランジスタM6で形成
されているインバータを有する出力段を具備している。
トランジスタM5は、本来的なＰチャンネルトランジスタ
であって、約−1.6V±0.2Vのスレッシュホールド電圧を
持っており、従ってM5及びM6トランジスタによって形成
されるインバータは、Vrefが略3.5V以上の値を持ってい
る場合には、DCパワーを消費することがない。
トランジスタP2,N2及びN3のゲート上の電圧は、トラ
ンジスタP2及びN2のドレインへ接続されているノードT2
A上の電圧と同一であるから、基準入力バッファのトリ
ガー点は、実際上、オペアンプ25の入力端における非反
転リード27へ接続されているノードT2Aにおける電圧で
ある。オペアンプ25からの出力信号は、P3のゲートへ供
給されて、ノードT3Aにおいて基準電圧を確立し、従っ
てノードT2Aにおける電圧は所望のレベルである約1.4V
に近づく。
シュミットトリガー10のトランジスタの寸法の比は基
準入力バッファ段11Aのトランジスタの寸法の比と同一
であり、且つノードT3AはシュミットトリガーのノードT
1へ接続しているので、シュミットトリガーのトリガー
点は所望の約1.4Vレベルである基準入力バッファのトリ
ガー点と同一である。
第２図は２つの波形を示しており、基準電圧Vref及び
トリガー電圧Vtrigを表しており、遅い入力遷移及び中
間出力信号を発生する雑音性基準電圧を有している。本
発明の特徴は、シュミットトリガー入力バッファのヒス
テリシス特性が遅い入力遷移の影響を解消している。ト
ランジスタの寸法によって制御されるシュミットトリガ
ーのヒステリシスは、トリガーのスレッシュホールドレ
ベルに変化を発生させる。シュミットトリガーは、所望
の1.4Vトリガーレベルよりも高いか又は低い２つのトリ
ガー点によって特性付けられる。これらのトリガー点
は、入力信号Vinの上昇端及び下降端に応答してスイッ
チされる。シュミットトリガーのヒステリシスによっ
て、基準電圧上のノイズ及び入力信号上のノイズに対し
てのノイズ免疫性において著しい改善が実現されてい
る。
第3a図及び第3b図は、通常のインバータ及びシュミッ
トトリガーの夫々に対しての伝達曲線を示しており、シ
ュミットトリガーのヒステリシス特性を図示している。
第４図は、雑音性基準電圧環境におけるシュミットト
リガー入力バッファの動作をシミュレートすることによ
って得られたコンピュータシミュレーション結果を示し
ている。本発明の入力バッファは、ノイズ免疫性に対す
る良好な特性を持っており、且つ基準電圧のノイズレベ
ルに対する公差を改善しており、入力信号が非常に遅い
遷移時間を持っている場合においても、入力バッファの
信頼性を増加させている。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明の回路の概略図、第２図は雑音性基準電
圧及び遅い入力遷移によって発生される中間出力を図示
した波形説明図、第3a図及び第3b図は通常のインバータ
及びシュミットトリガーの伝達曲線を夫々示した各グラ
フ図、第４図は雑音性基準電圧環境においてシュミット
トリガーで動作する場合の本発明のTTL/CMOS入力バッフ
ァのコンピュータシミュレーションを示した説明図、で
ある。 （符号の説明） 10:シュミットトリガー 20:基準電圧発生器 25:オペアンプ

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】電気リード上に基準電圧を供給する基準電
    圧発生器と、前記電気リードに結合した基準電圧ノード
    を具備すると共に入力信号が入力される入力ノードを具
    備するシュミットトリガー入力バッファと、を有するTT
    L/CMOS互換入力バッファ回路において、 前記基準電圧発生器が、 第1Pチャンネルエンハンスメントトランジスタと、第
    １、第２、第3Nチャンネルエンハンスメントトランジス
    タとを具備する基準入力バッファ段、 非反転入力端子と、反転入力端子と、出力リードとを具
    備するオペアンプ、 ゲート電極と、ソース電極と、ドレイン電極とを具備し
    ており、且つ前記ゲート電極が前記オペアンプの出力リ
    ードに結合しており、前記ドレイン電極が前記電気リー
    ドに結合すると共に前記基準入力バッファ段の前記第1P
    チャンネルエンハンスメントトランジスタに結合してい
    る大型Ｐチャンネルエンハンスメントトランジスタ、 前記オペアンプの反転入力端子へ所定の電圧値を有する
    設定電圧を印加する手段、及び 前記オペアンプの非反転入力端子を前記基準入力バッフ
    ァ段の前記トランジスタのゲート電極へ接続する手段、 を有しており、 前記オペアンプと、大型Ｐチャンネルエンハンスメント
    トランジスタと、第1Pチャンネルエンハンスメントトラ
    ンジスタとが負フィードバックループを形成しており、 前記シュミットトリガー入力バッファが、 第2Pチャンネルエンハンスメントトランジスタと、第
    ４、第５、第6Nチャンネルエンハンスメントトランジス
    タとを具備するシュミットトリガー、及び 本来的Ｐチャンネルエンハンスメントトランジスタと第
    7Nチャンネルエンハンスメントトランジスタとを具備す
    る出力段、 を有しており、前記本来的Ｐチャンネルエンハンスメン
    トトランジスタ及び第7Nチャンネルエンハンスメントト
    ランジスタのゲートが前記シュミットトリガーの前記第
    2Pチャンネルエンハンスメントトランジスタと前記第4N
    チャンネルエンハンスメントトランジスタとの間のノー
    ドへ接続されている、 ことを特徴とするTTL/CMOS互換入力バッファ回路。
  2. 【請求項２】特許請求の範囲第１項において、前記シュ
    ミットトリガーのＰチャンネル及びＮチャンネルトラン
    ジスタの形態、寸法比及び電気的特性は、前記基準入力
    バッファ段のＰチャンネル及びＮチャンネルトランジス
    タの形態、寸法比及び電気的特性と、夫々、マッチして
    実質的に等価であり、且つ前記基準入力バッファ段が、
    前記第1Pチャンネルエンハンスメントトランジスタと前
    記第1Nチャンネルエンハンスメントトランジスタとの間
    のノードを前記第1Pチャンネル及び前記第１、第２及び
    第3Nチャンネルエンハンスメントトランジスタの夫々の
    ゲート電極へ接続する電気的短絡接続部を有しているこ
    とを特徴とするTTL/CMOS互換入力バッファ回路。
  3. 【請求項３】特許請求の範囲第１項において、前記オペ
    アンプの反転入力端子へ設定電圧を印加する手段が、直
    列接続した第１及び第２抵抗と電圧源とを有すると共に
    前記オペアンプの反転入力端子を前記第１及び第２抵抗
    の間のノードへ接続する手段を有することを特徴とする
    TTL/CMOS互換入力バッファ回路。
  4. 【請求項４】特許請求の範囲第１項において、前記基準
    電圧におけるノイズを減衰させるために前記電気リード
    に接続して大型のコンデンサが設けられていることを特
    徴とするTTL/CMOS互換入力バッファ回路。
  5. 【請求項５】TTL/CMOS互換入力バッファ回路において、 入力ノードと、出力ノードと、固定電圧ノードと、基準
    電圧ノードとを有しており、これらのノード間において
    前記入力ノードへ印加される入力信号が上昇する場合に
    は高いトリガー点を与え一方下降する場合には低いトリ
    ガー点を与えるように接続された複数個のトランジスタ
    を有するシュミットトリガーが設けられており、 前記シュミットトリガーの入力ノードは入力信号が印加
    される入力リードへ接続されており、 前記シュミットトリガーが有するトランジスタの数と同
    数のトランジスタを有する基準入力バッファ段が設けら
    れており、前記基準入力バッファ段のこれらのトランジ
    スタは前記基準入力バッファ段の入力ノードと、出力ノ
    ードと、固定電圧ノードと、基準電圧ノードとの間にお
    いて前記シュミットトリガーと同様に接続されており、 前記基準入力バッファ段の各トランジスタは前記シュミ
    ットトリガーにおける対応するトランジスタと実質的に
    同一の寸法比を有しており、 前記基準入力バッファ段の入力ノードと出力ノードとは
    互いに接続されて前記シュミットトリガーの高及び低ト
    リガー点の間の中間電圧を発生し、 所定の値に設定された設定電圧と前記中間電圧とに応答
    して前記基準入力バッファ段の基準ノード上に基準電圧
    を発生させる基準電圧発生手段が設けられており、 前記基準入力バッファ段の基準電圧ノードと前記シュミ
    ットトリガーの基準電圧ノードとを接続して基準電圧リ
    ードが設けられている、 ことを特徴とするTTL/CMOS互換入力バッファ回路。
  6. 【請求項６】特許請求の範囲第５項において、前記基準
    電圧発生手段が、 システム内の全ての入力バッファに対して過渡的電流を
    供給するのに十分な大きさであり、供給電圧に接続され
    た第１電流担持端子と、前記基準電圧を供給する第２電
    流担持端子と、制御端子とを有する大型トランジスタ、
    及び TTLモードにおいて、前記設定電圧と前記基準入力バッ
    ファ段の出力電圧とを受け取り且つ前記基準電圧を発生
    する前記大型トランジスタの制御端子へ出力信号を供給
    し、又CMOSモードにおいては、ディスエーブルされて、
    その場合に前記大型トランジスタは完全にオン状態とな
    り且つ前記基準電圧として前記供給電圧を供給するオペ
    アンプ、 を有しており、更に、前記TTLモードと前記CMOSモード
    との間をスイッチングさせる手段が設けられていること
    を特徴とするTTL/CMOS互換入力バッファ回路。
  7. 【請求項７】特許請求の範囲第５項において、前記基準
    電圧発生手段が、 供給電圧に接続した第１電流担持端子と、前記基準電圧
    を供給する第２電流担持端子とを有する大型トランジス
    タ、及び 一方の入力端子上で前記設定電圧を受け取り、他方の入
    力端子上で前記基準入力バッファ段からの出力電圧を受
    け取り、且つ出力端子上に前記大型トランジスタを制御
    するための制御信号を供給するオペアンプ、 を有することを特徴とするTTL/CMOS互換入力バッファ回
    路。
JP62278427A 1986-11-05 1987-11-05 シュミットトリガーを持ったｔｔｌ／ｃｍｏｓコンパチブル入力バッファ Expired - Lifetime JP2555379B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US927,289 1986-11-05
US06/927,289 US4783607A (en) 1986-11-05 1986-11-05 TTL/CMOS compatible input buffer with Schmitt trigger

Publications (2)

Publication Number Publication Date
JPS63187816A JPS63187816A (ja) 1988-08-03
JP2555379B2 true JP2555379B2 (ja) 1996-11-20

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