KR19980079354A - 전류 모드 논리 회로 및 소스 팔로워 회로 - Google Patents

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KR19980079354A
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Abstract

종래에는, 전류 모드 논리 회로의 전원 전압을 하강시켜 동작시키거나 소스 팔로워 회로의 고속 동작이 곤란하였다.
본 발명에 따르면, 제 1 및 제 2 NMOS 트랜지스터 N1, N2, 제 1 및 제 2 NMOS 트랜지스터 N1, N2의 각 게이트에 접속된 데이터를 인가하는 입력 단자 IN, 기준 전압을 인가하는 입력 단자 REF, 제 1 NMOS 트랜지스터 N1의 드레인에 접속된 출력 단자 OUT, 제 1 및 제 2 NMOS 트랜지스터 N1, N2의 각 소스에 접속된 정전류원 I를 구비하고, 제 1 및 제 2 NMOS 트랜지스터 N1, N2의 보디 단자에 입력 단자 IN, 입력 단자 REF를 접속하여 제 1 및 제 2 NMOS 트랜지스터 N1, N2의 보디 전압을 제어한다.

Description

전류 모드 논리 회로 및 소스 팔로워 회로
본 발명은 M0S 트랜지스터의 보디 영역(body region)의 전압을 제어하여 저전압 동작 및 고속 동작이 가능한 M0S 트랜지스터를 이용한 전류 모드 논리 회로, 소스 팔로워(source follower) 회로 및 플립 플롭 회로에 관한 것이다.
(종래예 1)
도 7은 MOS 트랜지스터를 이용한 종래의 전류 모드 논리 회로를 도시한 회로도로서, 도면에 있어서 N1, N2는 NMOS 트랜지스터, Rl, R2는 저항, I는 정전류원, IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, OUT는 NMOS 트랜지스터 N1의 드레인에 접속된 출력 단자, REF(reference)는 기준 전압의 입력 단자, d는 노드, B는 NMOS 트랜지스터 N1, N2의 보디 단자이다.
다음에 동작에 대하여 설명한다.
이하의 설명에서 이용되는 전압값, 전류값, 저항값은 일례로서, 전원 전압을 2.0V, 기준 전압을 1.2V, 저항 R1, R2를 모두 1㏀, 정전류원 I가 공급하는 전류 I를 0.4 mA, NMOS 트랜지스터 N1 및 N2의 임계값 전압을 0.4V로 한다. 또, 입력 단자 IN에는 로우(Low)레벨의 전압으로서 1.0V의 직사각형파 전압이, 하이(High)레벨의 전압값으로서 1.4V의 직사각형파 전압이 인가되는 것으로 한다.
우선, 노드 d의 전압이 입력 단자 IN에 인가되는 전압에 따라서 어떻게 결정되는지를 설명한다. 노드 d의 전압은 입력 단자 IN 또는 기준 전압REF의 전압보다 NMOS 트랜지스터 N1, N2의 임계값 전압만큼 하강한 전압값으로 된다. 입력 단자 IN에 로우 레벨의 전압이 인가되는 경우, 노드 d의 전압은 기준 전압보다 임계값 전압만큼 하강한 전압인 0.8V로 된다. 입력 단자 IN에 하이 레벨의 전압이 인가되는 경우, 노드 d의 전압은 입력 단자전압보다 임계값 전압만큼 하강한 전압인 1.0V로 된다.
다음에, NMOS 트랜지스터 Nl, N2의 온, 오프 동작 및 출력 단자 OUT의 전압에 대해서 설명한다.
입력 단자 IN에 1.0V의 로우 레벨의 전압이 인가된 경우, NMOS 트랜지스터 N1의 게이트-소스 사이의 전압차는 0.2V 이다. 이 값은 임계값 전압 0.4V보다 작은 전압이기 때문에 NMOS 트랜지스터 N1은 오프된다. 한편, NMOS 트랜지스터 N2의 게이트-소스 사이의 전압차는 0.4V로서 NMOS 트랜지스터 N2는 온 상태에 있다. 이 때문에, 출력 단자 OUT의 전압은 정전류원 I의 전압값 2.0V로 된다.
다음에, 입력 단자 IN에 1.4V의 하이 레벨(High)의 전압이 인가된 경우, NMOS 트랜지스터 N1의 게이트-소스 사이의 전압차는 0.4V, NMOS 트랜지스터 N2의 게이트-소스 사이의 전압차는 0.2V로 되기 때문에, NMOS 트랜지스터 N1이 온, NMOS 트랜지스터 N2가 오프 상태로 된다. 이 때, 저항 R1에는 0.4 mA의 전류가 흐르고, 이 때문에 출력 단자 OUT의 전압은 1.6V로 된다. 이상에 의해, 다음과 같은 관계를 얻는다.
IN OUT
1.0V1.4V 2.0V1.6V
상기한 표에서 도 7에 도시한 종래의 전류 모드 논리 회로는 입력 단자 IN에 인가된 입력 전압값을 반전시키는 인버터 역할을 하는 기능을 갖는다는 것을 알 수 있다.
(종래예 2)
도 8은 종래의 소스 팔로워 회로를 구비한 플립 플롭 회로를 도시한 회로도로서, 도면에 있어서 R1∼R4는 저항, Q1∼Q16은 NMOS 트랜지스터, CS1∼CS6는 정전류원, D는 데이터 신호 입력 단자, C는 클럭 신호 입력 단자, Q 및 QB는 데이터 신호 출력 단자, VB1은 제 1 기준 전압 단자, VB2는 제 2 기준 전압 단자이다.
도 8에 도시한 종래예 2의 플립 플롭 회로는 NMOS 트랜지스터 Q1∼Q8, 저항 R1, R2, 정전류원 CS1∼CS3으로 이루어지는 마스터 회로, NMOS 트랜지스터 Q9∼Q16, 저항 R3, R4, 정전류원 CS4∼CS6으로 이루어지는 슬레이브 회로 구성되어 있다. 이 마스터 회로와 슬레이브 회로는 동일한 회로 구성으로 되어 있다.
다음에 동작에 대하여 설명한다.
이하에서는 제 1 기준 전압 단자 VB1에는 데이터 입력 단자 D에 입력되는 신호의 논리 진폭의 임계값 전압을 공급하는 것으로 한다. 또한, 제 2 기준 전압 단자 VB2에는 클럭 입력 단자 C에 입력되는 신호의 논리 진폭의 임계값 전압을 인가하는 것으로 한다. NMOS 트랜지스터 Q1과 Q2, Q9와 Q10은 각각 데이터 라이트 회로를, NMOS 트랜지스터 Q4와 Q5, Q12와 Q13은 각각 데이터 유지 회로를 구성한다.
클럭 신호 입력 단자 C에 입력되는 클럭 신호가 하이 레벨(High)인 때에는 NMOS 트랜지스터 Q3, Q14가 온(on)하고, 마스터 회로내의 데이터 라이트 회로와 슬레이브 회로내의 데이터 유지 회로가 온한다. NMOS 트랜지스터 Q6, Ql1은 오프(off)하고, 마스터 회로내의 데이터 유지 회로와 슬레이브 회로내의 데이터 라이트 회로는 오프 상태로 된다. 이 때, NMOS 트랜지스터 Q1에 입력되는 데이터 신호 ID1이 하이 레벨이면, NMOS 트랜지스터 Q1이 온하고 NMOS 트랜지스터 Q2가 오프하며, 정전류원 CS1에 의해서 설정된 전류는 NMOS 트랜지스터 Ql, Q3을 거쳐서 저항 R1을 흐른다.
따라서, NMOS 트랜지스터 Q8은 로우 레벨(Low)을 출력한다. 한편, NMOS 트랜지스터 Q2가 오프되어 있으므로, 저항 R2에는 전류가 흐르지 않고 NMOS 트랜지스터 Q7은 하이 레벨을 출력한다. 이와 같이 해서 마스터 회로에서는 데이터 라이트가 실행된다. 슬레이브 회로에서는 데이터 유지 회로가 온되어 있으므로, 전회(前回)에 유지한 데이터 신호 ID0이 유지되어 있고, NMOS 트랜지스터 Q15, Q16을 거쳐서 데이터 신호 출력 단자 QB, Q로 출력되고 있다.
NMOS 트랜지스터 Q7과 Q8과 마찬가지로 NMOS 트랜지스터 Q15와 Q16은 서로 상보 관계에 있는 신호를 출력한다. 클럭 신호 입력 단자 C에 입력되는 클럭 신호가 하이 레벨에서 로우 레벨로 변화하면, NMOS 트랜지스터 Q6, Q11이 온하고 마스터 회로내의 데이터 유지 회로와 슬레이브 회로내의 데이터 라이트 회로가 온한다. NMOS 트랜지스터 Q3, Q14는 오프하고, 마스터 회로내의 데이터 라이트 회로와 슬레이브 회로내의 데이터 유지 회로는 오프 상태로 된다.
NMOS 트랜지스터 Q4와 Q5는 게이트 단자가 각각 NMOS 트랜지스터 Q7과 Q8의 소스 단자에 접속되어 있고, 클럭 신호가 하이 레벨일 때에 입력되고 있던 데이터 신호 ID1에 의해 NMOS 트랜지스터 Q4는 온하고 NMOS 트랜지스터 Q5는 오프하며, 이것에 의해 데이터 신호 ID1은 유지된다. 따라서, NMOS 트랜지스터 Q7, Q8은 클럭 신호가 하이 레벨일 때와 동일한 값을 슬레이브 회로로 계속해서 출력한다.
슬레이브 회로내의 데이터 라이트 회로는 온되어 있어 NMOS 트랜지스터 Q7은 하이 레벨을 출력하고 또 NMOS 트랜지스터 Q8은 로우 레벨을 출력하고 있다. 이 때문에, NMOS 트랜지스터 Q9는 온하고, NMOS 트랜지스터 Q10은 오프한다. 따라서, 정전류원 CS4에 의해 설정되고 있는 전류는 NMOS 트랜지스터 Q9, Q11을 거쳐서 저항 R3을 흐른다.
이 때문에, NMOS 트랜지스터 Q16은 로우 레벨을 출력한다. NMOS 트랜지스터 Q10은 오프되어 있으므로, 저항 R4에는 전류가 흐르지 않고 NMOS 트랜지스터 Q15는 하이 레벨을 출력한다. 이와 같이 해서, 슬레이브 회로에서는 데이터가 갱신된다. 데이터 입력 단자에 입력되는 입력 데이터가 로우 레벨인 경우에도 마찬가지로 동작하지만, 이 경우에는 NMOS 트랜지스터 Q16은 하이 레벨을, NMOS 트랜지스터 Q15는 로우 레벨을 출력한다.
상기한 바와 같이, 도 8에 도시한 종래예 2의 플립 플롭 회로에서는 클럭 신호가 하이 레벨일 때에 마스터 회로내로 데이터를 페치하고, 클럭 신호가 로우 레벨일 때에 슬레이브 회로가 데이터를 갱신한다.
도 9는 도 8에 도시한 종래예 2의 플립 플롭 회로의 동작을 도시한 타이밍도이다. 도 9의 타이밍도에 도시한 바와 같이 도 8에 도시한 종래의 플립 플롭 회로는 클럭 신호 입력 단자 C에서 입력되는 클럭 신호에 따라서 입력 단자 D에서 입력되는 입력 데이터 신호를 페치하고, 소정 클럭이 경과하고 나서 출력데이터단자 Q, QB에서 데이터 신호를 출력한다.
도 10은 도 8에 도시한 종래의 플립 플롭 회로에 이용하는 정전류원을 도시한 회로도로서, 도면에 있어서 Id는 전류, Vcs는 게이트에 공급되는 전압, Vd는 드레인에 공급되는 전압이다. 도 11은 도 10에 도시한 정전류원의 전류-전압 특성을 도시한 설명도이다. 도 12의 설명도에 도시한 바와 같이, 일반적으로 드레인 전압 Vd로는 포화 영역의 전압을 인가하여, 드레인 전압 Vd가 변화한 경우라고 하더라도 일정값의 전류 Id를 흐르게 할 수 있는 영역으로 사용한다. 또, 전압 Vcs2는 전압 Vcs1보다 높은 전압을 나타낸다. 원하는 전류값 Id를 얻기 위해서는 전압 Vcs의 설정값을 Vcs2 또는 Vcs1로 설정한다.
도 7에 도시한 종래예 1의 전류 모드 논리 회로에서는 NMOS 트랜지스터의 보디 단자 B을 접지전압 GND에 접속하면, 소스-보디사이의 전압차 Vsb가 커지므로, 기판 바이어스 효과를 거쳐서 NMOS 트랜지스터의 임계값 전압이 상승한다. 상기의 종래예 1에서 설명한 바와 같이 NMOS 트랜지스터 N1, N2를 이용한 종래의 전류 모드 논리 회로에서는 NMOS 트랜지스터의 임계값 전압 정도의 진폭을 갖는 입력 파형을 필요로 하기 때문에, 전원 전압을 하강시키는 것이 곤란하다는 과제가 있었다. 또, 도 7에 도시한 종래예 1의 전류 모드 논리 회로내의 저항 R1, R2를 가변으로 하고, NMOS 트랜지스터 N1이 온일 때에는 저항 R1의 저항값을 크게 하고 NMOS 트랜지스터 N1이 오프일 때에는 저항 R1의 저항값을 작게 하면 고속으로 동작될 수 있다.
또, 종래예 2의 플립 플롭 회로는 도 8에 도시한 구성을 갖고 있고, 도 9에 도시한 정전류원 회로가 사용하고 있었다. 이 때문에, NMOS 트랜지스터 Q7과 정전류원 CS2, NMOS 트랜지스터 Q8과 정전류원 CS3, NMOS 트랜지스터 Q15와 정전류원 CS5, NMOS 트랜지스터 Q16과 정전류원 CS6으로 구성된 소스 팔로워 회로에 있어서, 출력이 로우 레벨에서 하이 레벨로 변화하는 경우에는 고속으로 동작하지만, 하이 레벨에서 로우 레벨로 변화하는 경우에는 동작이 느려진다는 과제가 있었다.
이것은 출력이 상승할 때에는 고구동력을 갖는 NMOS 트랜지스터 Q7, Q8, Q15, Q16가 동작하기 때문으로, 즉 각각의 NMOS 트랜지스터의 부하 용량이 클 때에는 게이트 전압의 2승에 비례하는 전류가 흐르기 때문이다. 반면에, 출력이 하강할 때에는 정전류원 CS2, CS3, CS5, CS6으로부터 일정한 크기의 전류가 흐르기 때문이다.
본 발명의 목적은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로서, 저전압 동작 및 고속 동작이 가능한 전류 모드 논리 회로를 얻는 것이다.
또, 본 발명의 다른 목적은 출력의 하강시에 큰 전류를 흐르게 하는 것에 의해서 고속 동작이 가능한 소스 팔로워 회로를 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 전류 모드 논리 회로를 도시한 회로도,
도 2는 본 발명의 실시예 2에 의한 전류 모드 논리 회로를 도시한 회로도,
도 3은 도 2에 도시한 전류 모드 논리 회로의 다른 구성을 도시한 회로도,
도 4는 본 발명의 실시예 3에 의한 전류 모드 논리 회로를 도시한 회로도,
도 5는 본 발명의 실시예 4에 의한 소스 팔로워 회로를 갖는 플립 플롭 회로를 도시한 회로도,
도 6은 본 발명의 실시예 5에 의한 소스 팔로워 회로를 갖는 플립 플롭 회로를 도시한 회로도,
도 7은 종래의 전류 모드 논리 회로를 도시한 회로도,
도 8은 종래의 소스 팔로워 회로를 갖는 플립 플롭 회로를 도시한 회로도,
도 9는 종래의 플립 플롭 회로의 동작을 도시한 타이밍도,
도 10은 종래의 플립 플롭 회로에 이용하는 정전류원을 도시한 회로도,
도 11은 도 10에 도시한 정전류원의 전류-전압 특성을 도시한 설명도.
도면의 주요부분에 대한 부호의 설명
B1, B2, B3, B4 : 보디 단자
I : 정전류원
IN : 입력 단자
N1 : NMOS 트랜지스터(제 1 NMOS 트랜지스터)
N2 : NMOS 트랜지스터(제 2 NMOS 트랜지스터)
N3 : NMOS 트랜지스터(제 3 NMOS 트랜지스터)
N4 : NMOS 트랜지스터(제 4 NMOS 트랜지스터)
OUT : 출력 단자
P1 : PMOS 트랜지스터(제 1 PMOS 트랜지스터)
P2 : PMOS 트랜지스터(제 2 PMOS 트랜지스터)
Q1, Q2 : 데이터 라이트 회로
Q4, Q5 : 데이터 유지 회로
Q7 : NMOS 트랜지스터(제 5 NMOS 트랜지스터)
Q8 : NMOS 트랜지스터(제 6 NMOS 트랜지스터)
QA : NMOS 트랜지스터(제 7 NMOS 트랜지스터)
QB : NMOS 트랜지스터(제 8 NMOS 트랜지스터)
R1, R2, RA, RB : 저항
청구항 1에 기재된 발명에 관한 전류 모드 논리 회로는 제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자, 제 1 NMOS 트랜지스터의 드레인에 접속된 출력 단자, 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 접속된 정전류원을 구비하고, 제 1 및 제 2 NMOS 트랜지스터의 보디 단자의 각각에 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자를 접속하고, 제 1 및 제 2 NMOS 트랜지스터의 보디 전압을 제어하는 것에 의해 제 1 및 제 2 NMOS 트랜지스터의 임계값 전압을 하강시켜 저전압 동작을 가능하게 하는 것이다.
청구항 2에 기재된 발명에 관한 전류 모드 논리 회로는 제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자, 제 1 또는 제 2 NMOS 트랜지스터의 드레인에 접속된 출력 단자, 소스가 전원 전압에 접속되고 게이트가 접지되며 드레인이 제 1 및 제 2 NMOS 트랜지스터의 각각의 드레인에 접속된 부하 소자로서의 제 1 및 제 2 PMOS 트랜지스터를 구비하고, 제 1 PMOS 트랜지스터의 보디 단자가 제 2 PMOS 트랜지스터의 드레인에 접속되고, 제 2 PMOS 트랜지스터의 보디 단자가 제 1 PM0S 트랜지스터의 드레인에 접속되고, 제 1 및 제 2 PMOS 트랜지스터의 보디 전압을 제어해서 이들 제 1 및 제 2 PMOS 트랜지스터의 온 저항을 제어하는 것에 의해서 고속 동작을 가능하게 하는 것이다.
청구항 3에 기재된 발명에 관한 소스 팔로워 회로는 제 5 및 제 6 NMOS 트랜지스터, 제 5 및 제 6 NMOS 트랜지스터의 각각의 소스에 접속된 제 7 및 제 8 NMOS 트랜지스터, 상기 제 7 및 제 8 NMOS 트랜지스터의 쌍방의 소스에 접속된 정전류원을 갖는 전류 스위치로 구성된 소스 팔로워 회로를 구비하고, 제 5 NMOS 트랜지스터와 제 8 NMOS 트랜지스터의 쌍방의 게이트를 제 1 입력으로 하고, 제 6 NMOS 트랜지스터와 제 7 NMOS 트랜지스터의 쌍방의 게이트를 제 1 입력의 역상으로 되는 제 2 입력으로 하고, 제 5 NMOS 트랜지스터의 소스와 제 7 NMOS 트랜지스터의 드레인을 접속하고, 제 6 NMOS 트랜지스터의 소스와 제 8 NMOS 트랜지스터의 드레인을 접속해서 고속 동작을 가능하게 하는 것이다.
발명의 실시예
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 전류 모드 논리 회로를 도시한 회로도로서, 도면에 있어서 N1, N2는 NMOS 트랜지스터(제 1 및 제 2 NMOS 트랜지스터), R1, R2는 저항, I는 정전류원, IN은 NMOS 트랜지스터 N1의 게이트에 접속된 입력 단자, OUT는 NMOS 트랜지스터 N1의 소스에 접속된 출력 단자, REF는 기준 전압의 입력 단자, d는 노드, B1, B2는 각각 NMOS 트랜지스터 N1, N2의 보디 단자이다. 실시예 1의 전류 모드 논리 회로는 NMOS 트랜지스터 N1, N2의 각각의 보디 단자 Bl, B2를 각각의 게이트 단자에 접속한 구성으로 되어 있다.
실시예 1의 전류 모드 논리 회로는 NMOS 트랜지스터 N1, N2의 각각의 보디 단자 Bl, B2를 각각의 게이트에 접속한 구성으로 하는 것에 의해, NMOS 트랜지스터의 임계값 전압을 하강시켜 저전압 동작을 가능하게 하는 것이다.
다음에 동작에 대하여 설명한다.
NMOS 트랜지스터 N1, N2의 각각의 보디 단자 B1, B2는 각각 게이트 단자에 접속되어 있기 때문에, 소스-보디사이의 전압차 Vsb가 부(負)로 된다. 이하의 설명으로서는 종래예 1과의 비교를 용이하게 하기 위해서, 종래예 1의 경우와 마찬가지로 전원 전압이 2.0V, 기준 전압이 1.2V, 저항 R1, R2가 모두 1 ㏀, 정전류원 I가 공급하는 전류 I가 0.4mA, NMOS 트랜지스터 N1 및 N2의 임계값 전압이 0.4V라고 한다. 또, 입력 단자 IN에는 로우 레벨의 전압으로서 1.0V의 직사각형파 전압이, 하이 레벨의 전압값으로서 1.4V의 직사각형파 전압이 인가되는 것으로 한다.
입력 단자 IN에 인가되는 전압이 1.0V에서 1.4V로 변화하는 경우, 노드 d의 전압은 0.8V에서 1.0V의 사이에서 변화한다. 이 실시예 1의 전류 모드 논리 회로에서는 NMOS 트랜지스터 N1의 보디 단자 B1은 입력 단자 IN에 접속되어 있기 때문에, 전압차 Vsb는 부로 된다. 그리고, 기판 바이어스 효과에 의해서 NMOS 트랜지스터 N1의 임계값 전압은 전압차 Vsb가 작아질수록 낮아진다.
이상과 같이 이 실시예 1에 의하면, 기판 바이어스 효과에 의해서 NMOS 트랜지스터의 임계값 전압은 전압차 Vsb가 작아질수록 낮아지므로, 이 실시예 1의 전류 모드 논리 회로의 회로 구성에 의하면, NMOS 트랜지스터의 임계값 전압을 낮게 해서 전원 전압을 저감할 수가 있다.
(실시예 2)
도 2는 본 발명의 실시예 2에 의한 전류 모드 논리 회로를 도시한 회로도이고, 도 3은 도 2에 도시한 전류 모드 논리 회로의 다른 구성을 도시한 것이다. 이들 도면에 있어서 P1, P2는 PMOS 트랜지스터(제 1 및 제 2 PMOS 트랜지스터), B3, B4는 각각 PMOS 트랜지스터 P1, P2의 보디 단자, d1, d2는 노드이다. 또, N3, N4는 NMOS 트랜지스터(제 3 및 제 4 NMOS 트랜지스터)이다. 또한, 그 밖의 구성 요소는 실시예 1의 것과 마찬가지이므로 그들의 설명은 생략한다.
도 2 및 도 3에 도시한 이 실시예 2의 전류 모드 논리 회로에서는 실시예 1의 전류 모드 논리 회로에 있어서의 저항 R1, R2를 PMOS 트랜지스터 P1, P2, 또는 NMOS 트랜지스터 N3, N4로 치환한다. 또, PMOS 트랜지스터 P1, P2, NMOS 트랜지스터 N3, N4의 보디 단자 B3, B4의 각각이 각각의 드레인에 접속된 구성을 갖는다.
또, 도 2에 도시한 전류 모드 논리 회로에서는 PMOS 트랜지스터 P1, P2의 게이트는 접지되어 있고, 도 3에 도시한 전류 모드 논리 회로에서는 NMOS 트랜지스터 N3, N4의 게이트는 전원 전압에 접속되어 있다.
실시예 2의 전류 모드 논리 회로는 PMOS 트랜지스터 P1, P2, NMOS 트랜지스터 N3, N4의 보디 단자 B3, B4의 각각이 각각의 드레인에 접속된 구성을 갖고, PMOS 트랜지스터 P1, P2, NMOS 트랜지스터 N3, N4의 보디 전압을 제어하여 온 저항을 제어하며, 이것에 의해 고속 동작이 가능한 전류 모드 논리 회로를 얻는 것이다.
다음에 동작에 대하여 설명한다.
이하에서는 도 2에 도시한 전류 모드 논리 회로의 동작에 관해서 설명한다. 또한, 도 3에 도시한 NMOS 트랜지스터 N3, N4를 이용한 전류 모드 논리 회로의 동작은 기본적으로 도 2의 경우와 마찬가지이므로, 여기에서는 그들의 설명을 생략한다.
입력 단자 IN에 로우 레벨의 전압이 입력되면, NMOS 트랜지스터 N1이 오프 상태, NMOS 트랜지스터 N2가 온 상태로 된다. 이 때, 노드 d의 전압은 상승하고, 노드 d2의 전압은 하강한다. 이 때문에, PMOS 트랜지스터 P1의 보디 전압은 하강하고, 기판 바이어스 효과에 의해 PM0S 트랜지스터 P1의 임계값 전압은 하강한다. 따라서, PM0S 트랜지스터 P1의 온 저항이 하강하고, 출력 단자 OUT의 전압은 전원 전압까지 상승한다.
입력 단자 IN에 하이 레벨의 전압이 인가되면 NMOS 트랜지스터 N1이 온 상태, NMOS 트랜지스터 N2가 오프 상태로 된다. 이 때, PMOS 트랜지스터 P1의 보디 단자 B3에서의 보디 전압은 상승하고, 이것에 의해 PMOS 트랜지스터 P1의 임계전압이 상승하므로, PM0S 트랜지스터 P1의 온 저항이 상승한다. 이것에 의해, 출력 단자 OUT의 출력 전압이 하강하기 쉬워진다.
또한, 도 2에 도시한 실시예 2에서는 인버터 논리의 경우에 대해서 설명했지만, 예를들면 버퍼 논리의 경우(도시하지 않음)에는 NMOS 트랜지스터 N2의 드레인에 출력 단자 OUT가 접속되어 마찬가지 동작을 실행한다.
이상과 같이 이 실시예 2에 의하면, PMOS 트랜지스터 P1, P2, NMOS 트랜지스터 N3, N4의 보디 단자 B3, B4의 각각이 각각의 드레인에 접속된 구성을 갖고, 이것에 의해 PM0S 트랜지스터 P1, NMOS 트랜지스터 N3, N4의 임계값 전압을 상승시키고 출력 단자 OUT의 출력 전압을 하강하기 쉽게 해서 고속 동작을 실행할 수가 있다.
(실시예 3)
도 4는 본 발명의 실시예 3에 의한 전류 모드 논리 회로를 도시한 회로도로서, 도면에 있어서 d3, d4는 노드이다. 또한, 그 밖의 구성 요소는 실시예 2의 것과 마찬가지이므로, 그들의 설명은 생략한다.
이 실시예 3의 전류 모드 논리 회로에서는 실시예 2의 전류 모드 논리 회로에 있어서의 PMOS 트랜지스터 P1, P2의 보디 단자 B3, B4를 각각 노드 d3, d4에 접속하고, PMOS 트랜지스터 P1, P2의 게이트를 접지한 구성을 갖고 있다.
실시예 3의 전류 모드 논리 회로는 PMOS 트랜지스터 P1, P2의 보디 단자 B3, B4의 각각이 노드 d3, d4에 접속된 구성을 갖고, PMOS 트랜지스터 P1, P2의 보디 전압을 제어해서 PMOS 트랜지스터 P1, P2의 온 저항을 제어하고, 이것에 의해 고속 동작이 가능한 인버터를 얻는 것이다.
다음에 동작에 대하여 설명한다.
PMOS 트랜지스터 P1의 보디 단자 B3은 노드 d3을 거쳐서 입력 단자 IN에 접속되어 있다. 또, PMOS 트랜지스터 P2의 보디 단자 B4는 노드 d4를 거쳐서 출력 단자 OUT에 접속되어 있다.
이 실시예 3의 전류 모드 논리 회로의 동작은 도 2에 도시한 실시예 2의 전류 모드 논리 회로의 동작과 마찬가지로, 부하 트랜지스터인 PMOS 트랜지스터 P1의 온 저항이 가변으로 되어 그의 동작이 고속화된다. 실시예 2의 전류 모드 논리 회로의 경우와 비교하면, 실시예 3의 전류 모드 논리 회로는 PMOS 트랜지스터 P1의 보디 단자 B3의 전압의 변화가 입력 단자 IN에 인가되는 전압의 변화와 함께 변화하므로 실시예 2의 것과 비교해서 더욱더 고속 동작을 실행할 수가 있다.
(실시예 4)
도 5는 본 발명의 실시예 4에 의한 소스 팔로워 회로를 갖는 플립 플롭 회로를 도시한 회로도로서, 도면에 있어서 Q1∼Q6, Q7(제 5 NMOS 트랜지스터), Q8(제 6 NMOS 트랜지스터), Q9∼Q14, QA(제 7 NMOS 트랜지스터), QB(제 8 NMOS 트랜지스터), QC, QD는 NMOS 트랜지스터, R1∼R4는 저항, CS1, CS2, CS4, CS5는 정전류원, QB, Q, C, D, VB1, VB2는 각각 MOS 트랜지스터 Q13, Q12, Q3, Ql, Q2, Q6의 게이트에 접속되어 있는 단자이다. 이 실시예 4의 소스 팔로워 회로를 갖는 플립 플롭 회로는 MOS 트랜지스터 Q1∼Q8, QA, QB로 이루어지는 마스터 회로, MOS 트랜지스터 Q9∼Q16, QC, QD로 이루어지는 슬레이브 회로로 구성되어 있다. 또, NMOS 트랜지스터 Q7, Q8, QA, QB와 전류원 CS2로 소스 팔로워 회로가 구성된다.
실시예 4의 소스 팔로워 회로를 갖는 플립 플롭 회로는 마스터 회로내의 NMOS 트랜지스터 Q7, Q8, QA, QB와 전류원 CS2로 구성되는 소스 팔로워 회로에 의해서, NMOS 트랜지스터 Q8의 출력을 고속으로 하강시켜 플립 플롭 회로를 고속으로 동작시키는 것이다.
다음에 동작에 대하여 설명한다.
이하에서는 제 1 기준 전압 단자 VB1에는 데이터 입력 단자 D에 입력되는 신호의 논리 진폭의 임계값 전압을 공급하는 것으로 한다. 또, 제 2 기준 전압 단자 VB2에는 클럭 입력 단자 C에 입력되는 신호의 논리 진폭의 임계값 전압을 인가하는 것으로 한다.
NMOS 트랜지스터 Q1과 Q2, Q9와 Ql0은 각각 데이터 라이트 회로를, NMOS 트랜지스터 Q4와 Q5, Q12와 Q13은 각각 데이터 유지 회로를 구성한다.
클럭 신호 입력 단자 C에 입력되는 클럭 신호가 하이 레벨일 때에는 NMOS 트랜지스터 Q3, Q14가 온하고, 마스터 회로내의 데이터 라이트 회로와 슬레이브 회로내의 데이터 유지 회로가 온한다. NMOS 트랜지스터 Q6, Q11은 오프하고, 마스터 회로내의 데이터 유지 회로와 슬레이브 회로내의 데이터 라이트 회로는 오프 상태로 된다. 이 때, NMOS 트랜지스터 Q1에 입력되는 데이터 신호 ID1이 하이 레벨이면, NMOS 트랜지스터 Q1이 온하고 NMOS 트랜지스터 Q2가 오프하며, 정전류원 CS1에 의해서 설정된 전류는 NMOS 트랜지스터 Ql, Q3을 거쳐서 저항 R1을 흐른다. 따라서, NMOS 트랜지스터 Q8은 로우 레벨을 출력한다.
한편, NMOS 트랜지스터 Q2가 오프되어 있으므로, 저항 R2에는 전류가 흐르지 않고 NMOS 트랜지스터 Q7은 하이 레벨을 출력한다. 이와 같이 해서 마스터 회로에서는 데이터 라이트를 실행한다. 슬레이브 회로에서는 데이터 유지 회로가 온되어 있으므로, 전회 유지한 데이터 신호 ID0이 유지되어 있고, NMOS 트랜지스터 Q15, Q16을 거쳐서 데이터 신호 출력 단자QB, Q로 출력되고 있다.
NMOS 트랜지스터 Q7 및 Q8과 마찬가지로, NMOS 트랜지스터 Q15와 Q16은 서로 상보 관계에 있는 신호를 출력한다. 클럭 신호 입력 단자 C에 입력되는 클럭 신호가 하이 레벨에서 로우 레벨로 변화하면, NMOS 트랜지스터 Q6, Q11이 온하고 마스터 회로내의 데이터 유지 회로와 슬레이브 회로내의 데이터 라이트 회로가 온한다. NMOS 트랜지스터 Q3, Q14는 오프하고, 마스터 회로내의 데이터 라이트 회로와 슬레이브 회로내의 데이터 유지 회로는 오프 상태로 된다.
NMOS 트랜지스터 Q4와 Q5는 게이트 단자가 각각 NMOS 트랜지스터 Q7과 Q8의 소스에 접속되어 있고, 클럭 신호가 하이 레벨일 때에 입력되고 있던 데이터 신호 ID1에 의해서 NMOS 트랜지스터 Q4는 온하고 NMOS 트랜지스터 Q5는 오프하며, 이것에 의해 데이터 신호 ID1은 유지된다. 따라서, NMOS 트랜지스터 Q7, Q8은 클럭 신호가 하이 레벨일 때와 동일한 값을 슬레이브 회로로 계속해서 출력한다.
슬레이브 회로내의 데이터 라이트 회로는 온되어 있고, NMOS 트랜지스터 Q7은 하이 레벨을 출력하며, 또 NMOS 트랜지스터 Q8은 로우 레벨을 출력하고 있다. 이 때문에, NMOS 트랜지스터 Q9는 온하고, NMOS 트랜지스터 Q10은 오프한다. 따라서, 정전류원 CS4에 의해 설정되어 있는 전류는 NMOS 트랜지스터 Q9, Ql1을 거쳐서 저항 R3을 흐른다.
이 때문에, NMOS 트랜지스터 Q16은 로우 레벨을 출력한다. NMOS 트랜지스터 Q10은 오프되어 있으므로, 저항 R4에는 전류가 흐르지 않고 NMOS 트랜지스터 Q15는 하이 레벨을 출력한다. 이와 같이 해서 슬레이브 회로에서는 데이터가 갱신된다. 데이터 입력 단자에 입력되는 입력 데이터가 로우 레벨인 경우에도 마찬가지로 동작하지만, 이 경우에는 NMOS 트랜지스터 Q16은 하이 레벨을, NMOS 트랜지스터 Q15는 로우 레벨을 출력한다. 즉, 클럭 신호가 하이 레벨일 때에 마스터 회로내에 데이터를 페치하고, 클럭 신호가 로우 레벨의 때에 슬레이브 회로가 데이터를 갱신한다.
도 5에 도시한 실시예 4의 플립 플롭 회로에 있어서 마스터 회로내의 NMOS 트랜지스터 Q7, Q8, QA, QB와 정전류원 CS2로 구성되는 소스 팔로워 회로에서는 NMOS 트랜지스터 Q7에 하이 레벨의 전압의 신호가 입력되고 NMOS 트랜지스터 Q8에 로우 레벨의 전압의 신호가 입력된 경우, NMOS 트랜지스터 QB가 온하고 정전류원 CS2의 전류는 모두 NMOS 트랜지스터 QB를 흘러 NMOS 트랜지스터 Q8의 출력을 고속으로 하강시킬 수 있다. 또, 이 때에는 NMOS 트랜지스터 QA는 오프하고, NMOS 트랜지스터 Q7에 흐르는 전류는 모두 NMOS 트랜지스터 Q7의 출력의 상승에 사용된다.
이상과 같이 이 실시예 4에 의하면, 마스터 회로내의 NMOS 트랜지스터 Q7, Q8, QA, QB와 전류원 CS2로 구성되는 소스 팔로워 회로에 의해서 NMOS 트랜지스터 Q8의 출력을 고속으로 하강시킬 수 있다. 이 경우, NMOS 트랜지스터 QA는 오프해서 NMOS 트랜지스터 Q7에 흐르는 전류는 모두 NMOS 트랜지스터 Q7의 출력의 상승에 사용할 수 있으므로 플립 플롭 회로를 고속으로 동작시킬 수 있다.
(실시예 5)
도 6은 본 발명의 실시예 5에 의한 소스 팔로워 회로를 구비하는 플립 플롭 회로를 도시한 회로도로서, 도면에 있어서 RA, RB, RC, RD는 저항이고, 각각 NMOS 트랜지스터 QA, QB, QC, QD의 게이트에 접속되어 있다. 저항 RA, RB의 다른쪽의 단자는 정전류원 CS2에 접속되어 있다. 마찬가지로, 저항 RC, RD의 다른쪽의 단자는 정전류원 CS5에 접속되어 있다. 또한, 다른 구성 요소는 실시예 4의 것과 마찬가지이므로 그들의 설명을 생략한다.
실시예 5의 소스 팔로워 회로를 갖는 플립 플롭 회로는 저항 RA, RB를 NMOS 트랜지스터 QA, QB의 소스측과 정전류원 CS2 사이에 삽입하고, 슬레이브 회로에 있어서는 저항 RC, RD를 NMOS 트랜지스터 QC, QD와 정전류원 CS5 사이에 삽입하고, 마스터 회로의 NMOS 트랜지스터 QA, QB중의 어느 1개 또 슬레이브 회로의 NMOS 트랜지스터 QC, QD중의 어느 1개를 완전히 오프시키지 않도록 하는 것이다. 즉, 마스터 회로내에서 NMOS 트랜지스터 QB가 즉시 온하고 정전류원 CS2의 대부분의 전류는 NMOS 트랜지스터 QB를 흐르며 NMOS 트랜지스터 Q8의 출력을 고속으로 하강시키고, 또 이 때 NMOS 트랜지스터 QA는 서서히 완만하게 온하고 NMOS 트랜지스터 Q7에 흐르는 대부분의 전류는 NMOS 트랜지스터 Q7의 출력의 상승으로서 사용시켜 고속으로 동작시키는 것이다.
다음에 동작에 대하여 설명한다.
NMOS 트랜지스터 Q7의 게이트 입력으로서 하이 레벨의 전압의 신호가 입력되고 NMOS 트랜지스터 Q8의 게이트 입력으로서 로우 레벨의 전압의 신호가 입력된 경우, NMOS 트랜지스터 QB가 즉시 온하고 정전류원 CS2의 대부분의 전류는 NMOS 트랜지스터 QB를 흐르며 NMOS 트랜지스터 Q8의 출력을 고속으로 하강시킨다. 또, 이 때 NMOS 트랜지스터 QA는 서서히 완만하게 온하고 NMOS 트랜지스터 Q7에 흐르는 대부분의 전류는 NMOS 트랜지스터 Q7의 출력의 상승으로서 사용된다. 이상과 같이 해서 고속 동작을 실현한다.
이 실시예 5의 플립 플롭 회로의 동작은 기본적으로 실시예 4의 플립 플롭 회로의 동작과 마찬가지이지만, 실시예 5의 플립 플롭 회로의 마스터 회로에 있어서 저항 RA, RB를 NMOS 트랜지스터 QA, QB의 소스측과 정전류원 CS2 사이에 삽입하고, 슬레이브 회로에 있어서는 저항 RC, RD를 NMOS 트랜지스터 QC, QD의 소스측과 정전류원 CS5 사이에 삽입하며, 마스터 회로의 NMOS 트랜지스터 QA, QB중의 어느 1개 또 슬레이브 회로의 NMOS 트랜지스터 QC, QD중의 어느 1개를 완전히 오프시키지 않도록 한 것이다.
예를들면, 실시예 4의 플립 플롭 회로에서는 NMOS 트랜지스터 QA가 완전히 오프한 경우에 NMOS 트랜지스터 Q7내의 누설전류에 의해서 저주파수에서 동작시키는 경우, NMOS 트랜지스터 Q7의 출력레벨이 상승해 버리는 경우가 있다. 이것에 대해서, 실시예 5의 플립 플롭 회로의 구성에서는 그와 같은 경우는 발생하지 않는다.
또, 실시예 4 및 실시예 5에서는 소스 팔로워 회로를 갖는 플립 플롭 회로의 예를 설명했지만, 본 발명은 이 예에 한정되는 것은 아니고 일반적인 전류 모드회로의 모든 것에 적용할 수 있는 것은 물론이다. 또, NMOS 트랜지스터의 보디 단자는 소스전위에서도 GND 레벨의 어느 것에 접속한 구성이라도 좋다.
이상과 같이 이 실시예 5에 의하면, 소스 팔로워 회로를 갖는 플립 플롭 회로내의 마스터 회로에 있어서 NMOS 트랜지스터 QB가 즉시 온하고 정전류원 CS2의 대부분의 전류는 NMOS 트랜지스터 QB를 흐르며 NMOS 트랜지스터 Q8의 출력을 고속으로 하강시키고, 또 이 때 NMOS 트랜지스터 QA는 서서히 완만하게 온하고 NMOS 트랜지스터 Q7에 흐르는 대부분의 전류는 NMOS 트랜지스터 Q7의 출력의 상승으로서 사용되므로 고속 동작을 실현할 수가 있다.
이상과 같이 청구항 1에 기재된 발명에 의하면, 제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자, 제 1 NMOS 트랜지스터의 드레인에 접속된 출력 단자, 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 접속된 정전류원을 구비하고, 제 1 및 제 2 NMOS 트랜지스터의 보디 단자의 각각에 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자를 접속해서 제 1 및 제 2 NMOS 트랜지스터의 보디 전압을 제어하도록 구성했으므로, 제 1 및 제 2 NMOS 트랜지스터의 임계값 전압을 하강시켜 저전압 동작이 가능하게 된다는 효과가 있다.
청구항 2에 기재된 발명에 의하면, 제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자, 제 1 또는 제 2 NMOS 트랜지스터의 드레인에 접속된 출력 단자, 소스가 전원 전압에 접속되고 게이트가 접지되며 드레인이 제 1 및 제 2 NMOS 트랜지스터의 각각의 드레인에 접속된 부하 소자로서의 제 1 및 제 2 PMOS 트랜지스터를 구비한다. 또, 제 1 PMOS 트랜지스터의 보디 단자가 제 2 PMOS 트랜지스터의 드레인에 접속되고, 제 2 PMOS 트랜지스터의 보디 단자가 제 1 PM0S 트랜지스터의 드레인에 접속되고, 제 1 및 제 2 PMOS 트랜지스터의 보디 전압을 제어해서 제 1 및 제 2 PMOS 트랜지스터의 온 저항을 제어하도록 구성했으므로 고속으로 동작할 수 있다는 효과가 있다.
청구항 3에 기재된 발명에 의하면, 소스 팔로워 회로는 제 5 및 제 6 NMOS 트랜지스터, 제 5 및 제 6 NMOS 트랜지스터의 각각의 소스에 접속된 제 7 및 제 8 NMOS 트랜지스터, 상기 제 7 및 제 8 NMOS 트랜지스터의 쌍방의 소스에 접속된 정전류원을 갖는 전류 스위치로 구성된 소스 팔로워 회로를 구비하고, 제 5 NMOS 트랜지스터와 제 8 NMOS 트랜지스터의 쌍방의 게이트를 제 1 입력으로 하고, 제 6 NMOS 트랜지스터와 제 7 NMOS 트랜지스터의 쌍방의 게이트를 제 1 입력의 역상으로 되는 제 2 입력으로 하고, 제 5 NMOS 트랜지스터의 소스와 제 7 NMOS 트랜지스터의 드레인을 접속하고, 제 6 NMOS 트랜지스터의 소스와 제 8 NMOS 트랜지스터의 드레인을 접속하도록 구성했으므로 고속으로 동작할 수 있다는 효과가 있다.

Claims (3)

  1. 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자와, 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 출력 단자와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 접속된 정전류원을 포함하고, 상기 제 1 및 제 2 NM0S 트랜지스터의 보디 단자의 각각에 상기 데이터를 인가하는 입력 단자 및 상기 기준 전압을 인가하는 입력 단자를 접속하여, 상기 제 1 및 제 2 NMOS 트랜지스터의 보디 전압을 제어하는 것을 특징으로 하는 전류 모드 논리 회로.
  2. 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 게이트에 접속된 데이터를 인가하는 입력 단자 및 기준 전압을 인가하는 입력 단자와, 상기 제 1 또는 제 2 NMOS 트랜지스터의 드레인에 접속된 출력 단자와, 소스가 전원 전압에 접속되고 게이트가 접지되며 드레인이 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 드레인에 접속된 부하 소자로서의 제 1 및 제 2 PMOS 트랜지스터를 포함하고, 상기 제 1 PMOS 트랜지스터의 보디 단자가 상기 제 2 PMOS 트랜지스터의 드레인에 접속되고, 상기 제 2 PMOS 트랜지스터의 보디 단자가 상기 제 1 PM0S 트랜지스터의 드레인에 접속되고, 상기 제 1 및 제 2 PMOS 트랜지스터의 보디 전압을 제어해서 상기 제 1 및 제 2 PMOS 트랜지스터의 온 저항을 제어하는 것을 특징으로 하는 전류 모드 논리 회로.
  3. 제 5 및 제 6 NMOS 트랜지스터, 상기 제 5 및 제 6 NMOS 트랜지스터의 각각의 소스에 접속된 제 7 및 제 8 NMOS 트랜지스터, 상기 제 7 및 제 8 NMOS 트랜지스터의 쌍방의 소스에 접속된 정전류원을 갖는 전류 스위치로 구성된 소스 폴로워 회로를 포함하고, 상기 제 5 NMOS 트랜지스터와 상기 제 8 NMOS 트랜지스터의 쌍방의 게이트를 제 1 입력으로 하고, 상기 제 6 NMOS 트랜지스터와 상기 제 7 NMOS 트랜지스터의 쌍방의 게이트를 상기 제 1 입력의 역상으로 되는 제 2 입력으로 하고, 상기 제 5 NMOS 트랜지스터의 소스와 상기 제 7 NMOS 트랜지스터의 드레인을 접속하고, 상기 제 6 NMOS 트랜지스터의 소스와 상기 제 8 NMOS 트랜지스터의 드레인을 접속한 것을 특징으로 하는 소스 팔로워 회로.
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