JP2002109887A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作スピードの異なる２種類のＭＯＳＦＥＴ
を使用した半導体集積回路において、プロセスばらつき
により２種類のＭＯＳＦＥＴの動作スピードがそれぞれ
別々にばらついても、各回路の最適な動作タイミングが
得られるタイミング生成回路を提供することにある。 【解決手段】 低速な第１種論理ゲートＱｓ，ＦＦ１お
よび高速な第２種論理ゲートＨ１１〜Ｈ１４の動作遅延
に基づく所定タイミングでメモリセル２１からビット線
ＢＬ，／ＢＬにデータ出力が行われるメモリアレイと、
該データ出力タイミングと同期して動作が要求されるセ
ンスアンプ４０とを備えたメモリマクロにおいて、セン
スアンプ４０に動作タイミングを与えるタイミング生成
回路３０の信号パスに低速な第１種論理ゲートＧ３１，
Ｇ３２と高速な第２種論理ゲートＨ３１〜Ｈ３４とを混
在させ、この信号パスの信号遅延に基づきセンスアンプ
４０の起動信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に設けられた機能回路の動作タイミング調整に適用して
有用な技術に関し、特に動作速度の異なる２種類のＭＯ
ＳＦＥＴを用いて高速にかつ消費電力を増大させずに動
作する半導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路には、動作周波数
の向上および低消費電力化が求められている。動作周波
数を向上する為には、半導体集積回路を構成するＭＯＳ
ＦＥＴの閾値電圧を下げることが一般的に行われてい
る。しかしながら、閾値電圧をあまり低く設定すると、
ＭＯＳＦＥＴのサブスレショルド特性によってＭＯＳＦ
ＥＴを完全にオフすることが出来なくなり、サブスレシ
ョルドリーク電流が増大して半導体集積回路の消費電力
が大きくなるという問題が発生することも知られてい
る。

【０００３】この問題を解決するために、例えば特開平
１１−１９５９７６号公報などには、閾値電圧の低いＭ
ＯＳＦＥＴ（以下、低しきい値ＭＯＳと称する）と標準
の閾値電圧を有するＭＯＳＦＥＴ（以下、標準ＭＯＳと
称する）とを使用し、例えばタイミング余裕度のないク
リティカルパスには低しきい値ＭＯＳを使用し、タイミ
ングに余裕のあるパスには標準ＭＯＳを使用するという
ように、信号パスのタイミング余裕度によって、２種類
のＭＯＳＦＥＴを使い分けるといった方法が提案されて
いる。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
なしきい値の異なる２種類のＭＯＳＦＥＴは、それぞれ
別のプロセスで形成される。従って、プロセスばらつき
により、２種類のＭＯＳＦＥＴがそれぞれ別々に、動作
スピードが最も速くなるベストケースと動作スピードが
最も遅くなるワーストケースとになる場合が生じる。す
なわち、低しきい値ＭＯＳと標準ＭＯＳとがともにベス
トケース又はワーストケースとなる場合のほか、低しき
い値ＭＯＳがベストケースで標準ＭＯＳがワーストケー
スとなる場合、或いは、その逆の場合が生じる。そし
て、これら全ての条件を考慮した回路設計が必要とな
る。

【０００５】ここで、ＲＡＭ（Random Access Memory）
において、ワード線の選択駆動からセンスアンプによる
読出しデータの増幅に至るまでの回路動作について考え
る。

【０００６】先ず、ＲＡＭにおけるワード線の選択駆動
は、アドレスデコーダによるＹアドレスのデコードと、
選択されたワード線をワードドライバにより選択駆動す
ることで行われる。上記のアドレスデコーダやワードド
ライバ中の信号パスはＲＡＭの動作スピードを決定する
クリティカルパスとなるので、ＲＡＭを高速に動作させ
るためには低しきい値ＭＯＳを使用するのが良い。

【０００７】ワード線が選択駆動されると、選択された
メモリセルが動作して記憶データを一対の相補ビット線
に出力する。メモリセルには、ノイズに対する安定性が
求められるため標準ＭＯＳを使用するのが良い。

【０００８】従って、Ｙアドレスの入力からビット線に
データ出力されるまでの遅延は、低しきい値ＭＯＳによ
り構成されるアドレスデコーダやワードドライバで生じ
る信号遅延と、標準ＭＯＳにより構成されるメモリセル
の動作遅延に基づき決定される。

【０００９】センスアンプは、タイミング生成回路から
起動信号が入力されることで起動する。タイミング生成
回路にはＹアドレス信号に同期した制御信号が入力され
るとともに、該制御信号がタイミング生成回路において
所定時間遅延されて上記センスアンプの起動信号として
出力される。ここでは、タイミング生成回路の遅延を標
準ＭＯＳを使ったディレイ回路により形成した場合につ
いて考える。

【００１０】図１０には、ワード線を選択駆動する信号
を伝送するクリティカルパスの遅延（Ａ）と上記タイミ
ング生成回路の遅延（Ｂ），（Ｃ）との関係を示す。図
１０の（ａ）列には低しきい値ＭＯＳと標準ＭＯＳの両
方がワーストケースとなった場合を、（ｂ）列には低し
きい値ＭＯＳがワーストケースで標準ＭＯＳがベストケ
ースとなった場合を、それぞれ示している。また、図１
０の（Ａ）行にはＹアドレスの入力からビット線にデー
タが出力されるまでのクリティカルパスの遅延を、
（Ｂ）行には標準ＭＯＳがワーストケースの場合に合わ
せたタイミングで設計したセンスアンプのタイミング生
成回路の遅延を、（Ｃ）行には標準ＭＯＳがベストの場
合に合わせてタイミング設計したセンスアンプのタイミ
ング生成回路の遅延を、それぞれ示している。また、図
１０において、白抜きの部分は低しきい値ＭＯＳの特性
に依存する遅延を、ハッチングで示された部分は標準Ｍ
ＯＳの特性に依存する遅延を示している。

【００１１】先ず、図１０の（Ａ）行に示すように、Ｙ
アドレスの入力から記憶データがセンスアンプに出力さ
れるまでのクリティカルパスの遅延は、低しきい値ＭＯ
Ｓにより構成されるＹアドレスのデコーダおよびワード
ドライバの遅延（図中「ワード線の選択と駆動」と示
す）と、標準ＭＯＳにより構成されるメモリセルの動作
遅延（図中、ハッチングで示す）との合成となる。従っ
て、（Ａ）行の（ａ）列と（ｂ）列とを比較すると、低
しきい値ＭＯＳがワーストで標準ＭＯＳがワーストとな
った場合とベストになった場合とでは、ハッチングで示
されるようにメモリセルの動作遅延のみが異なり、標準
ＭＯＳがワーストの場合の方が遅延が大きくなる。

【００１２】次に、図１０の（Ｂ）行に示すように、標
準ＭＯＳがワーストの場合のタイミングに合わせてタイ
ミング生成回路を設計した場合においては、その（ａ）
列に示すように標準ＭＯＳがワーストとなった場合に
は、ビット線にデータ出力が行われた直後にセンスアン
プが起動される最適なタイミングとなるが、（ｂ）列に
示すように標準ＭＯＳがベストとなった場合には、ハッ
チングの部分全体が所定の割合で短縮されるので、
（Ａ）行に示す遅延の短縮よりも（Ｂ）行に示すタイミ
ング生成回路の遅延の短縮の方が大きくなり、タイミン
グ生成回路で必要な遅延が得られずに、センスアンプに
記憶データが到達する前にセンスアンプが起動してしま
うと云うような誤動作をする回路となってしまう。

【００１３】一方、図１０（Ｃ）行に示すように、標準
ＭＯＳがベストの場合のタイミングに合わせてタイミン
グ生成回路を設計した場合には、その（ｂ）列に示すよ
うに標準ＭＯＳがワーストとなった場合に、センスアン
プの起動タイミングは最適なものとなるが、（ａ）列に
示すように標準ＭＯＳがワーストとなった場合には、ハ
ッチングの部分全体が所定の割合で伸長するので（Ａ）
行に示すメモリセル（標準ＭＯＳ）における遅延の伸長
よりも、（Ｃ）行に示すタイミング生成回路の遅延の伸
長の方が大きくなってしまう。その結果、タイミング生
成回路で余分な遅延が生じ、センスアンプの起動タイミ
ングを遅らせＲＡＭの高速動作の妨げになるという問題
を発生させる。

【００１４】なお、説明上煩雑になるので省略したが、
上記のような問題は、低しきい値ＭＯＳがベストケース
とワーストケースにばらつく場合にも同様に生じるし、
また、タイミング生成回路を低しきい値ＭＯＳのみのデ
ィレイ回路で構成した場合にも同様に発生するものであ
る。

【００１５】この発明の目的は、動作スピードの異なる
２種類のＭＯＳＦＥＴを使用することで高速にかつ消費
電力を増大させずに動作可能な半導体集積回路におい
て、プロセスばらつきにより２種類のＭＯＳＦＥＴの動
作スピードがそれぞれ別々にばらついても、最適な動作
タイミングが得られるタイミング生成回路を備えた半導
体集積回路を提供することにある。

【００１６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１８】すなわち、動作速度が低速な論理素子（例
えば標準ＭＯＳ）からなる第１種論理ゲートと動作速度
が高速な論理素子（例えば低しきい値ＭＯＳ）からなる
第２種論理ゲートとが混在されてなり、これら第１種論
理ゲートおよび第２種論理ゲートの遅延に基づく所定タ
イミングで動作状態となる第１回路（例えばメモリセル
２１）、および、該第１回路の動作タイミングと同期し
て或いは所定時間前後したタイミングで動作が要求され
る第２回路（例えばセンスアンプ４０）を含んだ機能回
路と、上記第２回路に動作タイミングを与えるタイミン
グ生成回路（３０）とを備えた半導体集積回路におい
て、上記タイミング生成回路は上記第１種論理ゲートと
第２種論理ゲートとが混在された信号パスを有し該信号
パスの信号遅延に基づき上記動作タイミングを生成する
ように構成する。

【００１９】このような手段によれば、プロセスばらつ
きにより上記２種類の論理素子の動作スピードがそれぞ
れ別々にベストの場合とワーストの場合にばらついた場
合でも、このばらつきに基づく第１回路の動作タイミン
グのズレと、タイミング生成回路における信号遅延量の
ズレとの差を小さくすることが出来る。従って、上記タ
イミング生成回路によりプロセスばらつきに余り依存し
ない適当な動作タイミングを得ることが出来る。

【００２０】具体的には、上記第１回路は、所定信号の
入力からｎ（ｎは正の整数）個の第１種論理ゲートとｍ
（ｍは正の整数）個の第２種論理ゲートとの遅延を経た
タイミングで動作状態となり、上記タイミング生成回路
は、上記ｎ個の第１種論理ゲートとｍ個の第２種論理ゲ
ートとが直列接続された信号パスを有し、上記所定信号
に対応した信号の入力と上記信号パスの信号遅延とに基
づき上記動作タイミングを生成するように構成すること
で、プロセスばらつきに基づく第１回路の動作タイミン
グのズレと、タイミング生成回路の信号遅延のズレとの
差を最小にし、このタイミング生成回路によりプロセス
ばらつきに依存しない最適な動作タイミングを得ること
が出来る。

【００２１】なお、タイミング生成回路の信号パスに設
ける第１種論理ゲートと第２種論理ゲートの数は、全く
同じにする必要はなく、第１種又は第２種の論理ゲート
を１段〜数段増減させても同様の効果が得られる。ま
た、第１回路が動作状態になった後すぐ第２回路を起動
させるのではなく、それに前後したタイミングで起動さ
せる場合には、それに応じて第１種又は第２種の論理ゲ
ートを１段〜数段増減させることで対応することが出来
る。

【００２２】また、動作速度が低速な論理素子からなる
第１種論理ゲートと動作速度が高速な論理素子からなる
第２種論理ゲートとが混在されてなり、同期して或いは
互いに所定時間前後したタイミングで動作が要求される
第３回路（例えば入力ゲートＱｉｎ１〜Ｑｉｎ３…）お
よぴ第４回路（例えばプリチャージＭＯＳ Ｑｐｃ）を
含んだ機能回路（例えばワイヤードＯＲ回路５０）と、
上記第３回路および第４回路とにそれぞれ動作タイミン
グを与える第３タイミング生成回路（例えば論理回路６
０）および第４タイミング生成回路（例えば遅延回路７
０）とを備えた半導体集積回路において、上記第３タイ
ミング生成回路と第４タイミング生成回路とは、上記第
１種論理ゲートおよび第２種論理ゲートが混在された信
号パスをそれぞれ有し、該信号パスの信号遅延に基づき
上記第３回路と第４回の動作タイミングを生成するよう
に構成する。

【００２３】このような手段によれば、プロセスばらつ
きにより上記２種類の論理素子の動作スピードがそれぞ
れ別々にベストの場合とワーストの場合にばらついた場
合でも、このばらつきに基づく第３タイミング生成回路
における信号遅延量のズレと第４タイミング生成回路に
おける信号遅延量のズレとの差を小さくすることが出来
る。従って、上記第３タイミング生成回路と第４タイミ
ング生成回路により適当な第３回路と第４回路の動作タ
イミングを得ることが出来る。

【００２４】具体的には、上記第３タイミング生成回路
の上記信号パスと、上記第４タイミング生成回路の上記
信号パスに、それぞれ上記第１種論理ゲートと第２種論
理ゲートとを同数ずつ設けて構成することで、プロセス
ばらつきに基づく第３タイミング生成回路と第４タイミ
ング生成回路とのそれぞれの信号遅延量のズレの差を最
小にし、プロセスばらつきによらない最適な動作タイミ
ングを得ることが出来る。

【００２５】なお、第３と第４のタイミング生成回路の
信号パスに設ける第１種論理ゲートと第２種論理ゲート
の数は、全く同じにする必要はなく、第１種又は第２種
の論理ゲートを１段〜数段増減させても同様の効果が得
られる。また、第３回路と第４回路の動作タイミングを
前後にずらす場合には、それに応じて第１種又は第２種
の論理ゲートを１段〜数段増減させることで対応するこ
とが出来る。

【００２６】上記半導体集積回路において、低速な論理
素子および高速な論理素子は、閾値電圧の異なる２種類
のＭＯＳＦＥＴ、或いは、電源電圧の異なる２種類のＭ
ＯＳＦＥＴから構成することが出来る。

【００２７】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図９の図面に基づいて説明する。 ［第１の実施の形態］図１は、本発明を適用して好適な
半導体集積回路に設けられたメモリ回路の一部分の概略
を示した回路図である。

【００２８】同図において、１０はＹアドレス信号をデ
コードして該当のワード線ＷＬを選択するＹアドレスデ
コーダと該選択したワード線ＷＬを選択レベルに駆動す
るワードドライバとの一部を示した論理回路、２０はス
タティック型のメモリセル２１がマトリクス配列されて
なるメモリマット、４０は選択されたメモリセルから相
補ビット線ＢＬ，／ＢＬに読み出されたデータ信号を所
定電位まで増幅するセンスアンプ、３０はこのセンスア
ンプ２０に動作タイミングを与えるタイミング生成回路
である。

【００２９】これらのうち、ワード線を選択して駆動す
る論理回路１０の信号パスは、メモリ回路の動作スピー
ドを決定するクリティカルパスとなるので、低しきい値
ＭＯＳからなる論理ゲートＨ１１〜Ｈ１４…が使用さ
れ、該信号パスを伝送される信号の遅延量が最小になる
ように設計されている。

【００３０】タイミング生成回路３０は、上記の論理回
路１０と同等の遅延を有する遅延回路３１とメモリセル
２１の動作遅延に対応する遅延回路３２とを直列形態に
接続して構成される。タイミング生成回路３０には、Ｙ
アドレスに同期したタイミング信号が入力され、該タイ
ミング信号を所定時間遅延させてセンスアンプ起動信号
として出力する。

【００３１】タイミング生成回路３０の前半の遅延回路
３１は、論理回路１０に対応させて低しきい値ＭＯＳに
よる論理ゲートＨ３１〜Ｈ３５…を論理回路１０と同じ
段数連ねて構成されている。それにより論理回路１０と
同等の遅延が得られている。なお、この明細書において
論理ゲートの段数とは、伝送される信号に対してゲート
遅延が１回及ぼされる構成を単位構成として数えるもの
としている。従って、例えばＡＮＤ回路やＯＲ回路は、
ＮＡＮＤ回路＋インバータ、ＮＯＲ回路＋インバータと
見なして２段と数える。

【００３２】後半の遅延回路３２は、メモリセル２１の
選択から記憶データがビット線ＢＬ，／ＢＬに読み出さ
れてセンスアンプ４０に伝わるまでの時間に対応する遅
延時間を生成するものである。この実施例のメモリセル
２１においては、ワード線が選択レベルに駆動されてか
らセンスアンプ４０に記憶データが出力されるまでに、
選択ＭＯＳ Ｑｓのゲート遅延と、記憶データがラッチ
部ＦＦ１からセンスアンプ４０までビット線ＢＬ，／Ｂ
Ｌを伝播する信号伝播遅延とが及ぼされる。選択ＭＯＳ
Ｑｓやラッチ部ＦＦ１の論理素子には、メモリのスタ
ティックノイズマージンを広くするため標準ＭＯＳを用
いているので、タイミング調整用の遅延回路３２には、
標準ＭＯＳによる論理ゲートＧ３１，Ｇ３２（例えばイ
ンバータ）を２段直列に接続して構成している。

【００３３】図２には、上記の論理回路１０およびメモ
リセル２１の動作遅延と、タイミング生成回路３０の遅
延との関係を示している。図２の（ａ）列には低しきい
値ＭＯＳと標準ＭＯＳの両方がワーストケースとなった
場合を、（ｂ）列には低しきい値ＭＯＳがワーストケー
スで標準ＭＯＳがベストケースとなった場合をそれぞれ
示している。また、（Ａ）行には論理回路１０とメモリ
セル２１におけるＹアドレスの入力からセンスアンプ４
０に記憶データが出力されるまでの遅延を、（Ｂ）行に
はタイミング生成回路３０における遅延をそれぞれ示し
ている。また、図２において、白抜きで示す部分は低し
きい値ＭＯＳの特性に依存する遅延、ハッチングで示す
部分は標準ＭＯＳの特性に依存する遅延を示している。

【００３４】上述したように、タイミング生成回路３０
の遅延は、論理回路１０と同様に低しきい値ＭＯＳによ
り構成される論理ゲートＨ３１〜Ｈ３５を上記論理回路
１０と同数段設けた前半の遅延回路３１と、メモリセル
２１に対応する標準ＭＯＳによる構成される論理ゲート
Ｇ３１，Ｇ３２を設けた後半の遅延回路３２とのディレ
イチェーンにより生成しているので、図２の（ａ）列に
示すように、標準ＭＯＳＦＥＴの動作スピードがワース
トケースになってハッチングの部分に示すメモリセル２
１の動作遅延が大きくなれば、タイミング生成回路３０
の後半の遅延回路３２の遅延（図２（Ｂ）行のハッチン
グの部分）が同じ割合で大きくなって対応するし、ま
た、図２の（ｂ）列に示すように、標準ＭＯＳの動作ス
ピードがベストケースになってハッチングの部分に示す
メモリセル２１の動作遅延が小さくなれば、タイミング
生成回路３０の前半の遅延回路３１の遅延（図２（Ｂ）
行のハッチングの部分）が同じ割合で小さくなって対応
する。つまり、いずれの条件下においてもセンスアンプ
４０の適切な動作タイミングを得ることが出来る。

【００３５】また、図示は省略するが、低しきい値ＭＯ
Ｓがベストケースまたはワーストケースになることで論
理回路１０の動作遅延がずれた場合にも、同様にタイミ
ング生成回路３０の遅延もそれに対応して同じ割合で変
化し、それにより、センスアンプ４０の適切な動作タイ
ミングを得ることが出来る。 ［第２の実施の形態］図３は、本発明の第２の実施の形
態としてワイヤードＯＲ回路とそのプリチャージＭＯＳ
の動作タイミングを調整する遅延回路および入力信号を
生成する論理回路の概略を示した回路図である。図４は
プリチャージＭＯＳ Ｑｐｃをオフするプリチャージオ
フ信号Ｐｆと入力信号ＩＮ１〜ＩＮ３…とのタイムチャ
ートである。

【００３６】この実施例のワイヤードＯＲ回路５０は、
出力側にラッチ回路ＦＦ２を備えており、入力信号ＩＮ
１〜ＩＮ３…が入力ＭＯＳ Ｑｉｎ１〜Ｑｉｎ３に入力
される前に、予めプリチャージＭＯＳ Ｑｐｃをオンし
てノードｎ０がハイレベルになるようにプリチャージし
ておくと共に、入力信号ＩＮ１〜ＩＮ３が入力されるタ
イミングにプリチャージＭＯＳ Ｑｐｃをオフしてプリ
チャージを中止することで、ハイレベルの入力信号ＩＮ
１〜ＩＮ３に対して反転速度を速め且つ消費電力が少な
くなるようになっている。

【００３７】ワイヤードＯＲ回路５０の入力ＭＯＳ Ｑ
ｉｎ１〜Ｑｉｎ３…のゲートには入力信号を生成する論
理回路６０…が接続され、プリチャージＭＯＳ Ｑｐｃ
のゲートには該ＭＯＳをオフするプリチャージオフ信号
Ｐｆのタイミングを調整する遅延回路７０が接続されて
いる。

【００３８】このような回路においては、図４のタイム
チャートに示すように、プリチャージＭＯＳ Ｑｐｃを
オフにするタイミングと、入力信号の入力タイミングと
は、その順序を守らなければならない。従って、入力信
号が生成される論理回路６０のタイミングに合わせて、
上記プリチャージオフ信号Ｐｆの出力タイミングを調整
する遅延回路７０のタイミング設計を行う必要がある。

【００３９】この実施例では、入力信号ＩＮ１〜ＩＮ３
…を生成する論理回路６０が、低しきい値ＭＯＳからな
る論理ゲートＧ６１，Ｇ６２…と、標準ＭＯＳからなる
論理ゲートＨ６１，Ｈ６２…とが混在されて構成された
ものとしている。ここでは、例えばｎ段の低しきい値Ｍ
ＯＳによる論理ゲートＧ６１，Ｇ６２…とｍ段の標準Ｍ
ＯＳによる論理ゲートＨ６１，Ｈ６２…とが入力信号の
信号パスに混在されているとする。

【００４０】遅延回路７０は、上記のような論理回路６
０に対応させて、当該論理回路６０と同等の遅延が得ら
れるように、ｎ段の低しきい値ＭＯＳによる論理ゲート
Ｇ７１，Ｇ７２…と、ｍ段の標準ＭＯＳによる論理ゲー
トＨ７１，Ｈ７２…とを信号パスに連ねて構成される。
そして、入力信号を生成する論理回路６０へ所定のデー
タ信号Ｄ１が入力されるのと同期して遅延回路７０へ制
御信号ＣＯＭ１が入力され、該制御信号ＣＯＭ１が所定
時間遅延されてプリチャージオフ信号Ｐｆが出力され
る。

【００４１】また、この実施例では、上記制御信号ＣＯ
Ｍ１の立上り時間を上記データ信号Ｄ１の立上り時間よ
りも相対的に短くなるように、つまり制御信号ＣＯＭ１
の立上り波形をデータ信号Ｄ１よりも急峻になるように
することで、プリチャージオフ信号Ｐｆの立上りから入
力信号ＩＮ１〜ＩＮ３…の立上りまでの遅延Ｔ１（図
４）を作り出している。また、データ信号Ｄ１の出力期
間より遅延回路７０への制御信号ＣＯＭ１の出力期間を
長くする、つまり制御信号ＣＯＭ１のパルス幅をデータ
信号Ｄ１よりも広くすることで、プリチャージオフ信号
Ｐｆの立下がりから入力信号ＩＮ１〜ＩＮ３…の立下が
りまでの遅延Ｔ２（図４）を作成している。

【００４２】なお、立上り時と立下り時におけるプリチ
ャージオフ信号Ｐｆと入力信号ＩＮ１〜ＩＮ３…との遅
延Ｔ１，Ｔ２は、上記のように作成するほか、例えば、
遅延回路７０をプリチャージオフ信号Ｐｆの立上りの信
号パスと立下りの信号パスとで途中分岐させて２系統設
け、立上りの信号パスでは例えば低しきい値ＭＯＳから
なる論理ゲートの段数を数個減らし、立下りの信号パス
では例えば低しきい値ＭＯＳからなる論理ゲートの段数
を数個増やして設けても、同様に対応することが可能で
ある。

【００４３】以上のように、プリチャージオフ信号Ｐｆ
のタイミングを調整する遅延回路７０の論理ゲートを、
入力信号ＩＮ１〜ＩＮ３…を生成する論理回路６０に合
わせて、標準ＭＯＳからなる論理ゲートＧ７１，Ｇ７２
…と、低しきい値ＭＯＳからなる論理ゲートＨ７１，Ｈ
７２…とを、論理回路６０と同数段ずつ用いて構成する
ことで、プロセスばらつきによりこれら標準ＭＯＳと低
しきい値ＭＯＳとの動作速度がそれぞれ別々にばらつい
た場合でも、入力信号ＩＮ１〜ＩＮ３…とプリチャージ
オフ信号Ｐｆとのそれぞれの入力タイミングの関係はほ
ぼ変化せず、プロセスばらつきに依存しない適切なタイ
ミングでプリチャージオフ信号Ｐｆを出力することが出
来る。 ［第３の実施の形態］図５は、高速又は低速な論理素子
としてレベルの異なる２種類の電源電圧に接続される２
種類のＭＯＳＦＥＴを使用した例を示すメモリアレイと
その周辺回路の一実施例を示す回路図である。

【００４４】図１のメモリ回路が、高速又は低速な論理
素子として、しきい値電圧の低い低しきい値ＭＯＳと標
準的なしきい値電圧の標準ＭＯＳの２種類を用いて構成
されていたのに対して、図５のメモリ回路は、高速又は
低速な論理素子や論理ゲートとして、例えばロジック系
の標準の電源電圧（例えば２Ｖ系）が接続された論理素
子や論理ゲートと、昇圧した電源電圧（例えば３．３Ｖ
系）が接続された論理素子や論理ゲートを用いている点
で異なり、そのほかは略同一のものである。

【００４５】すなわち、ワード線ＷＬを選択駆動する論
理回路１０’には標準電圧に接続された高速の論理ゲー
トＨ１１’〜Ｈ１４’が使用され、メモリセル２１’…
にはスタティックノイズマージンを広くするために昇圧
した電源電圧に接続されたラッチ部ＦＦ１’とその出力
がソースに印加されている選択ＭＯＳ Ｑｓ’，Ｑｓ’
とが使用されている。

【００４６】そして、センスアンプ４０の起動タイミン
グを調整するタイミング生成回路３０’は、前半の遅延
回路３１’の部分には論理回路１０’に対応して標準電
圧に接続された論理ゲートＨ３１’〜Ｈ３５’が、後半
の遅延回路３２’の部分にはメモリセル２１’に対応し
て昇圧した電圧に接続された論理ゲートＧ３１’，Ｇ３
２’が使用されている。

【００４７】このように論理ゲートの電源電圧を異なら
せた場合にも、その論理素子に必要な耐圧が各々異なる
ため別プロセスで２種類の論理素子を形成する必要があ
り、プロセスばらつきにより２種類の論理素子の動作ス
ピードがベストケースとワーストケースにそれぞれ別々
にばらつくという第１や第２の実施例と同様の問題が発
生する。

【００４８】したがって、図５に示すように、タイミン
グ生成回路３０’を、論理回路１０’に備わるものと同
種で同数段の論理ゲートＨ３１’〜Ｈ３５’と、メモリ
セル２１’に備わるものと同種で同数段の論理ゲートＧ
３１’，Ｇ３２’とのディレイチェーンにより形成する
ことで、第１実施例の場合と同様に、プロセスばらつき
に依存しない最適なセンスアンプ４０の起動タイミング
を得ることが出来る。 ［第４の実施の形態］図６は、高速又は低速な論理素子
として２種類の電源電圧に接続される２種類のＭＯＳＦ
ＥＴを使用した例を示すメモリアレイとその周辺回路の
一実施例を示す回路図である。

【００４９】この第４実施例のメモリ回路は、高速又は
低速な論理素子や論理ゲートとして、図７〜図９に示す
高速動作回路と低電力動作回路を使用している点で、図
１や図５のメモリ回路と異なっているが、その他の点は
ほぼ同一である。

【００５０】すなわち、ワード線ＷＬを選択し駆動する
論理回路１０”には高速動作回路による論理ゲートＨ１
１”〜Ｈ１４”が使用され、メモリセル２１”…にはス
タティックノイズマージンを広くするために低電力動作
回路によるラッチ部ＦＦ１”が使用されている。

【００５１】一方、センスアンプ４０の起動信号のタイ
ミングを調整するタイミング生成回路３０”は、前半の
遅延回路３１”の部分には論理回路１０”に対応して高
速動作回路による論理ゲートＨ３１”〜Ｈ３５”が、後
半の遅延回路３２”の部分にはメモリセル２１”に対応
して低電力動作回路による論理ゲートＧ３１”，Ｇ３
２”がそれぞれ使用されている。

【００５２】ここで、高速動作回路と低電力動作回路に
ついて説明する。

【００５３】図７（ａ），図８（ａ），図９（ａ）には
高速動作回路と低電力動作回路の代表例としてインバー
タの構成例を、図７（ｂ），図８（ｂ），図９（ｂ）に
はそれに使用される各電圧の関係図を示している。

【００５４】図７（ａ）〜図９（ａ）の高速動作回路と
低電力動作回路は、株式会社日立製作所により特許出願
された特願２０００−１５２７３２号の発明で開示され
た構成である。

【００５５】この発明は、相対的に電位差の小さな第１
の電位組を動作電源とする第１の論理ゲート（高速動作
回路）と、相対的に電位差の大きな第２の電位組を動作
電源とする第２の論理ゲート（低電力動作回路）とを有
する半導体集積回路において、これら第１と第２の論理
ゲートに含まれるＭＩＳトランジスタ（或いはＭＯＳＦ
ＥＴ）の基板電位を共通化して構成したものである。

【００５６】従来の大小異なる２系統の電源電圧を用い
た２種類の論理ゲートは、その基板電位が異なることか
ら基板の分離領域が必要となってチップ面積の増大を招
いていたのに対し、上記のような構成によれば、高速動
作する論理ゲートと低電力動作する論理ゲートと２種類
の論理ゲートが得られ、且つ、基板電位を共通化するこ
とでチップ面積の増大が回避できるという利点を有す
る。

【００５７】具体的には、図７（ａ）の第１例に示すよ
うに、高速動作回路２は電位差の大きな電源電圧ＶＤＤ
Ｈ，ＶＳＳＨに接続された論理ゲートであり、低電力動
作回路１は電位差の小さな電源電圧ＶＤＤＬ，ＶＳＳＬ
に接続された論理ゲートである。そして、これらを構成
するＰ形ＭＯＳＦＥＴ ＭＰ０，ＭＰ１の基板電位は電
位ＶＢＰに、Ｎ形ＭＯＳＦＥＴ ＭＮ０，ＭＮ１の基板
電位は電位ＶＢＮに共通化している。ここで、基板電位
ＶＢＰ，ＶＢＮは図７（ｂ）に示すように変更可能なも
のである。

【００５８】図８（ａ）の第２例の構成は、高速動作回
路２と低電力動作回路１の負極側の電源電位ＶＳＳを共
通化したものである。回路のバイアス電圧は（ｂ）のよ
うな関係とされる。図９（ａ）の第３例の構成は、基板
電位を電位差の大きな電源電位ＶＤＤＨ，ＶＳＳＨと共
通化したものである。回路のバイアス電圧は（ｂ）のよ
うな関係とされる。

【００５９】このように高速動作回路と低電力動作回路
とを用いる場合にも、両者の論理素子は必要な耐圧が異
なるために別プロセスで形成する必要があり、プロセス
ばらつきにより２種類の論理素子の動作スピードがベス
トケースとワーストケースにそれぞれ別々にばらつくと
いう同様の問題が発生する。

【００６０】したがって、図６に示すように、タイミン
グ生成回路３０”を、論理回路１０”と同数段の高速動
作回路による論理ゲートＨ３１”〜Ｈ３５”と、メモリ
セル２１”に対応した低電力動作回路による２段の論理
ゲートＧ３１”，Ｇ３２”とのディレイチェーンにより
形成することで、第１実施例の場合と同様に、プロセス
ばらつきに依存しない最適なセンスアンプ４０の起動タ
イミングを得ることが出来る。

【００６１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６２】例えば、論理回路と同等の遅延を有する回
路として、論理回路を構成する論理ゲートと同一回路形
式の論理ゲートを用いて形成した遅延回路（タイミング
生成回路）を示したが、例えば、論理ゲートを全てイン
バータで形成するなど、異なる論理を有する論理ゲート
を用いて形成しても良い。

【００６３】また、図３の論理回路６０と遅延回路７０
の例に示したように、遅延時間を合わせる２つのタイミ
ング生成回路において、低速な論理ゲートと高速な論理
ゲートの段数をそれぞれ同数にした例を示したが、信号
遅延が少しずれても良い場合には、低速な論理ゲート又
は高速な論理ゲートの段数を増減させて調整しても良
い。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
回路のセンスアンプの起動回路やワイヤードＯＲ回路の
入力信号とプリチャージオフ信号のタイミング調整回路
について説明したがこの発明はそれに限定されるもので
なく、信号の確定する順序を守らなければならない回路
全般に広く利用することができる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６６】すなわち、本発明に従うと、高速な論理素
子と低速であるが低消費電力で動作する論理素子の２種
類の論理素子が混在されている半導体集積回路におい
て、プロセスばらつきにより２種類の論理素子の動作ス
ピードがそれぞれ別々にばらついた場合でも、各回路の
動作タイミングを最適化できるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なメモリ回路のメモリア
レイとその周辺回路の一実施例を示す回路図である。

【図２】図1のタイミング生成回路における遅延時間の
一例をプロセスばらつきに基づく複数の条件下において
示したタイミングチャートである。

【図３】本発明を適用して好適なワイヤードＯＲ回路と
その入力部分のタイミング調整回路の一実施例を示す回
路図である。

【図４】図3のワイヤードＯＲ回路におけるプリチャー
ジオフ信号と入力信号とのタイミングチャートである。

【図５】高速又は低速な論理素子としてレベルの異なる
２種類の電源電圧に接続される２種類のＭＯＳＦＥＴを
使用した例を示すメモリアレイとその周辺回路の一実施
例を示す回路図である。

【図６】高速又は低速な論理素子として２種類の電源電
圧に接続され基板電位が共通にされた２種類のＭＯＳＦ
ＥＴを使用した例を示すメモリアレイとその周辺回路の
一実施例を示す回路図である。

【図７】図６のＭＯＳＦＥＴの第１実施例の構成（ａ）
とそれに使用する各電圧（ｂ）を示す図である。

【図８】図６のＭＯＳＦＥＴの第２実施例の構成（ａ）
とそれに使用する各電圧（ｂ）を示す図である。

【図９】図６のＭＯＳＦＥＴの第３実施例の構成（ａ）
とそれに使用する各電圧（ｂ）を示す図である。

【図１０】標準ＭＯＳのみを用いてタイミング生成回路
を形成した場合の遅延時間をプロセスばらつきに基づく
複数の条件下において示したタイミングチャートであ
る。

【符号の説明】

１０ 論理回路 ２１ メモリセル（第１回路） ３０ タイミング生成回路 ４０ センスアンプ（第２回路） Ｇ３１，Ｇ３２ 論理ゲート（第１種論理ゲート） Ｈ１１〜Ｈ１４ 論理ゲート（第２種論理ゲート） Ｈ３１〜Ｈ３４ 論理ゲート（第２種論理ゲート） ５０ ワイヤードＯＲ回路 Ｑｉｎ１〜Ｑｉｎ３ 入力ＭＯＳ（第３回路） Ｑｐｃ プリチャージＭＯＳ（第４回路） ６０ 論理回路（第３タイミング生成回路） ７０ 遅延回路（第４タイミング生成回路） Ｇ６１，Ｇ６２ 論理ゲート（第１種論理ゲート） Ｇ７１，Ｇ７２ 論理ゲート（第１種論理ゲート） Ｈ６１，Ｈ６２ 論理ゲート（第２種論理ゲート） Ｈ７１，Ｈ７２ 論理ゲート（第２種論理ゲート）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 島崎 靖久 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 HH01 JJ05 JJ24 KB22 KB91 QQ03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 動作速度が低速な論理素子からなる第１
   種論理ゲートと動作速度が高速な論理素子からなる第２
   種論理ゲートとが混在されてなり、これら第１種論理ゲ
   ートおよび第２種論理ゲートの動作遅延に基づく所定タ
   イミングで動作状態となる第１回路、および、該第１回
   路の動作タイミングと同期して或いは所定時間前後した
   タイミングで動作が要求される第２回路を含んだ機能回
   路と、 上記第２回路に動作タイミングを与えるタイミング生成
   回路とを備えた半導体集積回路において、 上記タイミング生成回路は上記第１種論理ゲートと第２
   種論理ゲートとが混在された信号パスを有し該信号パス
   の信号遅延に基づき上記動作タイミングを生成すること
   を特徴とする半導体集積回路。
2. 【請求項２】 上記第１回路は、所定信号の入力からｎ
   （ｎは正の整数）個の第１種論理ゲートとｍ（ｍは正の
   整数）個の第２種論理ゲートとの遅延を経たタイミング
   に動作状態となり、 上記タイミング生成回路は、ｎ個の第１種論理ゲートと
   ｍ個の第２種論理ゲートとが直列接続された信号パスを
   有し、上記所定信号に対応した信号の入力と上記信号パ
   スの信号遅延とに基づき上記動作タイミングを生成する
   ことを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 動作速度が低速な論理素子からなる第１
   種論理ゲートと動作速度が高速な論理素子からなる第２
   種論理ゲートとが混在されてなり、同期して或いは互い
   に所定時間前後したタイミングで動作が要求される第３
   回路およぴ第４回路を含んだ機能回路と、上記第３回路
   および第４回路とにそれぞれ動作タイミングを与える第
   ３タイミング生成回路および第４タイミング生成回路と
   を備えた半導体集積回路において、 上記第３タイミング生成回路と第４タイミング生成回路
   とは、上記第１種論理ゲートおよび第２種論理ゲートが
   混在された信号パスをそれぞれ有し、該信号パスの信号
   遅延に基づき上記第３回路と第４回の動作タイミングを
   生成することを特徴とする半導体集積回路。
4. 【請求項４】 上記第３タイミング生成回路の上記信号
   パスと、上記第４タイミング生成回路の上記信号パスに
   は、それぞれ上記第１種論理ゲートと第２種論理ゲート
   とが同数ずつ設けられていることを特徴とする請求項３
   記載の半導体集積回路。
5. 【請求項５】 上記低速な論理素子および高速な論理素
   子は、閾値電圧の異なる２種類のＭＯＳＦＥＴ、或い
   は、電源電圧の異なる２種類のＭＯＳＦＥＴから構成さ
   れることを特徴とする請求項１〜４の何れかに記載の半
   導体集積回路。