JP2005267744A - 半導体記憶装置、及びタイミング制御方法 - Google Patents

Abstract

【課題】メモリセルのデータにアクセスするためのタイミング制御を適切に行うことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置としてのＳＲＡＭ１０は、複数のメモリセル２１からなるメモリセルアレイ１１と、該メモリセルのデータにアクセスするためのタイミング制御を行うタイミング制御回路１８とを備える。ＳＲＡＭ１０には、ダミー回路として、ダミーワード線ＤＷＬと、該ダミーワード線ＤＷＬに接続される複数のダミーセル２２と、ダミーセル２２ａからデータを読み出すためのダミービット線ＤＢＬ，ＸＤＢＬとが設けられている。ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。
【選択図】 図１

Description

本発明は、半導体記憶装置、及びその半導体記憶装置におけるタイミング制御方法に関するものである。
近年の半導体記憶装置では、高集積化や動作速度の高速化が進んでおり、その製造プロセスのバラツキにより回路動作のタイミングがずれてしまう場合がある。そのため、半導体記憶装置におけるタイミング制御では、プロセスバラツキを考慮した適切な動作マージンを確保する必要がある。

半導体記憶装置において、メモリセルからデータを読み出す場合、ビット線又はデータバスの信号振幅が十分に大きくなってからセンスアンプが活性化される。半導体記憶装置では、各回路のプロセスバラツキが生じるが、そのバラツキがあってもセンスアンプが誤動作しないように、その起動タイミングとして所定のマージンが確保されている。

例えば、特許文献１の半導体記憶装置では、インバータ回路等からなる遅延回路（ディレイ回路）によりセンスアンプの起動信号が生成されており、起動タイミングを遅らせることでセンスアンプの誤動作が防止されている。

図６には、従来の半導体記憶装置１の回路構成を示している。
半導体記憶装置１は、メモリセルアレイ１１、ワード線ドライバ１２、コラムスイッチ１３、ライトアンプ１４、センスアンプ１５、入力回路１６、出力回路１７、及びタイミング制御回路１８を含む。

メモリセルアレイ１１には、複数のメモリセル２１がアレイ状に配置されており、それらメモリセル２１は、ワード線ＷＬを介してワード線ドライバ１２に接続されるとともに、ビット線（ビット線対ＢＬ／ＸＢＬ）を介してコラムスイッチ１３に接続されている。ワード線ドライバ１２は、アドレスに基づいて複数のワード線ＷＬのうちのいずれか１つを選択する。コラムスイッチ１３は、タイミング制御回路１８から出力される選択信号ＳＥＬに基づいて、所定のビット線ＢＬ，ＸＢＬをライトアンプ１４又はセンスアンプ１５に接続する。

タイミング制御回路１８は、アドレス、クロック、及びコントロール信号に基づいて、データのアクセスに必要となるタイミング制御を実行する。このタイミング制御回路１８には、複数のインバータ回路からなる遅延回路１８ａが設けられており、この遅延回路１８ａからセンスアンプ１５の起動信号ＳＴＡが出力される。

図７は、図６の半導体記憶装置１の動作波形図である。
図７（ａ）に示すように、ワード線ドライバ１２によりワード線ＷＬが選択される（Ｈレベルに活性化される）と、メモリセル２１の記憶データに基づいてビット線ＢＬ，ＸＢＬが駆動され、その一方の電位（図７ではビット線ＸＢＬの電位）が高電位側の電源電圧ＶＤＤからグランドレベルに徐々に低下する。センスアンプ１５の起動信号ＳＴＡは、ワード線ＷＬの活性化後において所定時間の経過後に出力される。具体的に、センスアンプ１５の起動信号ＳＴＡは、ビット線ＸＢＬの電位が十分に低下して正常なデータを読み出すことが可能なタイミングｔ１に対して所定のマージンを見込んだタイミングでＬレベルからＨレベルに立ち上がる。そして、このＨレベルの起動信号ＳＴＡによりセンスアンプ１５が起動され、各ビット線ＢＬ，ＸＢＬの電位差が増幅されてメモリセル２１のデータが読み出される。

また従来では、動作マージンの削除、及びワード線ＷＬ、メモリセル２１、ビット線ＢＬ，ＸＢＬ等の各回路のプロセスバラツキを吸収するために、図８の半導体記憶装置２のように、ダミー回路（ダミーワード線ＤＷＬ、ダミーセル２２、ダミービット線ＤＢＬ，ＸＤＢＬなどの回路）を設けたセルフタイミング方式のＲＡＭが提案されている。この半導体記憶装置２では、ダミー回路を通常の動作回路（ワード線ＷＬ、メモリセル２１、ビット線対ＢＬ，ＸＢＬなどの回路）と同様に動作させる。そして、そのダミー回路から出力されるダミー信号がダミー用タイミング制御回路２０に供給される。

ダミー用タイミング制御回路２０は、例えばインバータ回路を含み、ダミー信号のレベルに応じたセルフリセット信号ＳＴＣＬＫをタイミング制御回路１８に供給する。そして、タイミング制御回路１８は、そのセルフリセット信号ＳＴＣＬＫに基づいて起動信号ＳＴＡを生成し、該起動信号ＳＴＡによってセンスアンプ１５を活性化させる。

図９は、図８の半導体記憶装置２の動作波形図である。
図９（ａ）に示すように、ワード線ＷＬが選択されると、メモリセル２１の記憶データに基づいて、ビット線対ＢＬ，ＸＢＬの一方の電位（図９ではビット線ＸＢＬの電位）が高電位側の電源電圧ＶＤＤからグランドレベルに徐々に低下する。またこのとき、そのワード線ＷＬと同時にダミーワード線ＤＷＬが選択されるため、ダミービット線ＸＤＢＬの電位も電源電圧ＶＤＤからグランドレベルに徐々に低下する。そして、ダミービット線ＸＤＢＬの電位がしきい値電圧（具体的には、ダミー用タイミング制御回路２０に設けられるインバータ回路のしきい値電圧）Ｖｔｈよりも低下したとき、Ｈレベルのセルフリセット信号ＳＴＣＬＫが出力される。タイミング制御回路１８は、そのセルフリセット信号ＳＴＣＬＫに基づいて、Ｈレベルの起動信号ＳＴＡを出力してセンスアンプ１５を活性化させる。
特開２００２−１０９８８７号公報

ところが、図６の半導体記憶装置１においてプロセスがスロー側（ビット線の電位変化が遅くなる側）にずれた場合には、ディレイ回路１８ａの遅延時間をその電位変化に追従させることができない。つまり、ビット線ＢＬ，ＸＢＬの読み出し動作は、メモリセル単体のトランジスタのみの特性によってその遅延時間が決まる。従って、読み出し動作のタイミングを複数段のインバータ回路で設定しようとしても、それを構成する複数のトランジスタ特性が相互に作用してしまうため、インバータ回路による遅延時間の変動は、セル単体のトランジスタによる遅延時間の変動範囲に対して狭くなる。そのため、遅延回路１８ａでは、メモリセル２１の読み出し動作のディレイ変動に追従させることができず、図７（ｂ）に示すように、最適なタイミングｔ１よりも早いタイミングｔ０でセンスアンプ１５の起動信号ＳＴＡがＨレベルとなり、該センスアンプ１５を起動してしまう。このセンスアンプ１５の起動時にはビット線ＢＬ，ＸＢＬの振幅が小さいため、センスアンプ１５により正確なデータを読み出すことができない。

また、図８に示すセルフタイミング方式の半導体記憶装置２では、大容量のダミービット線ＤＢＬ，ＸＤＢＬを駆動能力の小さいダミーセル２２で駆動しているため、ダミービット線ＸＤＢＬの信号波形は極端になまる。そのため、その信号を受けるダミー用タイミング制御回路２０のしきい値電圧（インバータ回路のしきい値電圧）Ｖｔｈが変化すると、その変化に対して遅延時間が大きく変動してしまう。このダミービット線ＤＢＬ，ＸＤＢＬの動作は、通常のビット線ＢＬ，ＸＢＬの動作に追従するよう設計されているため、プロセスの変動に敏感であり、そのプロセスに応じて大きく変動し、さらに、プロセスの変動はインバータ回路のしきい値電圧Ｖｔｈの変化にも影響を与える。

この半導体記憶装置２において、プロセスがファースト側に動いた場合には、ダミー用タイミング制御回路２０のしきい値電圧が下がる。そのため、図９（ｂ）に示すように、最適なタイミングｔ１よりも早くセンスアンプ１５の起動信号ＳＴＡが出力されてしまう。この場合も、センスアンプ１５で正確なデータを読み出すことができなくなる。

本発明は上記問題点を解決するためになされたものであって、その目的は、メモリセルのデータにアクセスするためのタイミング制御を適切に行うことができる半導体記憶装置、及びタイミング制御方法を提供することにある。

請求項１，６に記載の発明によれば、半導体記憶装置には、ダミーワード線と、該ダミーワードに接続される複数の第１のダミーセルと、それら第１のダミーセルの少なくとも１つに接続されそのダミーセルからデータを読み出すためのダミービット線と、該ダミービット線を共有する第２のダミーセルとを含むダミー回路が設けられている。この半導体記憶装置では、ダミービット線を使用して第１のダミーセルからデータを読み出すための第１のパスとそれとは異なるディレイ特性を持つ第２のパスとの２系統のパスでタイミング信号が生成される。そして、それらタイミング信号のいずれか一方が、データをアクセスするためのタイミング制御に使用される。このようにすると、半導体記憶装置の製造プロセスがばらついたとしても、そのばらつきに応じた適切なタイミング信号を生成することができる。つまり、内部回路の動作タイミングにおいて適切なマージンを確保することができ、半導体記憶装置の歩留まりの向上を図ることができる。

請求項２に記載の発明によれば、インバータ回路を直列に複数接続してなる遅延回路によって、ダミー回路の第１のパスとはディレイ特性が異なる第２のパスを容易に形成することができる。

請求項３に記載の発明によれば、遅延回路の各インバータ回路として、ダミーセルを構成するためのＣＭＯＳインバータ回路が使用される。この場合、半導体記憶装置における各回路のレイアウトを変更することなく、配線パターンを変更することにより、遅延回路を形成することができる。

請求項４に記載の発明によれば、タイミング信号に基づいてセンスアンプが適切に起動されるので、メモリセルから誤ったデータを読み出すことを防止できる。
請求項５に記載の発明によれば、第１のパスから出力されるタイミング信号と第２のパスから出力されるタイミング信号とのうち遅いタイミングで出力されるタイミング信号が論理回路により選択されて制御回路に供給される。この場合、プロセスがスロー側にずれた場合には第１のパスのタイミング信号が選択され、プロセスがファースト側にずれた場合には第２のパスのタイミング信号が選択されるので、内部回路を適切なタイミングで動作させることが可能となる。

本発明によれば、メモリセルにアクセスするためのタイミング制御を適切に行うことができる半導体記憶装置を提供することができる。

以下、本発明を半導体記憶装置としてのスタティックＲＡＭ（ＳＲＡＭ）に具体化した一実施の形態を図１〜図４に従って説明する。
図１は、本実施の形態におけるＳＲＡＭ１０の回路構成を示すブロック図である。

ＳＲＡＭ１０は、メモリセルアレイ１１、ワード線ドライバ１２、コラムスイッチ１３、ライトアンプ１４、センスアンプ１５、入力回路１６、出力回路１７、タイミング制御回路１８、及びダミー用タイミング制御回路１９を含む。

メモリセルアレイ１１は、行方向及び列方向にアレイ状に配置された複数のメモリセル２１を含む。このメモリセルアレイ１１において、メモリセル２１の列方向に伸びる複数のビット線（ビット線対ＢＬ／ＸＢＬ）とメモリセル２１の行方向に伸びる複数のワード線ＷＬとが形成され、該各ワード線ＷＬ及びビット線ＢＬ，ＸＢＬの交差部にメモリセル２１が設けられている。各メモリセル２１は、複数のＭＯＳトランジスタから構成されている。

ワード線ドライバ１２は、アドレス（図示略）に基づいて複数のワード線ＷＬのうちのいずれか１つを選択的に活性化する。
コラムスイッチ１３は、タイミング制御回路１８から出力される選択信号ＳＥＬに基づいて、所定のビット線対ＢＬ，ＸＢＬをライトアンプ１４又はセンスアンプ１５に接続する。

ライトアンプ１４は、タイミング制御回路１８からの起動信号（図示略）により活性化し、入力回路１６から入力されたデータを増幅し、該データに基づいてコラムスイッチ１３を介して接続された所定のビット線対ＢＬ，ＸＢＬを駆動する。これにより、メモリセル２１にデータが書き込まれる。

センスアンプ１５は、タイミング制御回路１８からの起動信号ＳＴＡにより活性化し、コラムスイッチ１３を介して接続された所定のビット線対ＢＬ，ＸＢＬの電位差を増幅し、その増幅信号をメモリセル２１の記憶データとして出力回路１７から出力する。

タイミング制御回路１８にはアドレス、クロック、及びコントロール信号が入力される。タイミング制御回路１８は、アドレスをデコードするデコーダを含み、各入力信号に基づいて、データのアクセスに必要となるタイミング制御を実行し、コラムスイッチ１３の選択信号ＳＥＬ、センスアンプ１５の起動信号ＳＴＡを生成する。また、タイミング制御回路１８は、ライトアンプ１４の起動信号や、入力回路１６及び出力回路１７のラッチ信号なども生成している。

本実施の形態において、メモリセルアレイ１１の外側には、ワード線ＷＬと平行に１本のダミーワード線ＤＷＬが形成されている。このダミーワード線ＤＷＬには、セルフタイミング用メモリセル（読み出し用ダミーセル）２２ａを含む複数の負荷用ダミーセル２２が接続されている。読み出し用ダミーセル２２ａには、ダミービット線（ダミービット線対ＤＢＬ／ＸＤＢＬ）が接続されており、該ダミービット線ＤＢＬ，ＸＤＢＬに複数のダミーセル２２ｂが接続されている。ダミービット線ＤＢＬ，ＸＤＢＬは、メモリセルアレイ１１の外側にてビット線ＢＬ，ＸＢＬと平行に設けられている。各ダミーセル２２，２２ａ，２２ｂは、メモリセルアレイ１１のメモリセル２１と同様に、複数のＭＯＳトランジスタから構成されている。

ダミービット線ＤＢＬ，ＸＤＢＬは、ダミー用タイミング制御回路１９に接続されており、セルフタイミング用メモリセル２２ａから読み出された相補のダミー信号ＤＢ，ＸＤＢがそのタイミング制御回路１９に入力される。

また、ダミーワード線ＤＷＬには、複数段のインバータ回路２３ａからなる遅延回路２３が接続されており、この遅延回路２３から出力される遅延信号ＩＤＢがダミー用タイミング制御回路１９に入力される。なお、遅延回路２３における遅延時間（ディレイ）は、インバータ回路２３ａの段数で設定される。各インバータ回路２３ａは、専用の回路素子を使用して形成してもよいし、ダミーセル２２ａを構成する各ＭＯＳトランジスタを使用して形成してもよい。ここで、ダミーセル２２ａの各ＭＯＳトランジスタを使用してＣＭＯＳインバータ回路を形成する場合、従来の半導体記憶装置２（図８参照）の各回路のレイアウトを変更することなく、配線パターンの変更のみで遅延回路２３が形成される。

図２には、ダミー用タイミング制御回路１９の回路図を示している。ダミー用タイミング制御回路１９は、２つのインバータ回路１９ａ，１９ｂとナンド回路１９ｃとからなる論理回路であって、入力される遅延信号ＩＤＢとダミー信号ＸＤＢとに基づいてセルフリセット信号ＳＴＣＬＫを出力する。具体的に、ナンド回路１９ｃの第１の入力端子には、インバータ回路１９ａを介して遅延信号ＩＤＢの信号レベルを反転した反転信号ＩＤＢＯＵＴが供給される。また、ナンド回路１９ｃの第２の入力端子には、インバータ回路１９ｂを介してダミー信号ＸＤＢの信号レベルを反転した反転信号ＤＢＯＵＴが供給される。ナンド回路１９ｃは、各反転信号ＩＤＢＯＵＴ，ＢＤＯＵＴの信号レベルに応じたセルフリセット信号ＳＴＣＫを出力する。すなわち、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）は、遅延信号ＩＤＢとダミー信号ＸＤＢとのうち少なくとも一方がＨレベルである場合、Ｈレベルのセルフリセット信号ＳＴＣＬＫを出力し、両信号が共にＬレベルである場合に、Ｌレベルのセルフリセット信号ＳＴＣＬＫを出力する。

タイミング制御回路１８は、セルフリセット信号ＳＴＣＬＫがＨレベルである場合、起動信号ＳＴＡをＬレベルに維持する。この場合、センスアンプ１５は起動しない。その後、Ｌレベルのセルフリセット信号ＳＴＣＬＫが入力されたとき、タイミング制御回路１８は、Ｈレベルの起動信号ＳＴＡを出力してセンスアンプ１５を起動する。

このように、本実施の形態のＳＲＡＭ１０では、ダミーセル２２やダミービット線ＤＢＬ，ＸＤＢＬのダミー回路を経由する第１のパスと、複数段のインバータ回路２３ａからなる遅延回路２３を経由する第２のパスとの２系統の信号伝達経路が設けられている。そして、各経路のタイミング信号（ダミー信号ＸＤＢと遅延信号ＩＤＢ）に基づいてセンスアンプ１５の起動信号ＳＴＡを生成することにより、センスアンプ１５の起動タイミングとして適切な動作マージンが確保される。

図１において、インバータ列からのタイミング信号ＩＤＢとダミーセル列からのタイミング信号ＸＤＢとでは、プロセスバラツキに起因するバラツキの度合いが異なる。プロセスが標準的（スローでもファーストでもない状態）である場合の標準的な特性（タイミング信号ＩＤＢでは標準のデータ遷移タイミング、タイミング信号ＸＤＢでは標準の電位低下速度）からバラツキ量については、一般にタイミング信号ＸＤＢの方がタイミング信号ＩＤＢよりも大きい。

その結果、プロセスがスロー側にふれた場合にはタイミング信号ＸＤＢから決定されるタイミングの方がタイミング信号ＩＤＢから決定されるタイミングよりも遅くなり、逆に、プロセスがファースト側にふれた場合にはタイミング信号ＩＤＢから決定されるタイミングの方がタイミング信号ＸＤＢから決定されるタイミングよりも遅くなる。

次に、本実施の形態におけるＳＲＡＭ１０の動作を図３及び図４の波形図を用いて説明する。なお、図３の波形図は、ＳＲＡＭ１０のプロセスがスロー側にずれた場合の動作を示し、図４の波形図は、ＳＲＡＭ１０のプロセスがファースト側にずれた場合の動作を示している。

図３及び図４に示すように、ワード線ドライバ１２によりワード線ＷＬが選択される（Ｈレベルに活性化される）と、メモリセル２１の記憶データに基づいて、ビット線対ＢＬ，ＸＢＬの一方の電位（図３，４ではビット線ＸＢＬの電位）が高電位側の電源電圧ＶＤＤからグランドレベルに徐々に低下する。またこのとき、ワード線ＷＬと同時にダミーワード線ＤＷＬが選択され、ダミービット線ＸＤＢＬの電位が電源電圧ＶＤＤからグランドレベルに徐々に低下する。

ダミーワード線ＤＷＬの選択後、所定時間（遅延回路２３における遅延時間）が経過するまでは、遅延回路２３から出力される遅延信号ＩＤＢがＨレベルに維持される。そして、所定時間が経過したときに遅延信号ＩＤＢがＬレベルとなり、ダミー用タイミング制御回路１９のインバータ回路１９ａはＨレベルの反転信号ＩＤＢＯＵＴを出力する。また、ダミー用タイミング制御回路１９のインバータ回路１９ｂは、ダミービット線ＸＤＢＬのダミー信号ＸＤＢがしきい値電圧Ｖｔｈよりも低下したときに、Ｈレベルの反転信号ＤＢＯＵＴを出力する。

プロセスがスロー側にずれた場合、図３に示すように、Ｈレベルの反転信号ＩＤＢＯＵＴが出力されるタイミングでは、ダミー信号ＸＤＢの反転信号ＤＢＯＵＴはＬレベルに維持されている。そのため、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）は、Ｈレベルのセルフリセット信号ＳＴＣＬＫを出力している。そして、タイミング制御回路１８はそのＨレベルのセルフリセット信号ＳＴＣＬＫに基づいてＬレベルの起動信号ＳＴＡを出力するため、センスアンプ１５は起動しない。

その後、ダミービット線ＸＤＢＬがしきい値電圧Ｖｔｈよりも低下したとき、反転信号ＩＤＢＯＵＴがＨレベルとなり、ダミー用タイミング制御回路１９のナンド回路１９ｃは、Ｌレベルのセルフリセット信号ＳＴＣＬＫを出力する。このとき、タイミング制御回路１８はそのＬレベルのセルフリセット信号ＳＴＣＬＫに応答してＨレベルの起動信号ＳＴＡを出力するため、センスアンプ１５が起動する。このセンスアンプ１５の起動タイミングｔ１では、ビット線対ＢＬ，ＸＢＬの電位差が十分に大きくなっており、センスアンプ１５によりその電位差が増幅されて正確なデータが読み出される。

一方、プロセスがファースト側にずれた場合、図４に示すように、メモリセル２１の読み出し動作に追従してダミーセル２２ａの読み出し動作も早くなる。そのため、ダミー信号ＸＤＢの反転信号ＤＢＯＵＴは、遅延信号ＩＤＢの反転信号ＩＤＢＯＵＴよりも早いタイミングでＨレベルとなる。この反転信号ＤＢＯＵＴがＨレベルになるタイミングにおいて、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）は、セルフリセット信号ＳＴＣＬＫをＨレベルに維持する。

その後、所定時間の経過に伴い遅延信号ＩＤＢがＬレベルとなりその反転信号ＩＤＢＯＵＴがＨレベルとなるタイミングで、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）はＬレベルのセルフリセット信号ＳＴＣＬＫを出力する。このとき、タイミング制御回路１８はそのセルフリセット信号ＳＴＣＬＫに応答してＨレベルの起動信号ＳＴＡを出力するため、センスアンプ１５が起動する。このセンスアンプ１５の起動タイミングｔ１では、ビット線対ＢＬ，ＸＢＬの電位差が十分に大きくなっており、センスアンプ１５によりその電位差が増幅されて正確なデータが読み出される。

このように、本実施の形態のＳＲＡＭ１０では、プロセスがスロー側にずれた場合、ダミーセル２２ａやダミービット線対ＤＢＬ，ＸＤＢＬのダミー回路を経由する第１のパスのタイミング信号（ダミー信号ＸＤＢ）に基づいてセンスアンプ１５が起動される。プロセスがスロー側にずれた場合、通常のビット線ＢＬ，ＸＢＬの動きもダミービット線ＤＢＬ，ＸＤＢＬの動きも同様に遅くなる。ＳＲＡＭ１０では、通常のメモリセル２１のセル数が多く、特性のバラツキ範囲も広くなる。そのため、ダミーセル２２の読み出し動作に対して少し遅れるメモリセル２１も存在することになるが、スロー側の場合にはダミー用タイミング制御回路１９（インバータ回路１９ｂ）のしきい値電圧Ｖｔｈが高くなる方向に作用して動作タイミングの遅れ分がカバーされる。よって、ダミーセル２２ａやダミービット線対ＤＢＬ，ＸＤＢＬのダミー回路を経由する第１のパスにより的確な動作マージンが確保される。

また、プロセスがファースト側にずれた場合、遅延回路２３を経由する第２のパスのタイミング信号（遅延信号ＩＤＢ）に基づいてセンスアンプ１５が起動される。この場合、メモリセル２１のビット線による読み出し動作が速くなるほどには、遅延回路２３の遅延時間が速くなることはなく、遅延回路２３を経由する第２のパスにより的確な動作マージンが確保される。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ＳＲＡＭ１０では、ダミーセル２２やダミービット線対ＤＢＬ，ＸＤＢＬのダミー回路を経由する第１のパスと、複数のインバータ回路２３ａからなる遅延回路２３を経由する第２のパスとの２系統の経路が設けられる。この構成により、ＳＲＡＭ１０のプロセスがスロー側又はファースト側にばらついたとしても、適切なタイミングで起動信号ＳＴＡが出力されるため、センスアンプ１５の起動タイミングとして適切なマージンを確保することができる。従って、センスアンプ１５にて誤ったデータを読み出すことが防止されるので、ＳＲＡＭ１０の歩留まりの向上を図ることができる。

（２）遅延回路２３はインバータ回路２３ａを直列に複数接続して形成されるものであり、この遅延回路２３を用いることにより、ダミー回路の第１のパスとはディレイ特性が異なる第２のパスを容易に形成することができる。

（３）ダミーセル２２ａの各ＭＯＳトランジスタを使用してＣＭＯＳインバータ回路を形成することにより、従来の半導体記憶装置２（図８参照）の各回路のレイアウトを変更することなく、配線パターンの変更のみで遅延回路２３を形成することができ、コスト的に有利なものとなる。

（４）ダミー用タイミング制御回路１９は、インバータ回路１９ａ，１９ｂとナンド回路１９ｃとを含む論理回路であり、ダミー信号ＸＤＢと遅延信号ＩＤＢとのうちで遅いタイミングで出力されるタイミング信号を選択し、そのタイミング信号をセルフリセット信号ＳＴＣＬＫとしてタイミング制御回路１８に供給している。これにより、プロセスバラツキに応じた適切なタイミングで起動信号ＳＴＡが出力され、センスアンプ１５を起動させることができる。

尚、上記実施の形態は、以下の態様で実施してもよい。
・図５に示すＳＲＡＭ１０ａのように、ダミーワード線ＤＷＬに負荷用のダミーセル２２はあってもなくてもよい。また、ダミービット線ＤＢＬ，ＸＤＢＬは、メモリセルアレイ１１の外側（タイミング制御回路１８から最も離れた位置）に設ける必要はなく、図５のように、内側（タイミング制御回路１８に近い位置）に設けてもよい。なお、ＳＲＡＭ１０ａにおける他の構成は上記実施の形態と同じであり、同一の符号を付している。このＳＲＡＭ１０ａにおいても、上記実施の形態と同様の効果を得ることができる。

・上記実施の形態では、タイミング信号としてセンスアンプ１５の起動信号ＳＴＡに具体化していたが、これに限定されるものではなく、ワード線ＷＬを閉じるためのタイミング信号や出力回路１７にてデータをラッチするためのタイミング信号などに具体化してもよい。

・上記実施の形態において、ダミー用タイミング制御回路１９は、インバータ回路１９ａ，１９ｂで遅延信号ＩＤＢ及びダミー信号ＸＤＢを受けるよう構成したが、この回路の論理は適宜変更することができる。つまり、ダミー用タイミング制御回路１９は、インバータ回路以外に、ナンド回路やノア回路などのゲート回路により構成してもよい。

・上記実施の形態では、第２のパスの遅延回路２３を複数段のインバータ回路２３ａで構成していたが、これに限定されるものではく、遅延回路２３は、インバータ回路２３ａ以外のゲート回路を用いて構成してもよい。

・ダミー信号を受ける方式としては、図２のように一方のダミービット線のみを用いる構成には限定されるものではない。例えば、差動センスアンプやラッチセンスアンプ、カレントミラーセンスアンプ等の差動入力としてダミービット線対ＤＢＬ，ＸＤＢＬを受け、それらの電位差を利用して検出信号を生成し、生成した検出信号を図２の信号ＤＢＯＵＴの代わりに用いる構成でもよい。

・上記実施の形態では、半導体記憶装置としてＳＲＡＭ１０，１０ａに具体化していたが、これ以外に、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などのメモリに具体化してもよい。

一実施の形態における半導体記憶装置の回路構成を示すブロック図である。 ダミー用タイミング制御回路を示す回路図である。 プロセスがスロー側にずれた場合の動作波形図である。 プロセスがファースト側にずれた場合の動作波形図である。 別例の半導体記憶装置の回路構成を示すブロック図である。 第１従来例の半導体記憶装置の回路構成を示すブロック図である。 （ａ），（ｂ）は第１従来例の半導体記憶装置の動作波形図である。 第２従来例の半導体記憶装置の回路構成を示すブロック図である。 （ａ），（ｂ）は第２従来例の半導体記憶装置の動作波形図である。

符号の説明

１０，１０ａ 半導体記憶装置としてのＳＲＡＭ
１５ 周辺回路としてのセンスアンプ
１８ 制御回路としてのタイミング制御回路
１９ ダミー用タイミング制御回路
２１ メモリセル
２２，２２ａ 第１のダミーセル
２２ｂ 第２のダミーセル
２３ 遅延回路
２３ａ インバータ回路
ＢＬ，ＸＢＬ ビット線
ＤＢＬ，ＸＤＢＬ ダミービット線
ＤＷＬ ダミーワード線
ＩＤＢ タイミング信号としての遅延信号
ＸＤＢ タイミング信号としてのダミー信号
ＷＬ ワード線

Claims (6)

1. 複数のワード線と、複数のビット線と、該各ワード線及びビット線の交差部に設けられたメモリセルと、前記メモリセルのデータにアクセスするためのタイミング制御を行う制御回路とを備えた半導体記憶装置であって、
   ダミーワード線と、該ダミーワードに接続される複数の第１のダミーセルと、前記第１のダミーセルの少なくとも１つに接続されそのダミーセルからデータを読み出すためのダミービット線と、該ダミービット線を共有する第２のダミーセルとを含むダミー回路が設けられ、
   前記ダミービット線を使用して前記第１のダミーセルからデータを読み出すための第１のパスと、該ダミービット線を使用せず前記第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を前記制御回路のタイミング制御に使用することを特徴とする半導体記憶装置。
2. 前記第２のパスは、インバータ回路を直列に複数接続してなる遅延回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記遅延回路の各インバータ回路として、前記ダミーセルを構成するためのＣＭＯＳインバータ回路を用いたことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記制御回路により制御される周辺回路としてセンスアンプを含み、前記タイミング信号に基づいてそのセンスアンプを起動することを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
5. 第１のパスから出力されるタイミング信号と第２のパスから出力されるタイミング信号とのうち遅いタイミングで出力されるタイミング信号を選択し、そのタイミング信号を前記制御回路に供給する論理回路を備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
6. 複数のワード線と、複数のビット線と、該各ワード線及びビット線の交差部に設けられたメモリセルと、前記メモリセルのデータにアクセスするためのタイミング制御を行う制御回路とを含む通常の動作回路が設けられるとともに、ダミーワード線と、該ダミーワードに接続される複数の第１のダミーセルと、前記第１のダミーセルの少なくとも１つに接続されそのダミーセルからデータを読み出すためのダミービット線と、該ダミービット線を共有する第２のダミーセルとを含むダミー回路が設けられた半導体記憶装置におけるタイミング制御方法であって、
   前記ダミービット線を使用して前記第１のダミーセルからデータを読み出すための第１のパスと、該ダミービット線を使用せず前記第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を前記制御回路のタイミング制御に使用することを特徴とするタイミング制御方法。

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