KR101259899B1 - 다중 전압 도메인들을 이용하는 회로에서의 신호 경로 지연의 자체-튜닝 - Google Patents

다중 전압 도메인들을 이용하는 회로에서의 신호 경로 지연의 자체-튜닝 Download PDF

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Abstract

신호 경로의 자체-튜닝 또는 타이밍을 포함하는 다중 전압 도메인들에서 제공되는 회로들 및 방법들이 개시된다. 복수의 경로들은 회로에서 제공된다. 각각의 경로는, 다중 전압 도메인들의 임의의 수 또는 결합을 포함할 수도 있는 다중 전압 도메인들 중 일부를 횡단한다. 경로들의 각각은 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 갖는다. 지연 회로는, 복수의 경로들에서의 지연에 관련된 지연 출력을 생성하도록 제공되고 구성된다. 이러한 방식으로, 지연 회로의 지연 출력은 복수의 경로들에서의 지연에 따라 자체-튜닝되거나 조정된다. 이러한 자체-튜닝은, 제 2 신호 경로에 대한 제 1 신호 경로의 지연을 제어하는데 특히 적합할 수도 있으며, 여기서, 경로들에서의 지연은 동작 동안 서로에 대해 변할 수 있다.

Description

다중 전압 도메인들을 이용하는 회로에서의 신호 경로 지연의 자체-튜닝{SELF-TUNING OF SIGNAL PATH DELAY IN CIRCUIT EMPLOYING MULTIPLE VOLTAGE DOMAINS}
본 개시물의 기술은 일반적으로 다중 전압 도메인 회로에서 하나 이상의 신호 경로들의 타이밍에 관한 것이다. 또한, 본 개시물의 기술은 메모리 회로들에서의 하나 이상의 신호 경로들의 타이밍에 관한 것이다.
회로들은 점점 더 전력 보존을 염두에 두고 설계되고 있다. 특히, 이것은 배터리에 의해 전력이 공급되는 휴대용 전자 디바이스들에 대한 경우이다. 일반적인 예들은, 특히 이동 전화기들 및 랩탑 컴퓨터들을 포함한다. 증가된 전력 소비는 더 빠른 배터리 고갈 및 더 짧은 배터리 수명을 바람직하지 않게 초래한다. 전력을 보존하는 일 방법은, 활성 전력 수학식 P＝CV2f에 따라 회로의 동작 주파수를 낮추는 것이다. 그러나, 동작 주파수를 감소시키는 것은 더 낮은 회로 성능(즉, 속도)을 초래한다. 전력을 보존하는 또 다른 방법은, 일반적으로 활성 전력이 동작 전압 레벨에서의 주어진 감소에 대해 2차식으로(quadratically) 감소되므로, 동작 전압 레벨을 낮추는 것이다. 그러나, 회로에서 동작 전압 레벨을 낮추는 것은 속도 성능을 낮추며, 이는 또한 바람직하지 않을 수도 있다. 추가적으로, 회로의 특정한 셀들 또는 컴포넌트들은 그들이 적절히 동작하지 않을 최소 동작 전압 미만의 전압을 가질 수도 있다.
성능과 전력 소비 사이의 트레이드오프를 해결하기 위해, 다중 동작 전압 도메인들("전압 도메인들")이 회로들에서 점점 더 제공되고 있다. 상이한 동작 전압들을 회로의 상이한 컴포넌트들에 제공하기 위해 다중 전압 도메인들을 통과하는 회로 경로들이 제공된다. 다중 전압 도메인들을 제공하는 것은 더 낮은 전압 도메인으로 하여금, 전력을 보존하기 위해 최소 전압 레벨들을 요구하지 않는 컴포넌트들에 전력을 제공하게 한다. 적절한 동작에 대해 최소의 동작 전압 레벨을 갖거나, 성능이 희생될 수 없는 중요(critical) 경로들을 제공하는 컴포넌트들은 더 높은 전압 도메인에 의해 전력공급을 받을 수도 있다. 또한, 다중 전압 도메인들을 제공하는 것은 더 낮은 전압 도메인으로 하여금, 더 높은 전압 도메인의 컴포넌트들의 동작에 영향을 주지 않으면서, 전력 보존 모드 동안 전력을 보존하도록 스케일-다운되게 하거나, 증가된 성능(즉, 하이퍼-성능)을 제공하도록 스케일-업되게 한다.
다중 전압 도메인들이 흔히 이용되는 회로들의 예들은 메모리 회로들 및 메모리 시스템들이다. 일 예는, 정적 랜덤 액세스 메모리(SRAM)이다. SRAM은 캐시 메모리 상에서 사용될 수도 있다. SRAM 셀들은 안정성을 유지하고 데이터를 적절히 보유하기 위한 최소 동작 전압 레벨을 갖는다. 추가적으로, 예로서 65나노미터(nm) 및 45nm 지오메트리(geometry)와 같은 100nm 미만의 딥 서브-미크론 지오메트리들(deep sub-micron geometries)로 제공되는 SRAM 셀들에 대해서는 최소 동작 전압 레벨 이슈들을 해결하기 위해 최소 동작 전압이 더 높다. 다중 전압 도메인들을 이용하는 SRAM 시스템의 일 예는 도 1에 도시되어 있다. 도 1에서, ("메모리 시스템(10)"으로서 지칭되는)예시적인 SRAM 메모리 시스템(10)이 제공된다. 입력 라인들(12) 및 출력 라인들(14)은 메모리 시스템(10)에 커플링된다. 입력 라인들(12) 및 출력 라인들(14)은, 메모리 시스템(10)과, 대용량 메모리 디바이스로서 동작하는 SRAM 셀 어레이(16)로 데이터를 기입하거나 SRAM 셀 어레이(16)로부터 데이터를 판독하는 다른 시스템 컴포넌트들 사이에서 커맨드 및 데이터 통신을 허용하도록 신호들을 전달한다. 제어 시스템(18)은 SRAM 셀 어레이(16)의 동작을 제어한다.
메모리 시스템(10)은, "액세스 경로"(20) 및 "감지 경로"(22)로 라벨링된 2개의 신호 경로들을 포함한다. 액세스 경로(20)는, 가능한 중간 로직(24)을 통해 제어 시스템(18)으로부터 워드 라인 드라이버들(26)(즉, 행 선택기(row selector))로 액세스 신호들을 전달한다. 이에 대응하여, 워드 라인 드라이버들(26)은, 제어 시스템(18)으로부터의 어드레스 정보에 응답하여, SRAM 셀 어레이(16) 내의 메모리 셀들의 특정한 행을 활성화시킨다. 어드레스 정보는 SRAM 셀 어레이(16)에서 선택될 특정한 행을 식별한다. 상기 행은 판독 또는 기입 동작에 대해 선택될 수도 있다. 이에 대응하여, SRAM 셀 어레이(16) 내의 선택된 행으로부터의 데이터는 비트 라인들(28) 상에 배치된다. 비트 라인들(28) 상에 배치된 데이터를 판독하기 위해, 제어 시스템(18) 및 가능한 중간 로직(30)은, 감지 증폭기들(32)에 감지 신호를 통신하여 비트 라인들(28) 상에서 판독을 수행한다. 감지 증폭기(32)는 비트 라인들(28)로부터의 데이터를 감지하고, 출력 라인들(14) 상에 데이터를 배치한다.
메모리 시스템(10)에서, 액세스 경로(20) 및 감지 경로(22)를 횡단하는 신호들에 대한 타이밍은 양립가능하다. 상세하게, SRAM 셀 어레이(16)가 비트 라인들(28) 상에서 데이터를 어써트(assert)하게 하도록 액세스 신호들이 제어 시스템(18)에 의해 액세스 경로(20)를 통해 통신되기 전에, 제어 시스템(18)에 의해 감지 경로(22)를 통해 통신되는 감지 펄스 신호가 감지 증폭기들(32)로 하여금 비트 라인들(28) 상에서 데이터를 감지하게 하지 않도록 메모리 시스템(10)이 설계된다. 그렇지 않으면, SRAM 셀 어레이(16)가 비트 라인들(28) 상에서 유효한 데이터를 어써트하기 전에, 감지 증폭기들(32)이 비트 라인들(28) 상에서 데이터를 감지할 것이다. 액세스 경로(20)를 통해 통신된 액세스 신호들에 대해서는, 감지 신호들이 감지 경로(22)를 통해 감지 증폭기들(32)에 도달하기 전에 SRAM 셀 어레이(16)에 도달하는 것이 허용된다. 이러한 시나리오에서, 감지 증폭기들(32)이 비트 라인들(28) 상에서 데이터를 감지하도록 활성화되기 전에, 비트 라인들(28) 상의 데이터가 제공될 것이다. 메모리 시스템(10)에서의 액세스 경로(20)의 지연은, 감지 신호들이 감지 증폭기들(32)로의 감지 경로(22)를 횡단해야 하는 최소 지연을 제공한다.
도 1의 메모리 시스템(10)은, SRAM 셀 어레이(16)에서 안정된 동작 및 데이터 저장을 제공하는데 충분한 최소 전압 레벨 VMIN에서 제공되는 더 높은 전압 도메인 VH에서 동작한다. 입력 라인들(12) 및 출력 라인들(14)은 더 낮은 전압 도메인 VL에서 제공되는 컴포넌트들로부터 도래한다. 이와 관련하여, 입력 라인들(12) 상의 신호들을 더 낮은 전압 도메인 VL로부터 더 높은 전압 도메인 VH로 변환하도록 하나 이상의 레벨 시프터들(34)이 제공된다. 감지 증폭기들(32)로부터 출력 라인들(14)로 통신되는 신호들은, 하나 이상의 레벨 시프터들(36)을 이용하거나 이용하지 않고 더 높은 전압 도메인 VH로부터 더 낮은 전압 도메인VL로 변환될 수도 있다.
더 낮은 전압 도메인 VL에서 메모리 시스템(10)의 특정한 컴포넌트들 또는 부분들에 전력을 공급하는 것이 바람직할 수도 있다. 회로에서 다중 전압 도메인들을 제공하는 것은 전압 도메인의 스케일링이, 다른 전압 도메인(들)에 의해 전력공급된 컴포넌트들의 동작에 영향을 주지 않으면서 전력을 보존하도록 한다. 그러나, 상이한 전압 도메인들이 독립적으로 동작하기 때문에, 그들 사이의 전압 레벨 차이가 변할 수 있다. 상이한 전압 도메인들 사이의 전압 레벨들에서의 변동들은 회로의 신호 경로들의 지연들에서 불일치를 초래할 수 있다. 큰 불일치는 회로 결함을 야기할 수도 있다.
상세한 설명에 개시된 실시형태들은 신호 경로의 자체-튜닝 또는 타이밍을 포함하는 다중 전압 도메인들에서 제공되는 회로들 및 방법들을 포함한다. 이와 관련하여, 복수의 경로들이 회로에서 제공된다. 각각의 경로는, 다중 전압 도메인들의 임의의 수 또는 조합을 포함할 수도 있는 다중 전압 도메인들의 일부를 횡단한다. 각각의 경로들은 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 갖는다. 지연 회로는, 복수의 경로들에서의 지연에 관련된 지연 출력을 생성하도록 제공되고 구성된다. 이러한 방식으로, 지연 회로의 지연 출력은 복수의 경로들에서의 지연에 따라 자체-튜닝되거나 조정된다. 이러한 자체-튜닝은, 제 2 신호 경로에 대한 제 1 신호 경로의 지연을 제어할 것이 요구되는 회로들 및 방법들에서의 사용에 적합할 수도 있으며, 경로들에서의 타이밍들은 다중 전압 도메인들 사이에서의 전압 레벨 변동들에 의해 초래되는 지연 변동들로 인해 서로에 대해 변할 수 있다.
여기에 개시된 특정한 실시형태들에서, 복수의 전압 도메인들의 제 1 부분을 횡단하는 제 1 경로가 제공된다. 제 1 부분은, 복수의 전압 도메인들의 임의의 수 또는 결합으로 이루어질 수도 있는 복수의 전압 도메인들의 서브세트이다. 복수의 전압 도메인들의 제 2 부분을 횡단하는 제 2 경로가 제공된다. 또한, 제 2 부분은, 복수의 전압 도메인들의 임의의 수 또는 결합으로 이루어질 수도 있는 복수의 전압 도메인들의 서브세트이다. 지연 회로는 제 1 경로에 커플링된다. 지연 회로는, 복수의 전압 도메인들 중에서 제 1 부분에 의해 공급된 제 1 전압에 의해 전압을 공급받도록 구성되는 적어도 하나의 제 1 지연 엘리먼트, 및 복수의 전압 도메인들 중에서 제 2 부분에 의해 공급된 제 2 전압에 의해 전압을 공급받도록 구성되는 적어도 하나의 제 2 지연 엘리먼트를 포함한다. 이러한 방식으로, 복수의 전압 도메인들 중에서 제 1 부분 및 제 2 부분 양자로부터의 전압을 공급받는 지연 엘리먼트들을 포함함으로써, 지연 회로는, 복수의 전압 도메인들 사이의 변동들에 의해 초래되는 제 2 부분에서의 지연 변화들을 추적할 것이다. 지연 회로는, 복수의 전압 도메인들 중에서 제 1 부분과 제 2 부분 사이의 더 큰 지연에 응답하여 지연 출력을 생성한다.
여기에 개시된 회로들 및 방법들은, 액세스 경로 및 감지 경로의 타이밍 또는 지연이 액세스 메모리에 대해 제어되는 메모리 시스템들에서 이용될 수도 있다. 이들 메모리 시스템들은 프로세서-기반 시스템들에 포함된 것들을 포함한다. 예를 들어, 여기에 개시된 회로들 및 방법들은 정적 랜덤 액세스 메모리(SRAM)를 이용하는 메모리 시스템에서 이용될 수도 있다. 특정한 컴포넌트들이 전력을 보존하기 위해 더 낮은 전압 도메인에 포함되는 동안 SRAM이 셀 동작을 위한 최소 동작 전압 레벨을 제공하는 더 높은 전압 도메인에 포함되도록, 메모리 시스템이 설계될 수도 있다. 메모리 시스템은, SRAM이 비트 라인들 상의 데이터를 어써트하게 하기 위한 액세스 경로, 및 감지 증폭기들이 비트 라인들을 감지할 때를 제어하기 위한 감지 경로를 포함한다. 더 높은 전압 도메인과 더 낮은 전압 도메인 사이의 전압 레벨들에서의 변화들은 액세스 경로 및 감지 경로의 지연을 변경시킬 수 있다. 이와 관련하여, 더 높은 전압 도메인 및 더 낮은 전압 도메인 양자에 의해 전압을 공급받는 적어도 하나의 지연 엘리먼트가 감지 경로에서 제공된다. 이러한 방식으로, SRAM이 비트 라인들 상의 유효 데이터를 어써트하기 전에 감지 증폭기들이 비트 라인들을 감지하지 않도록, 적어도 하나의 지연 엘리먼트는 더 낮은 전압 도메인 및 더 높은 전압 도메인 중에서 더 큰 지연을 갖는 경로에 따라 감지 경로의 지연을 조정하거나 자체-튜닝한다.
도 1은 예시적인 메모리 회로 및 시스템의 블록도이다.
도 2는 감지 경로의 지연을 자체-튜닝하기 위한 지연 엘리먼트를 이용하는 예시적인 메모리 회로 및 시스템의 블록도이다.
도 3은 더 낮은 전압 도메인 중에서 더 큰 지연 경로에 따라 신호의 지연을 자체-튜닝하기 위한 예시적인 지연 엘리먼트의 블록도이다.
도 4는 다중 전압 도메인들 중에서 더 큰 지연 경로에 따라 신호의 지연을 자체-튜닝하기 위한 대안적인 예시적 지연 엘리먼트의 블록도이다.
도 5는 다중 전압 도메인들 중에서 더 큰 지연 경로에 따라 신호의 지연을 자체-튜닝하기 위한 또 다른 대안적인 예시적 지연 엘리먼트의 블록도이다.
도 6은 다중 전압 도메인들 중에서 더 큰 지연 경로에 따라 신호의 지연을 자체-튜닝하기 위한 또 다른 대안적인 예시적 지연 엘리먼트의 블록도이다.
도 7은 여기에 설명된 실시형태들에 따른 회로 및 방법들이 제공될 수도 있는 예시적인 프로세서-기반 시스템의 블록도이다.
다음으로 도면들을 참조하여, 본 개시물의 수 개의 예시적인 실시형태들이 설명된다. "예시적인" 이라는 용어는 "예, 예시, 또는 예증으로서 제공되는"의 의미로 여기에서 사용된다. "예시적인" 것으로서 여기에 설명되는 임의의 실시형태는 반드시 다른 실시형태들에 비해 바람직하거나 유리한 것으로 해석될 필요는 없다.
상세한 설명에서 개시되는 실시형태들은, 신호 경로의 자체-튜닝 또는 타이밍을 포함하는 다중 전압 도메인들에서 제공되는 회로들 및 방법들을 포함한다. 이와 관련하여, 복수의 경로들이 회로에서 제공된다. 각각의 경로는, 다중 전압 도메인들의 임의의 수 또는 결합을 포함하는 다중 전압 도메인들의 일부를 횡단한다. 각각의 경로들은 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 갖는다. 지연 회로는, 복수의 경로들에서의 지연에 관련된 지연 출력을 생성하도록 제공되고 구성된다. 이러한 방식으로, 지연 회로의 지연 출력은 복수의 경로들에서의 지연에 따라 자체-튜닝되거나 조정된다. 이러한 자체-튜닝은, 제 2 신호 경로에 대한 제 1 신호 경로의 지연을 제어할 것이 요구되는 회로들 및 방법들에서의 사용에 적합할 수도 있으며, 경로들에서의 타이밍들은 다중 전압 도메인들 사이의 전압 레벨 변동들에 의해 초래되는 지연 변동들로 인해 서로에 대해 변할 수 있다.
여기에 개시된 특정한 실시형태들에서, 복수의 전압 도메인들의 제 1 부분을 횡단하는 제 1 경로가 제공된다. 제 1 부분은, 복수의 전압 도메인들의 임의의 수 또는 결합으로 이루어질 수도 있는 복수의 전압 도메인들의 서브세트이다. 복수의 전압 도메인들의 제 2 부분을 횡단하는 제 2 경로가 제공된다. 또한, 제 2 부분은, 복수의 전압 도메인들의 임의의 수 또는 결합으로 이루어질 수도 있는 복수의 전압 도메인들의 서브세트이다. 지연 회로는 제 1 경로에 커플링된다. 지연 회로는, 복수의 전압 도메인들 중에서 제 1 부분에 의해 공급되는 제 1 전압에 의해 전압을 공급받도록 구성되는 적어도 하나의 제 1 지연 엘리먼트, 및 복수의 전압 도메인들 중에서 제 2 부분에 의해 공급되는 제 2 전압에 의해 전압을 공급받도록 구성되는 적어도 하나의 제 2 지연 엘리먼트를 포함한다. 이러한 방식으로, 복수의 전압 도메인들 중에서 제 1 부분 및 제 2 부분 양자로부터의 전압을 공급받는 지연 엘리먼트들을 포함함으로써, 지연 회로는, 복수의 전압 도메인들 사이의 변동들에 의해 초래되는 제 2 부분에서의 지연 변화들을 추적할 것이다. 지연 회로는, 복수의 전압 도메인들 중에서 제 1 부분과 제 2 부분 사이의 더 큰 지연에 응답하여 지연 출력을 생성한다.
여기에 개시된 회로들 및 방법들은, 액세스 경로 및 감지 경로의 타이밍 또는 지연이 액세스 메모리에 대해 제어되는 메모리 시스템들에서 이용될 수도 있다. 그러한 메모리 시스템들은 프로세서-기반 시스템들을 포함할 수도 있다. 이와 관련하여, 도 2는, 다중 전압 도메인들 중에서 더 큰 지연을 갖는 경로에 대한 신호 경로의 지연을 조정하기 위한 적어도 하나의 지연 엘리먼트를 이용할 수도 있는 예시적인 메모리 시스템(44)을 도시한다. 메모리 시스템(44)은 정적 랜덤 액세스 메모리(SRAM)를 이용하지만, 임의의 타입의 메모리가 이용될 수 있다. 입력 라인들(46) 및 출력 라인들(48)은 메모리 시스템(44)에 커플링된다. 입력 라인들(46) 및 출력 라인들(48)은, 메모리 시스템(44)과, SRAM 셀 어레이(50)로부터 데이터를 판독하고 SRAM 셀 어레이(50)로 데이터를 기입하는 다른 시스템 컴포넌트들 사이에서 커맨드 및 데이터 통신을 허용하도록 신호들을 운반한다. SRAM 셀 어레이(50)는 이러한 실시형태에서 대용량 메모리 디바이스로서 동작한다.
메모리 시스템(44)은 2개의 신호 경로들, 즉, 액세스 경로(54) 및 감지 경로(56)를 포함한다. 액세스 경로(54)를 통해 액세스 신호를 워드 라인 드라이버들(58)(즉, 행 선택기들)에 통신하도록 제어 시스템(52)이 제공된다. 액세스 신호들은 액세스 경로(54)에서 중간 로직(60)을 통과할 수도 있다. 이에 대응하여, 워드 라인 드라이버들(58)은, 응답시에 SRAM 셀 어레이(50) 내의 메모리 셀들의 특정한 행을 활성화시키도록 동작한다. SRAM 셀 어레이(50) 내의 행은 판독 또는 기입 동작에 대해 선택될 수도 있다. 이에 대응하여, SRAM 셀 어레이(50) 내의 선택된 행으로부터의 데이터는 비트 라인들(62) 상에 어써트된다. SRAM 셀 어레이(50)에 의해 비트 라인들(62) 상에 어써트되는 데이터를 판독하기 위해, 제어 시스템(52)은 감지 경로(56)를 통해 하나 이상의 감지 증폭기들(66)에 감지 신호를 통신한다. 감지 신호는 감지 경로(56) 내의 중간 로직(61, 64)을 통과할 수도 있다. 감지 신호의 수신에 응답하여, 감지 증폭기들(66)은 비트 라인들(62)로부터의 데이터를 감지하기 위해 비트 라인들(62) 상에서 판독을 수행한다. 감지 증폭기들(66)은, 메모리 시스템(44) 외부의 시스템들 또는 다른 컴포넌트들에 전달되도록 감지된 데이터를 출력 라인들(48)로 보낸다.
메모리 시스템(44)에서, 액세스 경로(54) 및 감지 경로(56)를 횡단하는 신호들에 대한 지연은 양립가능하다. 상세하게, SRAM 셀 어레이(50)가 비트 라인들(62) 상에 데이터를 어써트하기 전에, 감지 경로(56)를 통해 통신된 감지 신호가 감지 증폭기들(66)로 하여금 비트 라인들(62) 상에서 데이터를 감지하게 하지 않도록 메모리 시스템(44)의 컴포넌트들이 튜닝된다. 그렇지 않으면, SRAM 셀 어레이(50)가 비트 라인들(62) 상에 유효한 데이터를 어써트하기 전에, 감지 증폭기들(66)은 비트 라인들(62) 상에서 데이터를 감지할 것이다. 감지 신호들이 특정 마진의 지연 내에서 감지 증폭기들(66)에 도달하기 전에, 액세스 경로(54)를 통해 통신된 액세스 신호들이 SRAM 셀 어레이(50)에 도달하는 것은 허용된다. 이러한 시나리오에서, 감지 증폭기들(66)이 활성화될 경우, 비트 라인들(62) 상의 데이터가 제공될 것이다. 메모리 시스템(44)에서의 액세스 경로(54)의 지연은, 감지 신호가 감지 증폭기들(66)로의 감지 경로(56)를 횡단할 수 있는 최소 지연을 제공한다.
전력을 보존하고/하거나 메모리 시스템(44)에 대한 전압 스케일링을 개선시키기 위해, 2개의 전압 도메인들이 메모리 시스템(44)에서 제공된다. 메모리 시스템(44)의 제 1 부분(45)에서의 더 낮은 전압 도메인 VL 및 메모리 시스템(44)의 제 2 부분(47)에서의 더 높은 전압 도메인 VH가 제공된다. 더 낮은 전압 도메인 VL 및 더 높은 전압 도메인 VH 양자는, 각각, 제 1 및 제 2 전압 공급부로부터의 전압들을 공급받는다. 더 낮은 전압 도메인 VL은, 더 높은 전압 도메인 VH보다 더 낮은 전압 레벨을 일반적으로 제공하는 전압 도메인이다. 일 예로서, 더 낮은 전압 도메인 VL에 의해 제공된 표준 전압 레벨은 0.75볼트일 수도 있고, 더 높은 전압 도메인 VH에 의해 제공된 표준 전압 레벨은 1.1볼트일 수도 있다. 이러한 예에서, 제 1 부분(45)은 더 낮은 전압 도메인 VL에서 배타적으로 횡단하고, 제 2 부분(47)은 더 높은 전압 도메인 VH를 배타적으로 횡단한다. 그러나, 더 낮은 전압 도메인 VL 및 더 높은 전압 도메인 VH 양자를 횡단하는 메모리 시스템(44)의 제 1 부분 및/또는 제 2 부분이 제공될 수 있다. 대안적으로, 제 1 부분(45)은 더 낮은 전압 도메인 VL 및 더 높은 전압 도메인 VH 양자를 횡단할 수도 있고, 제 2 부분(47)은 더 높은 전압 도메인 VH만을 횡단할 수도 있거나, 그 역도 가능할 수도 있다. 제 1 부분(45) 및 제 2 부분(47)은 다중 전압 도메인들의 임의의 결합을 횡단하도록 제공될 수 있다.
예들로서 하이퍼-성능 또는 감소된 전력 소비를 위해 전압 스케일링을 제공하도록, 전압 도메인들이 동작 동안 조정될 수 있다. 이러한 예에서, 입력 라인들(46) 및 출력 라인들(48)은 더 낮은 전압 도메인 VL에서 제공되는 컴포넌트들로부터 도래한다. 제어 시스템(52) 및 중간 로직(60, 61)은 전력을 보존하기 위해 더 낮은 전압 도메인 VL에 의해 전력공급된다. 따라서, 액세스 경로(54) 및 감지 경로(56) 양자 내의 컴포넌트들은 더 낮은 전압 도메인 VL에 의해 전력공급된다. 따라서, 액세스 경로(54) 및 감지 경로(56)에서의 지연은 더 낮은 전압 도메인 VL의 전압 레벨에 의해 영향을 받는다. 이러한 예에서, 액세스 경로(54) 및 감지 경로(56) 내의 컴포넌트들은 또한, 도 2의 메모리 시스템(44)에서 더 높은 전압 도메인 VH에 의해 전력공급된다. 더 높은 전압 도메인 VH는 SRAM 셀 어레이(50)를 동작시키도록 제공된다. SRAM 셀 어레이(50)는, 적절한 SRAM 셀 동작들 동안, 더 낮은 전압 도메인 VL과는 독립적으로, 최소 동작 전압 레벨 VMIN을 제공하도록 더 높은 전압 도메인 VH에서 제공된다. 예를 들어, VMIN은 0.95볼트일 수도 있다. 워드 라인 드라이버들(58), 중간 로직(64), 및 감지 증폭기들(66)은 또한, 그들의 성능을 향상시키기 위해 더 높은 전압 도메인 VH에서 제공된다. 더 낮은 전압 도메인 VL에서의 컴포넌트들로부터 운반된 신호들을 더 높은 전압 도메인 VH로 변환시키기 위해 하나 이상의 레벨 시프터들(68, 70, 73)이 제공된다. 이와 관련하여, 액세스 경로(54) 및 감지 경로(56) 내의 중간 로직(60, 61)을 각각 통하는 제어 시스템(52)으로부터의 신호들은, 하나 이상의 레벨 시프터들(68, 70, 73)을 통해 더 낮은 전압 도메인 VL로부터 더 높은 전압 도메인 VH로 레벨 시프트된다. 중간 로직(64)은 더 높은 전압 도메인 VH에 위치되며, 따라서, 레벨 시프트될 필요가 없다. 또 다른 레벨 시프터(72)는 더 높은 전압 도메인 VH로부터 다시 더 낮은 전압 도메인 VL로 출력 라인들(48)을 시프트시키도록 제공된다.
독립적인 더 낮은 전압 도메인 VL 및 더 높은 전압 도메인 VH를 제공하는 것은 더 낮은 전압 도메인 VL로 하여금, 전력을 보존하거나 하이퍼-성능을 허용하기 위해, 예를 들어, 동적 전압 스케일링(DVS) 기술들을 통해 동적으로 조정되게 한다. 더 낮은 전압 도메인 VL은, 대기 전력을 보존하기 위해 대기 모드들 동안 스케일 다운되거나 떨어질(collapse) 수도 있다. 추가적인 성능 향상이 요구되면, VMIN 보다 더 높은 동작 전압 레벨을 제공하도록 더 높은 전압 도메인 VH이 상승될 수 있다.
컴포넌트들의 성능(즉, 속도)은 그들의 동작 전압 레벨에 영향을 받는다. 일반적으로, 더 높은 동작 전압 레벨은 더 작은 지연 및 더 신속한 성능을 가져온다. 일반적으로, 더 낮은 동작 전압 레벨은 더 많은 지연 및 더 느린 성능을 초래한다. 따라서, 액세스 경로(54) 및 감지 경로(56)의 타이밍은, 액세스 경로(54)가 감지 경로(56)와 동일하거나 더 작은 지연을 갖게 한다는 것을 염두에 두고 전압 도메인들로 설계된다. 그렇지 않으면, SRAM 셀 어레이(50)에 의해 비트 라인들(62) 상에 유효한 데이터가 어써트되기 전에, 감지 증폭기들(66)은 비트 라인들(62) 상에서 데이터를 감지할 것이다. 전압 도메인에서의 전압 레벨이 전력 공급에서의 변동들로 인한 변동들을 경험할 수 있기 때문에, 그 결과로서 액세스 경로(54) 및 감지 경로(56)에서의 지연은 동작 동안 변할 수 있다. 다중 전압 도메인들을 제공할 경우, 더 낮은 전압 도메인 VL, 더 높은 전압 도메인 VH, 또는 그 양자에서의 전압 레벨 변동들은, 액세스 경로(54) 및 감지 경로(56)에서의 지연 변동들에 기여할 수 있다. 또한, 레벨 시프터들(68, 70, 및/또는 73) 사이의 자연적인 허용도는, 액세스 경로(54) 및 감지 경로(56)에서의 전체 지연 변동들에 기여하는 지연들에서의 부가적인 변동들을 초래할 수 있다.
감지 경로(56)의 지연이 액세스 경로(54)의 지연에 비해 증가하도록 전압 레벨 변동들이 액세스 경로(54) 및/또는 감지 경로(56)에서 발생하면, 메모리 시스템(44)은 여전히 적절하게 동작한다. 이러한 경우, 감지 증폭기들(66)이 비트 라인들(62) 상에서 데이터를 감지하기 전에, SRAM 셀 어레이(50)는 비트 라인들(62) 상에 데이터를 여전히 배치할 것이다. 그러나, 감지 경로(56)의 지연이 액세스 경로(54)의 지연에 비해 감소되도록 전압 레벨 변동들이 발생하면, 메모리 시스템(44)은 동작하지 않을 수도 있다. 이러한 경우, 유효한 데이터가 SRAM 셀 어레이(50)에 의해 비트 라인들(62) 상에 배치되기 전에, 감지 증폭기들(66)은 비트 라인들(62) 상에서 데이터를 감지하도록 활성화될 수도 있다. 이러한 이유 때문에, 메모리 시스템(44)은 감지 경로(56)에 대해 지연 마진을 제공하도록 설계된다. 지연 마진은, 감지 경로(56)의 지연이 액세스 경로(54)에 비해 감소되고 메모리 시스템(44)이 여전히 적절하게 기능할 수 있는 지연의 양이다 (즉, 감지 증폭기들(66)이 비트 라인들(62) 상에서 데이터를 감지할 경우 유효한 데이터가 비트 라인들(62) 상에서 제공된다). 지연 마진은 트레이드 오프된다. 지연 마진은, 감지 경로(56)의 지연을 증가시킴으로써 메모리 시스템(44)의 성능을 감소시킨다. 전압 레벨 변동들이 특정한 제한된 시간들 또는 조건들에서 감지 경로(56)의 지연의 감소를 초래할 수도 있더라도, 모든 동작 조건들에 대해 성능이 감소된다. 따라서, 메모리 시스템(44)을 동작불가능하게 하지 않으면서 메모리 시스템(44)의 성능을 최대화시키기 위해, 감지 경로(56)에 대한 지연 마진을 가능한 많이 제한하는 것이 바람직하다.
감지 경로(56)에 대해 제공된 지연 마진을 이용하더라도, 액세스 경로(54)에 비해 감지 경로(56)의 지연이 지연 마진보다 더 크게 감소하도록, 더 낮은 전압 도메인 VL 또는 더 높은 전압 도메인 VH에서의 전압 레벨들이 여전히 변할 수도 있다. 이들 경우들에서, 메모리 시스템(44)은 동작하지 않을 것이다. 유효한 데이터가 SRAM 셀 어레이(50)에 의해 비트 라인들(62) 상에 어써트되기 전에, 감지 경로(56)의 감소된 지연은 감지 증폭기들(66)로 하여금 비트 라인들(62) 상에서 데이터를 감지하게 할 것이다. 감지 경로(56)의 지연 마진은 증가될 수 있지만, 그 결과 성능이 희생된다. 모든 동작 조건들에서 메모리 시스템(44)의 적절한 동작을 허용하는데 충분한 지연 마진을 제공하면서 수용가능한 성능을 달성하는 것은 가능하지 않을 수도 있다.
이러한 이슈를 해결하기 위해, 도 2에 도시된 바와 같이, 하나 이상의 지연 회로들(74)이 감지 경로(56)에서 제공된다. 하나 이상의 지연 회로들(74)은 감지 경로(56)의 지연을 자체-튜닝하도록 구성된다. 자체-튜닝에 의한다는 것은, 감지 경로(56)에서의 지연이 자체-조정된다는 것을 의미한다. 감지 경로(56)에서의 지연이 액세스 경로(54)에서의 지연보다 작게되는 것을 방지한다. 그렇지 않으면, SRAM 셀 어레이(50)가 특정한 동작 환경들에서 비트 라인들(62) 상에 유효한 데이터를 어써트하기 전에, 감지 증폭기들(66)은 비트 라인들(62)로부터의 데이터를 감지할 수도 있다. 하나 이상의 지연 회로들(74)은 메모리 시스템(44)의 동작 동안 동적으로 지연을 조정하도록 구성된다.
도 3은 도 2의 메모리 시스템(44)의 감지 경로(56)에서 일렬로 커플링될 수도 있는 지연 회로(74A)의 일 예를 도시한다. 도 2의 메모리 시스템(44)은, 감지 경로(56)에서 지연 회로들(74)에 대한 2개의 가능한 위치들을 도시한다. 지연 회로들(74)은, 중간 로직(64) 전에, 중간 로직(64) 이후, 또는 중간 로직(64) 이전 및 이후에 감지 경로(56)에서 제공될 수 있다. 그러나, 지연 회로들(74)은 감지 경로(56) 내의 임의의 장소에서 제공될 수도 있다. 도 3에 도시된 바와 같이, 지연 회로(74A)는 버퍼(76)에 의해 예시되는 지연 엘리먼트를 포함한다. 감지 경로(56)에서의 더 높은 전압 도메인 VH에서 감지 신호를 운반하도록 구성된 입력 신호(78)는 버퍼(76)의 입력에 커플링된다. 버퍼(76)는 감지 경로(56)를 통과하는 감지 신호에 지연을 부가한다. 버퍼(76)에 전력공급하는 동작 전압은, 더 낮은 전압 도메인 VL에 전력공급하는 전원에 의해 제공된다. 이러한 방식으로, 지연 회로(74A)는, 더 낮은 전압 도메인 VL에서 더 큰 지연을 갖는 경로에 의해서만 게이팅되는 버퍼(76)로부터의 지연 출력(80), 이에 따라 감지 경로(56)의 지연을 생성하도록 구성된다. 버퍼(76)의 출력의 전압 레벨을 더 높은 전압 도메인 VH로 시프트시키도록 하나 이상의 레벨 시프터들(79)이 제공될 수도 있다. 더 큰 지연의 경로는 종종 더 낮은 전압 도메인 VL에 존재한다. 따라서, 메모리 시스템(44)의 동작 동안 더 낮은 전압 도메인 VL에서의 변동들로 인해 지연 또는 슬로우 다운(slow down)이 발생하면, 버퍼(76)의 지연 출력(80)은 더 낮은 전압 도메인 VL에서 더 큰 지연의 경로에 동적으로 게이팅될 것이다. 따라서, 감지 경로(56)의 지연은 더 낮은 전압 도메인 VL에 의해 초래되는 지연 또는 슬로우 다운에 따라 증가될 것이다. 이것은 감지 경로(56)에서 지연 마진의 소모를 방지하며, 여기서, 감지 경로(56)에서의 지연은 액세스 경로(54)에서의 지연보다 더 느리다.
도 3에 도시된 지연 회로(74A)는, 더 낮은 전압 도메인 VL에 의해 초래되는 지연 또는 슬로우 다운에 응답하여 감지 경로(56)의 지연을 조정할 수 있다. 그러나, 지연 회로(74A)는, 더 높은 전압 도메인 VH에 의해 초래되는 지연 또는 슬로우 다운에 응답하여 감지 경로(56)의 지연을 증가시킬 수 없다. 더 높은 전압 도메인 VH의 전압 레벨이 감소되지 않더라도, 효과적인 슬로우 다운이 더 높은 전압 도메인 VH에서 발생할 수 있다. 몇몇 상황들에서, 더 낮은 전압 도메인 VL은 더 높은 전압 도메인 VH보다 더 높은 전압 레벨을 제공할 수도 있다. 따라서, 더 높은 전압 도메인 VH는 이러한 경우에, 주어진 회로의 설계에 의존하여 더 낮은 전압 도메인 VL보다 더 느릴 수도 있다.
도 4의 지연 회로(74B)는, 더 큰 지연의 경로가 더 낮은 전압 도메인 VL 또는 더 높은 전압 도메인 VH에 의해 초래되는 상황들에 대해 조정한다. 도 4에 도시된 바와 같이, 지연 회로(74B)는 감지 경로(56)에서 일렬로 커플링되며, 감지 경로(56)에서 지연을 동적으로 조정하거나 자체-튜닝하도록 구성된다. 지연 회로(74B)는, 더 낮은 전압 도메인 VL 또는 더 높은 전압 도메인 VH에 의해 초래되는 지연 또는 슬로우 다운으로 인한 감지 경로(56)에서의 지연을 동적으로 조정하거나 자체-튜닝하기 위해 지연 출력(87)을 생성하도록 구성된다. 도 4의 지연 회로(74B)에서, 각각, 제 1 버퍼(82) 및 제 2 버퍼(84)로서 예시된 제 1 및 제 2 지연 엘리먼트들은 병렬로 커플링된다. 감지 신호를 운반하도록 구성된 입력 신호(78)는, 제 1 및 제 2 버퍼들(82, 84)의 입력들에 커플링된다. 제 1 버퍼(82)는, 도 3의 지연 회로(74A)에서 제공된 것처럼 더 낮은 전압 도메인 VL에 전력을 제공하는 제 1 전원에 의해 전력공급된다. 하나 이상의 레벨 시프터들(83)은, 제 1 및 제 2 버퍼들(82, 84)의 출력의 전압 레벨을 더 높은 전압 도메인 VH로 시프트시키도록 제공될 수도 있다. 그러나, 제 2 버퍼(84)는 더 높은 전압 도메인 VH에 전력을 제공하는 제 2 전원에 의해 전력공급된다. 제 1 및 제 2 버퍼들(82, 84)의 출력들은, 일 실시형태에서는 AND 게이트일 수도 있는 결합 게이트(86)로서 예시된 결합 회로에 입력된다. 결합 게이트(86)의 지연 출력(87)은 입력 신호(78) 상에서 제공된 감지 신호를 감지 경로(56)에서 감지 증폭기들(66)에 운반한다. 양자의 전압 도메인들에 의해 전력공급된 제 1 및 제 2 버퍼들(82, 84)을 제공함으로써, 제 1 및 제 2 버퍼들(82, 84)의 지연 출력(87) 및 이에 따른 지연 경로(56)의 지연은, 더 낮은 전압 도메인 VL 또는 더 높은 전압 도메인 VH에 의해 초래되는 더 큰 지연의 경로에 의해 게이팅될 것이다. 따라서, 더 낮은 전압 도메인 VL이 더 높은 전압 도메인 VH에 비해 더 높은 지연의 경로를 초래하였는지 여부 또는 더 높은 전압 도메인 VH이 더 낮은 전압 도메인 VL에 비해 더 높은 지연의 경로를 초래하였는지 여부에 관계없이, 지연 회로(74B)는 감지 경로(56)에서 지연을 동적으로 조정하거나 자체-튜닝할 수 있다.
도 5는 지연 회로(74)의 또 다른 예를 도시한다. 도 5에서, 부가적인 버퍼들이 감지 경로(56)에서 지연을 추가적으로 증가시키도록 제공된다는 점을 제외하고 도 4에 도시된 지연 회로(74B)와 유사한 지연 회로(74C)가 제공된다. 직렬 체인으로 커플링된 버퍼들로서 예시된 지연 엘리먼트들의 제 1 세트(88)는, 더 낮은 전압 도메인 VL에 의해 제공되고 전력공급되어, 지연 버퍼들을 제공한다. 직렬 체인으로 커플링되고 더 높은 전압 도메인 VH에 의해 전력공급된 버퍼들로서 예시된 지연 엘리먼트들의 제 2 세트(90)는 버퍼들의 제 1 세트(88)와 병렬로 커플링된다. 감지 경로(56) 상에서 감지 신호를 운반하도록 구성된 입력 신호(78)는 버퍼들의 제 1 세트(88) 및 버퍼들의 제 2 세트(90)의 입력들에 커플링된다. 버퍼들의 제 1 및 제 2 세트(88, 90)의 출력들은, 일 실시형태에서는 AND 게이트일 수도 있는 결합 게이트(92)에 의해 예시된 결합 회로의 입력에 커플링된다. 버퍼들의 제 1 및 제 2 세트들(88, 90)의 출력의 전압 레벨을 더 높은 전압 도메인 VH로 시프트시키도록, 하나 이상의 레벨 시프터들(89)이 제공될 수도 있다. 결합 게이트(92)의 지연 출력(91)은 입력 신호(78) 상에서 제공된 감지 신호를 감지 경로(56)에서 감지 증폭기들(66)에 운반한다. 도 4의 지연 회로(74B)에서 제공된 바와 같이, 양자의 전압 도메인들에 의해 전력공급된 버퍼들의 제 1 및 제 2 세트들(88, 90)을 제공함으로써, 버퍼들의 제 1 및 제 2 세트들(88, 90)의 지연 출력(91) 및 그에 따라 감지 경로(56)의 지연은, 더 낮은 전압 도메인 VL 또는 더 높은 전압 도메인 VH에 의해 초래되는 더 높은 지연의 경로에 의해 게이팅될 것이다. 따라서, 지연 회로(74C)는, 더 낮은 전압 도메인 VL이 더 높은 전압 도메인 VH에 비해 더 큰 지연의 경로를 초래하였는지 또는 더 큰 전압 도메인 VH가 더 낮은 전압 도메인 VL에 비해 더 큰 지연의 경로를 초래하였는지에 관계없이, 감지 경로(56)에서 지연을 동적으로 조정하거나 자체-튜닝할 수 있다.
도 6은 감지 경로(56)에서 제공될 수도 있는 지연 회로(74)의 또 다른 예를 도시한다. 지연 회로(74D)는 복수의 전압 도메인들 중에서 가장 느린 지연에 따라 지연 출력(93)을 생성한다. 도 6에 도시된 지연 회로(74D)는, 3개 이상의 전압 도메인들 사이의 혼합 지연을 제공하도록 구성되지만, 이러한 지연 회로(74D)는 도 2에 도시된 메모리 시스템(44)과 같이, 듀얼 전압 도메인 시스템으로 제공될 수도 있다. 상이한 전압 도메인에 의해 각각 전력공급되는 복수의 지연 체인들(즉, 하나의 지연 엘리먼트들, 또는 직렬로 제공된 복수의 지연 엘리먼트들)을 제공하기 위한 복수의 지연 엘리먼트들(94, 96, 98)은 각각 입력 신호(78)에 의해 구동된다. 그 후, 결과적인 지연 체인들은 레벨 시프터들(95, 97, 99)을 통해 더 높은 전압 도메인 VH로 시프트되며, 각각은, 일 실시형태에서는 AND 게이트일 수도 있는 결합 게이트(100)에 의해 예시된 결합 회로에 입력을 제공한다. 이러한 방식으로, 전압 도메인들은 결합 게이트(100)의 출력을 게이팅하는 가장 느린 지연의 지연과 혼합된다. 결합 게이트(100)의 지연 출력(93)은, 전압 도메인들 중에서 더 큰 지연을 갖는 경로에 따라 감지 신호의 지연을 제어하고 조정한다.
여기에 설명된 자체-튜닝 지연 회로 및 관련 방법들은, 메모리 회로 또는 시스템을 포함하지만 이에 제한되지는 않는 임의의 회로 또는 시스템에서 사용될 수도 있다. 메모리 회로 또는 시스템에서 이용되면, 메모리 회로 또는 시스템은 임의의 타입의 메모리를 이용할 수도 있다. 예들은, SRAM, 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 데이터-더블-레이트(DDR) SDRAM, 데이터-더블-레이트-2(DDR2) SDRAM, 데이터-더블-레이트-3(DDR2) SDRAM, 모바일 DDR(MDDR) SDRAM), 저전력(LP) DDR SDRAM, 및 LP DDR2 SDRAM을 제한없이 포함한다. 자체-튜닝 지연 회로를 이용하는 메모리 회로 또는 시스템의 컴포넌트들 중 임의의 컴포넌트는, 메모리의 기술 및/또는 설계에 의해 요구되면, 메모리가 메모리 셀을 기능적으로 유지하는데 충분한 전압 레벨을 제공하는 전압 도메인에 의해 전력공급되는 한, 복수의 전압 도메인들 중에서 임의의 전압 도메인에서 제공될 수도 있다.
도 7은 상술된 회로들 및 시스템들을 이용할 수도 있는 프로세서-기반 시스템(120)을 도시한다. 프로세서-기반 시스템(120)은 전자 디바이스(121) 내에 포함될 수도 있다. 프로세서-기반 시스템(120)은, 프로세서(124) 및 통합된 캐시 시스템(126)을 포함하는 중앙 프로세싱 유닛(CPU)(122)을 포함한다. 캐시 시스템(126)은, 빈번하게 액세스되는 데이터에 대한 임시 저장부에 대한 신속한 액세스를 위해 프로세서(124)에 액세스가능한 캐시 메모리(128)에 대한 액세스를 제어하는 캐시 관리 유닛(127)을 포함한다. 캐시 메모리(128)는 상술된 회로들 및 방법들을 이용할 수도 있다. CPU(122)는, 프로세서-기반 시스템(120)에 포함된 다른 디바이스들을 상호접속시키는 시스템 버스(129)에 커플링된다. 주지된 바와 같이, CPU(122)는 시스템 버스(129)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 이들 디바이스들은 임의의 타입의 디바이스들을 포함할 수도 있다. 도 7에 도시된 바와 같이, 이들 디바이스들은 예들로서 시스템 메모리(130), 하나 이상의 입력 디바이스들(132), 하나 이상의 출력 디바이스들(134), 네트워크 인터페이스 디바이스(136), 및 디스플레이 제어기(138)를 포함할 수도 있다.
입력 디바이스들(132)은 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 입력 디바이스를 포함할 수도 있다. 출력 디바이스들(134)은 오디오, 비디오, 다른 가시적인 표시자들 등을 포함하지만 이에 제한되지는 않는 임의의 타입의 출력 디바이스를 포함할 수도 있다. 네트워크 인터페이스 디바이스(136)는, 네트워크(140)로의 그리고 네트워크(140)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수도 있다. 네트워크(140)는, 유선 또는 무선 네트워크, 사설 또는 공용 네트워크, 로컬 영역 네트워크(LAN), 와이드 로컬 영역 네트워크(WLAN), 및 인터넷을 포함하지만 이에 제한되지는 않는 임의의 타입의 네트워크일 수도 있다. 네트워크 인터페이스 디바이스(136)는 원하는 임의의 타입의 통신 프로토콜을 지원할 수도 있다.
또한, CPU(122)는 시스템 버스(129)를 통해 시스템 메모리(130)에 액세스할 수도 있다. 시스템 메모리(130)는 시스템 메모리(130)에 액세스하기 위해 이전에 상술된 회로들 및 방법들을 포함할 수도 있다. 시스템 메모리(130)는 정적 메모리(141) 및/또는 동적 메모리(142)를 포함할 수도 있다. 시스템 메모리(130)는 CPU(122)에 대한 프로그램 저장부 및 데이터 저장부를 포함할 수도 있다. 또한, CPU(122)는 디스플레이(154)에 전송된 정보를 제어하기 위해 시스템 버스(129)를 통해 디스플레이 제어기(138)에 액세스할 수도 있다. 디스플레이 제어기(138)는, CPU(122)와의 통신들에 응답하여 디스플레이(154)에 전송될 데이터를 저장하기 위해 메모리 제어기(148) 및 메모리(150)를 포함할 수도 있다. 디스플레이 제어기(138)는, 디스플레이(154)에 적합한 포맷으로 디스플레이될 정보를 프로세싱하는 비디오 프로세서(152)를 통해 디스플레이될 정보를 디스플레이(154)에 전송한다. 디스플레이(154)는 음극선 튜브(CRT), 액정 디스플레이(LCD), 플라즈마 디스플레이 등을 포함하지만 이에 제한되지는 않는 임의의 타입의 디스플레이를 포함할 수도 있다.
또한, 여기에 개시된 실시형태들에 따른 회로는, 액세스 메모리에 대한 신호 경로를 포함하지만 이에 제한되지는 않는 신호 경로를 제어하기 위해 임의의 전자 디바이스에서 제공될 수도 있다. 그러한 전자 디바이스들은, 도 7의 프로세서-기반 시스템(120)의 하나 이상의 컴포넌트들과 유사하거나 그들을 포함하는 프로세서-기반 시스템을 이용할 수도 있다. 그러한 전자 디바이스들의 예들은 이동 전화기들, 셀룰러 전화기들, 컴퓨터들, 휴대용 컴퓨터들, 데스크탑 컴퓨터들, 개인 휴대 정보 단말기(PDA)들, 모니터들, 컴퓨터 모니터들, 텔레비젼들, 튜너들, 라디오들, 위성 라디오들, 디지털 음악 플레이어들, 휴대용 음악 플레이어들, 디지털 비디오 플레이어들, 디지털 비디오 디스크(DVD) 플레이어들, 및 휴대용 디지털 비디오 플레이어들을 제한없이 포함한다.
당업자는, 여기에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능의 관점에서 일반적으로 상술되었다. 그러한 기능이 하드웨어 또는 소프트웨어로서 구현될지는 전체 시스템에 부과된 설계 제약들 및 특정한 애플리케이션에 의존한다. 당업자는 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
여기에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.
여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에 직접, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이들의 조합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능한 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 그 프로세서가 그 저장 매체로부터 정보를 판독할 수 있고 그 저장 매체에 정보를 기입할 수 있게 한다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC는 원격국에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국, 또는 서버 내의 별도의 컴포넌트들로서 상주할 수도 있다.
여기의 예시적인 실시형태들 중 임의의 실시형태에서 설명된 동작 단계들이 예들 및 설명을 제공하도록 설명된다는 것에 또한 주목한다. 설명된 동작들은 예시적인 시퀀스와는 상이한 다수의 시퀀스들로 수행될 수도 있다. 또한, 단일 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들로 수행될 수도 있다. 또한, 예시적인 실시형태들에서 설명된 하나 이상의 동작 단계들은 결합될 수도 있다. 흐름도에서 도시된 동작 단계들이 당업자에게는 용이하게 명백한 바와 같이 다수의 상이한 변형들에 영향을 줄 수도 있음을 이해할 것이다. 또한, 당업자는, 정보 및 신호들이 다양하고 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장 또는 자기입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 개시물의 이전 설명은 당업자가 본 개시물을 수행 또는 사용할 수 있도록 제공된다. 본 개시물에 대한 다양한 변형들은 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 개시물의 사상 또는 범위를 벗어나지 않고도 다른 변형들에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명된 예들 및 설계들에 제한되도록 의도되지는 않지만, 여기에 개시된 원리들 및 신규한 특성들에 부합하는 최광의 범위를 허여하려는 것이다.

Claims (24)

  1. 회로로서,
    복수의 전압 도메인들;
    복수의 경로들 ― 상기 복수의 경로들의 각각은 상기 복수의 전압 도메인들 중 일부를 횡단(traverse)하고 상기 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 가짐 ―; 및
    상기 복수의 경로들의 지연에 관련된 지연 출력을 생성하도록 구성된 지연 회로를 포함하며,
    상기 지연 회로는,
    상기 복수의 전압 도메인들 중 제 1 전원에 의해 전압들을 공급받고, 하나 이상의 제 1 출력들을 생성하도록 구성되는 하나 이상의 제 1 지연 엘리먼트들;
    상기 복수의 전압 도메인들 중 제 2 전원에 의해 전압들을 공급받고, 하나 이상의 제 2 출력들을 생성하도록 구성되는 하나 이상의 제 2 지연 엘리먼트들; 및
    상기 하나 이상의 제 1 출력들 및 상기 하나 이상의 제 2 출력들의 수신에 응답하여 상기 지연 출력을 생성하도록 구성되는 적어도 하나의 결합 회로
    를 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 지연 회로는, 상기 복수의 경로들 중에서 제 1 경로의 지연 및 제 2 경로의 지연에 따라 상기 지연 출력을 생성하도록 구성되는, 회로.
  3. 제 1 항에 있어서,
    상기 지연 회로는, 상기 지연 출력을 생성하도록 구성된 적어도 하나의 게이트를 포함하는, 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하나 이상의 제 1 지연 엘리먼트들 및 상기 하나 이상의 제 2 지연 엘리먼트들은 각각 하나 이상의 버퍼들을 포함하는, 회로.
  6. 제 1 항에 있어서,
    상기 복수의 경로들 중 하나 이상에서 적어도 하나의 레벨 시프터(level shifter)를 더 포함하는, 회로.
  7. 제 1 항에 있어서,
    상기 복수의 전압 도메인들은 더 낮은 전압 도메인 및 더 높은 전압 도메인을 포함하는, 회로.
  8. 제 7 항에 있어서,
    상기 복수의 경로들의 각각은 상기 더 낮은 전압 도메인 및 상기 더 높은 전압 도메인 양자를 횡단하는, 회로.
  9. 제 7 항에 있어서,
    상기 복수의 경로들 중 제 1 경로는 상기 더 낮은 전압 도메인을 횡단하고, 상기 복수의 경로들 중 제 2 경로는 상기 더 높은 전압 도메인을 횡단하는, 회로.
  10. 제 1 항에 있어서,
    상기 복수의 경로들 중 제 1 경로는 감지 경로를 포함하고, 상기 복수의 경로들 중 제 2 경로는 적어도 하나의 메모리 셀에 커플링된 액세스 경로를 포함하는, 회로.
  11. 제 1 항에 있어서,
    상기 회로는, 이동 전화기, 셀룰러 전화기, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 개인 휴대 정보 단말기(PDA), 모니터, 컴퓨터 모니터, 텔레비젼, 튜너, 라디오, 위성 라디오, 디지털 음악 플레이어, 휴대용 음악 플레이어, 디지털 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함하는 그룹으로부터 구성되는 전자 디바이스에서 사용되는, 회로.
  12. 지연 회로로서,
    복수의 전압 도메인들;
    복수의 경로들 ― 상기 복수의 경로들의 각각은 상기 복수의 전압 도메인들 중 일부를 횡단하고 상기 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 가짐 ―; 및
    상기 복수의 경로들의 지연에 관련된 지연 출력을 생성하기 위한 수단을 포함하며,
    상기 지연 출력을 생성하기 위한 상기 수단은,
    하나 이상의 제 1 출력들을 생성하기 위한 하나 이상의 제 1 수단 ― 상기 하나 이상의 제 1 수단과 관련된 전압들은 상기 복수의 전압 도메인들 중 제 1 전원에 의해 공급됨 ―;
    하나 이상의 제 2 출력들을 생성하기 위한 하나 이상의 제 2 수단 ― 상기 하나 이상의 제 2 수단과 관련된 전압들은 상기 복수의 전압 도메인들 중 제 2 전원에 의해 공급됨 ―; 및
    상기 하나 이상의 제 1 출력들 및 상기 하나 이상의 제 2 출력들의 수신에 응답하여 상기 지연 출력을 생성하기 위한 수단
    을 포함하는, 지연 회로.
  13. 지연 회로에서 지연 출력을 생성하는 방법으로서,
    복수의 전압 도메인들 중 일부를 횡단하는 복수의 경로들로부터 복수의 신호들을 수신하는 단계 ― 상기 복수의 경로들은 상기 복수의 전압 도메인들 중 적어도 하나에 응답하는 지연을 가짐 ―;
    상기 복수의 경로들 중 대응하는 경로의 지연에 관련된 상기 복수의 신호들의 각각을 지연시키는 단계; 및
    상기 복수의 신호들을 수신하는 지연 회로로부터 지연 출력을 생성하는 단계를 포함하며,
    상기 지연 출력을 생성하는 단계는,
    상기 복수의 전압 도메인들 중 제 1 전원에 의해 전압들을 공급받는 하나 이상의 제 1 지연 엘리먼트들을 사용하여 상기 복수의 신호들 중 수신된 제 1 신호를 지연시키는 단계;
    상기 복수의 전압 도메인들 중 제 2 전원에 의해 전압들을 공급받는 하나 이상의 제 2 지연 엘리먼트들을 사용하여 상기 수신된 제 1 신호를 지연시키는 단계; 및
    상기 하나 이상의 제 1 지연 엘리먼트들로부터의 상기 지연된 제 1 신호와 상기 하나 이상의 제 2 지연 엘리먼트들로부터의 상기 지연된 제 1 신호를 결합시키는 단계를 포함하는, 지연 출력 생성 방법.
  14. 제 13 항에 있어서,
    상기 복수의 신호들의 각각을 지연시키는 단계는, 상기 복수의 경로들 중 제 2 경로에서의 지연에 따라, 상기 복수의 경로들 중 제 1 경로에서 상기 복수의 신호들 중 수신된 제 1 신호를 지연시키는 단계를 더 포함하는, 지연 출력 생성 방법.
  15. 제 13 항에 있어서,
    상기 지연 출력을 생성하는 단계는, 상기 복수의 신호들을 수신하는 상기 지연 회로로부터 적어도 하나의 게이트 출력을 생성하는 단계를 포함하는, 지연 출력 생성 방법.
  16. 삭제
  17. 제 13 항에 있어서,
    상기 복수의 신호들을 수신하는 단계는, 상기 복수의 전압 도메인들 중에서 더 낮은 전압 도메인 및 더 높은 전압 도메인 모두를 통해 상기 복수의 신호들을 수신하는 단계를 포함하는, 지연 출력 생성 방법.
  18. 메모리 시스템으로서,
    제어 시스템;
    복수의 전압 도메인들;
    상기 복수의 전압 도메인들 중 제 1 부분을 횡단하고 상기 제 1 부분에 응답하는 제 1 지연을 갖는 감지 경로;
    상기 복수의 전압 도메인들 중 제 2 부분을 횡단하고 상기 제 2 부분에 응답하는 제 2 지연을 갖는 액세스 경로; 및
    상기 감지 경로에 커플링되며, 상기 제 1 지연 및 상기 제 2 지연에 관련된 지연 출력을 생성하도록 구성되는 지연 회로를 포함하며,
    상기 지연 회로는,
    상기 복수의 전압 도메인들 중 제 1 전원에 의해 전압들을 공급받고, 하나 이상의 제 1 출력들을 생성하도록 구성되는 하나 이상의 제 1 지연 엘리먼트들;
    상기 복수의 전압 도메인들 중 제 2 전원에 의해 전압들을 공급받고, 하나 이상의 제 2 출력들을 생성하도록 구성되는 하나 이상의 제 2 지연 엘리먼트들; 및
    상기 하나 이상의 제 1 출력들 및 상기 하나 이상의 제 2 출력들의 수신에 응답하여 상기 지연 출력을 생성하도록 구성되는 적어도 하나의 결합 회로
    를 포함하는, 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 지연 회로는, 상기 지연 출력을 생성하도록 각각 구성되는 복수의 지연 엘리먼트들을 포함하는, 메모리 시스템.
  20. 삭제
  21. 제 18 항에 있어서,
    상기 복수의 전압 도메인들은 더 낮은 전압 도메인 및 더 높은 전압 도메인을 포함하는, 메모리 시스템.
  22. 제 18 항에 있어서,
    상기 지연 출력을 수신하도록 구성된 복수의 감지 증폭기들을 더 포함하는, 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 복수의 감지 증폭기들은 메모리 셀 어레이로부터의 비트 라인들 출력으로부터 데이터를 감지하도록 구성되는, 메모리 시스템.
  24. 제 18 항에 있어서,
    상기 메모리 시스템은, 이동 전화기, 셀룰러 전화기, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 개인 휴대 정보 단말기(PDA), 모니터, 컴퓨터 모니터, 텔레비젼, 튜너, 라디오, 위성 라디오, 디지털 음악 플레이어, 휴대용 음악 플레이어, 디지털 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함하는 그룹으로부터 구성되는 전자 디바이스에 포함되는, 메모리 시스템.
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