JPH10233099A - 外部書込みパルス制御方法及び構造 - Google Patents

外部書込みパルス制御方法及び構造

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JPH10233099A
JPH10233099A JP9345970A JP34597097A JPH10233099A JP H10233099 A JPH10233099 A JP H10233099A JP 9345970 A JP9345970 A JP 9345970A JP 34597097 A JP34597097 A JP 34597097A JP H10233099 A JPH10233099 A JP H10233099A
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Japan
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signal
memory device
write
integrated circuit
control circuit
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JP9345970A
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David Charles Mcclure
チャールズ マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】 【課題】 同期型ＩＣメモリ装置の書込みパルスの幅を
外部的に制御する技術を提供する。 【解決手段】 同期型集積回路メモリ装置の書込みパル
スの幅を外部的に制御する方法及び装置が提供される。
本発明によれば、同期型集積回路メモリ装置の書込みパ
ルスの幅を外部的に制御することが可能なテストモード
にエンタする。テストモードにエンタした後に、メモリ
装置の書込みパルスの開始がクロック信号が第一論理状
態から第二論理状態へ遷移することによってトリガされ
る。書込みパルスの終了は、該メモリ回路外部の外部制
御信号を選択的に操作することによって行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路
（ＩＣ）メモリ装置に関するものであって、更に詳細に
は、同期型ＩＣメモリ装置に関するものである。
【０００２】
【従来の技術】同期型ＩＣメモリ装置においては、メモ
リ装置内に含まれているメモリセルの書込みはメモリ装
置内部において制御される。該メモリ装置内において、
該メモリ装置の書込みを実行する書込みパルス幅が発生
される。該書込みパルス幅は内部的に発生されるので、
その幅は外部的に調節することができず、与えられたタ
イプの全てのメモリ装置に対して一様である。
【０００３】図１を参照すると、メモリセルの書込みを
内部的に制御する従来の態様が示されている。同期型Ｉ
Ｃメモリセル装置は外部クロック信号Ｋに対して同期さ
れる。クロック信号Ｋが低論理レベルから高論理レベル
へ遷移すると、ある時間期間ａの後に、内部的に発生さ
れる内部書込み制御信号も低論理レベルから高論理レベ
ルへ遷移して書込みパルスの開始を表わす。内部書込み
制御信号の低から高への遷移は、該メモリ装置のメモリ
セルのビットラインを高論理レベルから低論理レベルへ
遷移させる。内部書込み制御信号は、メモリ装置のタイ
プによって予め定められている書込みパルス幅の期間中
高論理レベルを維持する。書込みパルス幅が完了する
と、内部書込み制御信号は高論理レベルから低論理レベ
ルへ遷移し、そのことはビットラインを高論理レベルへ
復帰させ、その際にメモリセルの書込みが終了する。該
メモリ装置の書込みパルス幅は内部書込み制御信号パル
スによって決定され、且つそれは装置のタイプに従って
内部的に発生されるものであるから、必要に応じて長く
したり又は短くしたり外部的に操作することが不可能な
ものである。
【０００４】同期型ＩＣメモリ装置の書込みパルスの幅
が制御不能であるということは、メモリ装置のある特性
を検査することを不可能なものとしている。例えば、メ
モリ装置のスタンダードな書込みパルス幅は、書込みを
成功裡に実行させることが可能な最も幅狭の書込みパル
ス幅を決定することを可能とするものではない。この様
な許容可能な最も幅狭の書込みパルスに関する情報は書
込みサイクルを実行する場合にそのメモリ装置がどの程
度のマージン即ち余裕を有するものであるかについての
貴重な資料を提供することが可能なものであり、積極的
に幅狭とした書込みパルス幅において限界セルを識別す
るためのストレステストを実行するために使用すること
が可能であり、且つ装置の歩留り降下点を評価するため
に変化させることが可能なものである。更に、書込みパ
ルス幅を幅狭とすることは書込み及び書込みサイクル時
間をより高速で実施することを可能とする。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、同期型ＩＣメモリ装置の書込みパルスの幅
を外部的に制御することが可能な技術を提供することを
目的とする。本発明の別の目的とするところは、書込み
を成功裡に実施することが可能な最も幅狭の書込みパル
ス幅を決定するために同期型ＩＣメモリ装置の書込みパ
ルスの幅を外部的に制御することである。書込みを成功
裡に実施することが可能な最も幅狭の書込みパルス幅を
決定することは、書込みサイクルを実施する場合にメモ
リ装置に対して使用可能な書込みマージン（余裕）に関
する資料を提供し、積極的に幅狭とした書込みパルス幅
においての限界セルの識別、及び装置歩留りの落下点に
関する情報を提供する。本発明の更に別の目的とすると
ころは、メモリ装置の書込みサイクル時間をスピードア
ップ即ち高速化させるために同期型ＩＣメモリ装置の書
込みパルスの幅を外部的に制御することである。
【０００６】
【課題を解決するための手段】本発明によれば、同期型
集積回路メモリ装置の書込みパルスの幅を外部的に制御
する方法及び制御回路が提供される。本発明方法によれ
ば、最初に、同期型集積回路メモリ装置の書込みパルス
の幅を外部的に制御することが可能なテストモードへエ
ンタする。テストモードにエンタした後に、同期型集積
回路メモリ装置の書込みパルスの開始がクロック信号の
第一論理状態から第二論理状態への遷移によってトリガ
される。次いで、同期型集積回路メモリ装置の書込みパ
ルスが、外部制御信号の選択的操作によって選択的に終
了される。
【０００７】本発明の構成によれば、同期型集積回路メ
モリ装置の制御回路が同期型集積回路メモリ装置の書込
みパルスの幅の外部的制御を与える。本発明制御回路
は、書込みパルス幅の外部的制御を実現することを可能
とする幾つかの機能的要素を有しており、例えば、第一
論理要素、第二論理要素、第三論理要素、マルチプレク
サを包含している。第一論理要素は、例えばＮＡＮＤゲ
ート又はその他の論理関数とすることが可能であるが、
入力信号として書込みテスト信号及び書込みバスの第一
信号が与えられると、速度等級信号を発生する。第二論
理要素は、入力信号として該書込みテスト信号及び書込
みバスの第二信号を受取り且つ出力信号を発生する。該
マルチプレクサは、入力信号として、該書込みバスの第
三信号及びクロック信号を受取る。該マルチプレクサ
は、該第二論理要素の出力信号によって決定されて、動
作可能状態にある場合に、出力信号を発生する。第三論
理要素が、入力信号として、該マルチプレクサの出力信
号及び外部制御信号を受取り且つ制御出力信号を発生す
る。該外部制御信号の状態によって決定される該制御出
力信号は、同期型集積回路メモリ装置の各ブロックリセ
ット制御回路への入力信号である。同期型集積回路メモ
リ装置のテストモード期間中に、該クロック信号の遷移
が書込みパルスの開始をトリガし、且つ書込みバス真及
び補元信号ではなく該制御出力信号が該書込みパルスの
終了を決定する。従って、該外部制御信号は書込みパル
スの幅を選択的に決定するために制御される。
【０００８】
【発明の実施の形態】本発明は、同期型ＩＣメモリ装置
のメモリセルへの書込みを実行する書込みパルスの幅の
外部的及び選択的制御を行うための書込みパルス制御回
路１０の幅を外部的に制御する方法及び装置を提供す
る。
【０００９】同期型ＩＣメモリ装置の書込みパルスの幅
の外部的及び選択的制御は本発明によって提供される。
書込みパルスの幅が図１に示したように内部的に制御さ
れる従来技術と異なり、本発明に基づく書込みパルスの
幅は外部的に制御することが可能である。本発明に基づ
く同期型ＩＣメモリ装置は、最初に、書込みパルスの幅
を外部的に制御することが可能なテストモードに設定さ
れる。メモリ装置のこのテストモードへのエントリは、
メモリ装置のテストモードピンの適切な操作によって実
行することが可能である。図２を参照すると、テストモ
ードにある場合に、クロック信号Ｋが低論理状態から高
論理状態へ遷移するとメモリ装置の書込みサイクルの開
始をトリガする。この書込みサイクルの終了は、例えば
バイト書込み信号などのメモリ装置外部の任意の適宜の
信号とすることの可能な外部書込み制御信号によって制
御される。外部書込み制御信号が低論理状態から高論理
状態へ遷移すると、内部書込み制御信号を高論理状態か
ら低論理状態へ遷移させ、その際に書込みパルスを終了
させる。書込みパルスの終了は、メモリ装置の書込みを
終了させるために一つ又はそれ以上のビットラインを強
制的に高論理状態とさせる。該テストモードは該メモリ
装置を長いサイクル動作モードに設定し、その場合に、
該メモリ装置はクロック信号Ｋに基づいてタイムアウト
するのではなく、外部書込み制御信号が高論理状態へ移
行することに基づいてタイムアウトする。タイムアウト
は書込みサイクルを終了させ且つ次のサイクルの準備を
行うためにプレチャージを行うことを可能とさせる。
【００１０】同期型ＩＣメモリ装置の書込みパルスの幅
を選択的に決定するために外部書込み制御信号を使用す
ることは図２において容易に理解することが可能であ
る。外部書込み制御信号が何時低論理状態から高（活
性）論理状態へ遷移するかを修正することによって、書
込みパルス幅を所望に応じて容易に長くしたり短くした
りすることが可能である。この書込みパルス幅の選択的
及び外部的制御は、書込みパルス幅が内部書込み制御信
号によって決定されている予め定められた時間長であり
且つ外部的に変化させることが不可能な図１の従来技術
のアプローチとは著しく異なっている。
【００１１】図３を参照すると、書込みパルスの幅の外
部的及び選択的制御を実施するための制御回路１０が示
されている。制御回路１０は、インバータ２２，４６，
４８，５０，５２，５４，５６，５７，８６，９０と、
トランジスタ２４，２６，２８，２９，３０，３１，６
０，６１，６２，６３，６４，６５，７０，７１，７
２，７３，７４，７５，８０，８１，８２，８３，８
４，８５と、論理ゲート３２，３４，３６，４２，４
４，５８，８８を有している。制御回路１０は、以下の
信号が供給される。即ち、パワーオンリセット信号１
２、バイト書込み信号バス１６、クロック信号１８、長
サイクル制御信号２０である。制御回路１０は以下の信
号を発生する。即ち、高速書込み信号４９、中間書込み
信号５３、長サイクルクロック信号９２である。長サイ
クル制御信号２０の操作は、同期型集積回路メモリ装置
の書込みパルスの幅を選択的に決定する。
【００１２】図２に示した外部書込み制御信号はバイト
書込み信号バス１６によって表わされており、それは該
装置のバイト書込み入力バッファからの四つの信号＜１
＞，＜２＞，＜３＞，＜４＞を有するバスである。ブロ
ック書込み信号バス１６の信号が書込みサイクルを終了
するためにこの例において使用されているが、該装置の
その他の何れかのピン又はテストピンを使用することも
可能である。更に、注意すべきことであるが、バイト書
込み信号バス１６の信号はバス信号であることが必要と
されるものではなく且つ任意の信号とすることが可能で
ある。書込みテスト信号１４が論理高状態であり該装置
がテストモードにあることを表わしており且つバイト書
込み信号バス１６の信号＜３＞が高論理状態である場合
には、論理要素３６の出力信号がトランジスタ２４，２
６，２８，３０，３１から構成されるマルチプレクサを
ターンオンさせる。ノードＮｏｄｅ１において反転信号
を発生するためにインバータ２２によって反転された後
にバイト書込み信号バス１６の信号＜４＞は、トランジ
スタ２４，２６，２８，２９，３０，３１から構成され
るマルチプレクサを介して通過されてノードＮｏｄｅ２
において信号を発生する。次いで、ノードＮｏｄｅ２に
おける信号はインバータ５６によって反転されてノード
Ｎｏｄｅ３において信号を発生する。又、テストモード
期間中に、長サイクル制御信号２０は論理高信号であ
る。この長サイクル制御信号２０は論理ゲート５８及び
８８によってノードＮｏｄｅ３における信号とゲート動
作されて、長サイクルクロック出力信号９２を発生す
る。トランジスタ６０，６１，６２，６３，６４，６
５，７０，７１，７２，７３，７４，７５，８０，８
１，８２，８３，８４，８５及びインバータ８６は論理
要素５８と８８との間に存在しており且つ長サイクルク
ロック信号９２内に遅延を導入する効果を有しており、
論理ゲート５８の出力信号は、該マルチプレクサの出力
信号とゲート動作される前に遅延される。長サイクル制
御信号２０は高論理状態であるので、長サイクルクロッ
ク出力信号９２はバイト書込み信号バス１６の信号＜４
＞の上昇エッジから発生される高状態へ移行するパルス
である。
【００１３】ヒューズ要素３８及び４０は、所望によ
り、該装置のより高速な速度等級とすることを可能とす
るために該パルスを特定の内部パルス幅に永久的に設定
するために飛ばす即ち溶断させることが可能である。書
込みテスト信号１４及びバイト書込み信号バス１６の信
号＜１＞は論理要素３２においてゲート動作されて、信
号３３を発生し、それは、次いで論理ゲート４２におい
てヒューズ要素３８からの信号とゲート動作されて高速
書込み信号４９を発生する。書込みテスト信号１４及び
バイト書込み信号バス１６の信号＜２＞は論理要素３４
においてゲート動作されて信号３５を発生し、それは、
次いで、ヒューズ要素４０からの信号と論理ゲート４４
においてゲート動作されて中間書込み信号５３を発生す
る。ヒューズ要素３８を飛ばすことにより高速書込み信
号４９が発生され、それは中間書込み信号５３を発生さ
せるためにヒューズ要素４０を飛ばすことよりも該装置
に対しより高速の速度等級を与える。しかしながら、何
れかのヒューズ要素を飛ばすことは該装置の書込み速度
を増加させる効果を有している。
【００１４】更に、本発明によれば、同期型ＩＣメモリ
装置の各ブロックが、図４に示したブロックリセット制
御回路２００を有している。ブロックリセット制御回路
２００は、トランジスタ２１１，２１２，２１３，２１
４，２１７，２１８，２１９，２２０，２２１，２２
２，２３５，２３６，２３７，２３８，２３９，２４
０，２４１，２４２，２４４，２４６，２４８，２５
０，２５２，２５４，２５６，２５８，２６０，２６
２，２６４，２６６，２６８，２７０，２７２，２７４
と、インバータ２１６，２３０，２３２，２３４，２５
８と、論理要素２２４，２２６，２２８，２５２，２５
４，２５６を有している。ブロックリセット制御回路２
００は、検知イネーブル信号２０２、長サイクルクロッ
ク信号９２、長サイクル制御信号２０、書込みバス真信
号２０６、書込みバス補元信号２０８、高速書込み信号
４９、中間書込み信号５３、ストレスパワーオンリセッ
ト信号２１０が供給され、且つ出力信号としてＲＥＳＥ
Ｔ＿信号２３１及びＲＥＳＥＴ信号２３３を発生する。
【００１５】バイト書込み信号バス１６は長サイクルク
ロック９２の値を決定し、それは、何時同期型ＩＣメモ
リ装置のブロックがリセットされるかを制御する。長サ
イクル制御信号２０が高論理レベルである場合には、長
サイクルクロック信号９２が高論理レベルへ移行するこ
とのみが、書込みサイクルを終了させるリセット信号２
３３を制御する。通常モードにおいては、ＲＥＳＥＴ＿
信号２３１及びＲＥＳＥＴ信号２３３を制御するのは書
込みバス真信号２０６及び書込みバス補元信号２０８で
ある。しかしながら、テストモード期間中は、ＲＥＳＥ
Ｔ信号２３３及びＲＥＳＥＴ＿信号２３１の論理状態を
制御するものは、長サイクルクロック信号９２であって
且つセンスアンプイネーブル信号２０２でも書込みバス
真信号２０６及び書込みバス補元信号２０８でもない。
リセット（ＲＥＳＥＴ）信号２３３が高状態へ移行する
とＩＣメモリ装置の書込みドライバがターンオフし、且
つ該メモリ装置のビットラインの平衡化及びプレチャー
ジを行うことを可能とする。
【００１６】同期型ＩＣメモリ装置の書込みパルスの幅
の外部的及び選択的制御は多数の利点を与える。本発明
は、書込みが尚且つ成功裡に実施することの可能な最も
短いパルス幅を評価する診断能力を与える。このパルス
幅の合否点に関する診断情報は多数の態様で使用するこ
とが可能である。それは装置が書込み動作において実際
に有する書込み余裕の量を決定するために使用すること
が可能である。更に、書込みパルスの幅は、特定の書込
みパルス幅においての限界セルを識別するために有用な
ストレススクリーニング手順を与えるために選択的に調
節することが可能である。その部分が与えられた書込み
パルス幅において成功裡に書込むことが分かった場合に
は、ヒューズを飛ばして該パルスを特定の内部パルス幅
に永久的に設定し該装置のより高速な速度等級を可能と
することが可能である。書込みパルスの幅は、該装置の
歩留り落下点を評価するために減少させたり増加させた
りすることが可能である。
【００１７】書込みパルスの長さは一つの信号ではなく
二つの信号に関して同期されるので、本発明の付加的な
利点が与えられる。しかしながら、注意すべきことであ
るが、書込みパルスの長さは単に一つの信号に関して同
期させることも可能である。再度図２を参照すると、本
発明によれば、内部書込み制御信号として示した書込み
パルスの幅は、クロックＫ信号及び外部書込み制御信号
によって決定され、書込みサイクルの開始は高状態へ移
行するクロックＫ信号によってトリガされ且つ書込みサ
イクルの終了は例えば外部書込み制御信号のような高状
態へ移行する制御信号によってトリガされる。書込みパ
ルスの幅を一つの外部信号ではなく二つの信号に対して
同期させると、より厳格且つより幅狭の内部書込みパル
スとする能力が与えられる。典型的に、装置テスタは特
定の入力信号に基づいてパルスをどれほど狭いものとす
ることが可能であるかの限界を有しており、約５乃至１
０ｎｓの限界が一般的である。しかしながら、第二信号
と相対的に第一信号のエッジに関してこの様な限界は存
在しない。又、二つの外部信号の上昇又は下降エッジに
基づいて書込みパルスの開始及び終了をトリガすること
は、単一の外部信号の上昇及び下降エッジに基づいて書
込みパルスをバイアスさせることによって達成すること
が可能であるよりもより高い精度を与える。なぜなら
ば、スルーレート差及び入力バッファトリップ点変動が
精度を減少させるからである。
【００１８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づく同期型ＩＣメモリ装置のメ
モリセルの書込みを内部的に制御する従来の態様を示し
たタイミング線図。
【図２】 本発明に基づく同期型ＩＣメモリ装置のメモ
リセルの書込みを外部的に制御する状態を示したタイミ
ング線図。
【図３】 本発明に基づく書込みパルスの幅の外部的及
び選択的制御を実施する制御回路を示した概略図。
【図４】 本発明に基づくブロックリセット制御回路を
示した概略図。
【符号の説明】
１０ 制御回路、 １２ パワーオンリセット信号 １６ バイト書込み信号バス １８ クロック信号 ２０ 長サイクル制御信号 ３８，４０ ヒューズ要素 ４２ 論理ゲート ４４ 論理ゲート ４９ 高速書込み信号 ５３ 中間書込み信号 ５８ 論理ゲート ９２ 長サイクルクロック信号 ２００ ブロックリセット制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｓ

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 同期型集積回路メモリ装置の書込みパル
    スの幅を外部的に制御する方法において、 同期型集積回路メモリ装置の書込みパルスの幅を外部的
    に制御することが可能であるテストモードへエンタし、 クロック信号の第一論理状態から第二論理状態への遷移
    によって前記同期型集積回路メモリ装置のパルス幅の開
    始をトリガし、 外部制御信号の選択的操作によって前記同期型集積回路
    メモリ装置の書込みパルスを選択的に終了させる、上記
    各ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、前記テストモードへ
    エンタするステップが、前記同期型集積回路メモリ装置
    のテストモードピンの操作によって行われることを特徴
    とする方法。
  3. 【請求項３】 請求項１において、前記同期型集積回路
    メモリ装置の書込みパルスの選択的終了ステップが、前
    記外部制御信号の第一論理レベルから第二論理レベルへ
    の遷移によって行われることを特徴とする方法。
  4. 【請求項４】 請求項３において、前記第一論理状態が
    前記第一論理レベルに等しく且つ前記第二論理状態が前
    記第二論理レベルに等しいことを特徴とする方法。
  5. 【請求項５】 請求項３において、前記外部制御信号の
    第一論理レベルから第二論理レベルへの遷移が前記同期
    型集積回路メモリ装置をして書込み状態から出て非書込
    み状態へ移行させることを特徴とする方法。
  6. 【請求項６】 請求項１において、前記外部制御信号が
    前記クロック信号又は前記クロック信号の派生信号であ
    ることを特徴とする方法。
  7. 【請求項７】 請求項１において、更に、 最適なパルス幅を決定し、 前記書込みパルスを前記最適なパルス幅へ設定するため
    にヒューズ要素を飛ばす、上記各ステップを有すること
    を特徴とする方法。
  8. 【請求項８】 請求項１において、前記書込みパルスを
    選択的に終了させることによって前記同期型集積回路メ
    モリ装置の書込みパルスを変更させた後に、前記同期型
    集積回路メモリ装置の書込みパルスをスクリーンとして
    使用して前記同期型集積回路メモリ装置の一つ又はそれ
    以上の限界セルを識別する、ステップを有することを特
    徴とする方法。
  9. 【請求項９】 請求項８において、一つ又はそれ以上の
    限界セルを識別するために前記同期型集積回路メモリ装
    置の書込みパルスをスクリーンとして使用するステップ
    の後に、前記同期型集積回路メモリ装置の前記一つ又は
    それ以上の限界セルを一つ又はそれ以上の冗長セルと置
    換させるステップを有することを特徴とする方法。
  10. 【請求項１０】 請求項８において、一つ又はそれ以上
    の限界セルを識別するためにスクリーンとして前記同期
    型集積回路メモリ装置の書込みパルスを使用するステッ
    プの後に、前記同期型集積回路メモリ装置の前記一つ又
    はそれ以上の限界セルを廃棄するステップを有すること
    を特徴とする方法。
  11. 【請求項１１】 請求項１において、通常動作モード期
    間中に、前記同期型集積回路メモリ装置が内部的に自己
    同期されることを特徴とする方法。
  12. 【請求項１２】 同期型集積回路メモリ装置の書込みパ
    ルスの幅を外部的に制御させる同期型集積回路メモリ装
    置の制御回路において、 第一入力信号として書込みテスト信号を且つ第二入力信
    号として第一信号を受取り且つ第一速度等級信号を発生
    する第一論理要素、 第一入力信号として前記書込みテスト信号及び第二入力
    信号として第二信号を受取り且つ出力信号を発生する第
    二論理要素、 第一入力信号として第三信号及び第二入力信号としてク
    ロック信号を受取り且つ動作可能である場合に出力信号
    を発生するマルチプレクサであって、前記第二論理要素
    によって発生される前記出力信号によって動作可能状態
    に制御されるマルチプレクサ、 第一入力信号として前記マルチプレクサの出力信号及び
    第二入力信号として外部制御信号を受取り且つ制御出力
    信号を発生する第三論理要素、を有しており、前記同期
    型集積回路メモリ装置のテストモード期間中に、前記ク
    ロック信号の第一論理状態から第二論理状態への遷移が
    前記同期型集積回路メモリ装置の書込みサイクルの開始
    をトリガし且つ前記同期型集積回路メモリ装置の書込み
    パルスが前記外部制御信号の選択的操作によって選択的
    に終了される、ことを特徴とする制御回路。
  13. 【請求項１３】 請求項１２において、前記同期型集積
    回路メモリ装置のテストモードピンの操作によって前記
    テストモードへエンタすることを特徴とする制御回路。
  14. 【請求項１４】 請求項１２において、前記同期型集積
    回路メモリ装置の書込みパルスが、前記外部制御信号の
    第一論理レベルから第二論理レベルへの遷移によって選
    択的に終了されることを特徴とする制御回路。
  15. 【請求項１５】 請求項１４において、前記第一論理状
    態が前記第一論理レベルに等しく且つ前記第二論理状態
    が前記第二論理レベルに等しいことを特徴とする制御回
    路。
  16. 【請求項１６】 請求項１４において、前記外部制御信
    号の第一論理レベルから第二論理レベルへの遷移が、前
    記同期型集積回路メモリ装置をして書込み状態から出さ
    せて非書込み状態へ移行させることを特徴とする制御回
    路。
  17. 【請求項１７】 請求項７において、更に、第一入力信
    号として前記書込みテスト信号を第二入力信号として第
    四信号を受取り且つ第二速度等級信号を発生する第四論
    理要素を有することを特徴とする制御回路。
  18. 【請求項１８】 請求項１７において、更に、 前記第一論理要素の出力信号とゲート動作されて前記第
    一速度等級信号を発生する出力信号を有する第一プログ
    ラム可能要素であって、前記第一速度等級信号をスピー
    ドアップさせるべくプログラムすることが可能である第
    一プログラム可能要素、 前記第四論理要素の出力信号とゲート動作されて前記第
    二速度等級信号を発生する出力信号を有する第二プログ
    ラム可能要素であって、前記第二速度等級信号をスピー
    ドアップさせるべくプログラムすることの可能な第二プ
    ログラム可能要素、を有することを特徴とする制御回
    路。
  19. 【請求項１９】 請求項１８において、前記第一プログ
    ラム可能要素が第一ヒューズであり且つ前記第二プログ
    ラム可能要素が第二ヒューズであり、且つ前記第一プロ
    グラム可能要素が前記第一ヒューズを飛ばすことによっ
    てプログラムされ且つ前記第二プログラム要素が前記第
    二ヒューズを飛ばすことによってプログラムされること
    を特徴とする制御回路。
  20. 【請求項２０】 請求項１９において、前記第一プログ
    ラム可能要素及び前記第二プログラム可能要素がパワー
    オンリセット信号によってプログラムされることを特徴
    とする制御回路。
  21. 【請求項２１】 請求項１７において、更に、前記第二
    論理要素の出力信号とゲート動作されて前記第二速度等
    級信号を発生する出力信号を有する第一プログラム可能
    要素であって、前記第二速度等級信号をスピードアップ
    させるべくプログラムすることが可能な第一プログラム
    可能要素を有していることを特徴とする制御回路。
  22. 【請求項２２】 請求項２１において、前記第一プログ
    ラム可能要素がヒューズであり且つ前記第一プログラム
    可能要素が前記ヒューズを飛ばすことによってプログラ
    ムされることを特徴とする制御回路。
  23. 【請求項２３】 請求項２２において、前記第一プログ
    ラム可能要素がパワーオンリセット信号によってプログ
    ラムされることを特徴とする制御回路。
  24. 【請求項２４】 請求項１２において、更に、前記第一
    論理要素の出力信号とゲート動作されて前記第一速度等
    級信号を発生する出力信号を有する第一プログラム可能
    要素であって、前記第一速度等級信号をスピードアップ
    されるべくプログラムすることの可能な第一プログラム
    可能要素を有することを特徴とする制御回路。
  25. 【請求項２５】 請求項２４において、前記第一プログ
    ラム可能要素がヒューズであり且つ前記第一プログラム
    可能要素が前記ヒューズを飛ばすことによってプログラ
    ムされることを特徴とする制御回路。
  26. 【請求項２６】 請求項２５において、前記第一プログ
    ラム可能要素が前記ヒューズを飛ばすことによってプロ
    グラムされることを特徴とする制御回路。
  27. 【請求項２７】 請求項１２において、更に、 前記第三論理要素の出力信号を遅延させて遅延信号を発
    生させる遅延要素、 前記第三論理要素の出力信号を第一入力信号として且つ
    前記遅延要素によって発生される遅延信号を第二入力信
    号として受取り且つ前記制御出力信号を発生する第四論
    理要素、を有することを特徴とする制御回路。
  28. 【請求項２８】 請求項１２において、更に、 複数個のブロックリセット制御回路であって、各々が前
    記同期型集積回路メモリ装置の複数個のブロックのうち
    の一つのブロックと関連しており、各ブロックリセット
    制御回路が前記制御出力信号を第一入力信号として且つ
    第二信号を第二入力信号として受取り且つ選択されたブ
    ロックリセット制御回路が前記選択されたブロックリセ
    ット制御回路の書込みパルスを終了させるリセット信号
    を発生する複数個のブロックリセット制御回路、を有し
    ており、前記同期型集積回路メモリ装置のテストモード
    期間中に、前記制御出力信号が前記選択したブロックリ
    セット制御信号の書込みパルスを終了させるリセット信
    号を制御する、ことを特徴とする制御回路。
  29. 【請求項２９】 請求項２８において、前記ブロックリ
    セット制御回路が前記第一速度等級信号を第三入力信号
    として受取り且つ前記第一速度等級信号が前記ブロック
    リセット制御信号の書込みパルスの終了をスピードアッ
    プさせることが可能であることを特徴とする制御回路。
  30. 【請求項３０】 請求項２８において、前記ブロックリ
    セット制御回路が第三入力信号としてセンスアンプイネ
    ーブル信号を受取り、且つ前記同期型集積回路メモリ装
    置の通常モード期間中に、前記第二信号及び前記センス
    アンプイネーブル信号が前記ブロックリセット制御回路
    の書込みパルスを終了させるリセット信号を制御するこ
    とを特徴とする制御回路。
  31. 【請求項３１】 請求項２８において、前記同期型集積
    回路メモリ装置の通常モード期間中に、前記第二信号が
    前記ブロックリセット制御回路の書込みパルスを終了さ
    せるリセット信号を制御することを特徴とする制御回
    路。
  32. 【請求項３２】 請求項１２において、前記外部制御信
    号が前記クロック信号又は前記クロック信号の派生信号
    であることを特徴とする制御回路。
  33. 【請求項３３】 請求項１２において、通常動作モード
    期間中に、前記同期型集積回路メモリ装置が内部的に自
    己同期されることを特徴とする制御回路。
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