KR20020014539A - 저전력 메모리 장치 - Google Patents

Abstract

본 발명은 센스 증폭기의 출력을 감지하여 이를 제어부로 피드백하고, 이에 응답하여 제어부에서 센스 증폭기의 출력 후 센스 증폭 인에이블 신호를 인엑티브시켜 센스 증폭기의 출력 이후의 비트라인 변화를 방지함으로써 그 다음 동작을 위한 풀-업 시 소모되는 전력을 줄인 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 장치에 있어서, 센스 증폭 인에이블신호에 응답하여 정데이터라인 및 부데이터라인을 센스 증폭하고, 증폭된 결과를 출력한 후 이를 감지하여 피드백 신호를 엑티브시켜 출력하는 센스 증폭기; 외부로부터 입력되는 클럭 신호, 칩 인에이블 신호 및 상기 센스 증폭기로부터 출력되는 피드백 신호에 응답하여 상기 클럭 신호에 의한 상기 피드백 신호의 발진을 방지하고 제어 클럭 신호를 생성하는 제어 클럭 생성 수단; 및 상기 제어 클럭 신호에 응답하여 상기 센스 증폭기를 제어하기 위해 상기 센스 증폭 인에이블신호를 출력하는 제어 수단을 포함한다.

Description

저전력 메모리 장치{LOW POWER MEMORY DEVICE}

본 발명은 메모리 장치에 관한 것으로, 특히 센스 증폭기의 출력 이후 비트라인의 계속적인 변화를 방지하여 풀-업(pull-up) 시 보다 적은 전력을 소모하도록 한 저전력 메모리 장치에 관한 것이다.

종래의 메모리 장치에서는 읽기 모드 동작 시에 필요한 제어 신호를 외부에서 입력되는 클럭의 상승 에지 및 하강 에지를 이용하여 만들었다.

도 1은 클럭의 상승 에지 및 하강 에지를 이용하여 내부 제어신호인 센스 증폭 인에이블신호(Sense Amp. Enable, SE)를 생성하는 종래의 메모리 장치에 대한 신호 타이밍도이다.

도면을 참조하면, 센스 증폭기의 출력(SAOUT)이 출력된 이후에도 계속해서 센스 증폭 인에이블신호(SE)가 엑티브되어 센스 증폭 인에이블신호(SE)가 엑티브(active)된 동안에 비트라인(BIT/BITX)의 전압이 변화하게 된다. 이후, 센스 증폭 인에이블신호(SE)가 인엑티브(inactive)되면 그 다음 동작을 위해 비트라인(BIT/BITX)이 풀-업되는 데, 이때 센스 증폭 인에이블신호(SE)가 엑티브 상태인 동안 비트라인(BIT/BITX)의 전압이 계속 변화하였기 때문에, 종래의 메모리 장치는 변화된 비트라인의 전압을 풀-업하기 위해 많은 전력을 소모하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 센스 증폭기의 출력을 감지하여 이를 제어부로 피드백하고, 이에 응답하여 제어부에서 센스 증폭기의 출력 후 센스증폭 인에이블 신호를 인엑티브시켜 센스 증폭기의 출력 이후의 비트라인 변화를 방지함으로써 그 다음 동작을 위한 풀-업 시 소모되는 전력을 줄인 메모리 장치를 제공하는데 그 목적이 있다.

도 1은 클럭의 상승 에지 및 하강 에지를 이용하여 내부 제어신호인 센스 증폭 인에이블신호(Sense Amp. Enable, SE)를 생성하는 종래의 메모리 장치에 대한 신호 타이밍도.

도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도.

도 3은 본 발명의 일실시예에 따른 상기 도 1의 센스 증폭기에 대한 내부 회로도.

도 4는 본 발명의 일실시예에 따른 상기 도 1의 제어 클럭 생성부에 대한 내부 회로도.

도 5는 본 발명의 일실시예에 따른 상기 도 1의 메모리 장치의 신호 타이밍도.

도 6은 제어 클럭 생성부의 신호 타이밍도.

도 7은 비트라인 변화를 종래 기술과 본 발명을 비교하여 도시한 도면.

상기 목적을 달성하기 위한 본 발명은 메모리 장치에 있어서, 센스 증폭 인에이블신호에 응답하여 정데이터라인 및 부데이터라인을 센스 증폭하고, 증폭된 결과를 출력한 후 이를 감지하여 피드백 신호를 엑티브시켜 출력하는 센스 증폭기; 외부로부터 입력되는 클럭 신호, 칩 인에이블 신호 및 상기 센스 증폭기로부터 출력되는 피드백 신호에 응답하여 상기 클럭 신호에 의한 상기 피드백 신호의 발진을 방지하고 제어 클럭 신호를 생성하는 제어 클럭 생성 수단; 및 상기 제어 클럭 신호에 응답하여 상기 센스 증폭기를 제어하기 위해 상기 센스 증폭 인에이블신호를 출력하는 제어 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도로서, 메모리 셀 어레이(100), 메모리 셀 어레이(100)의 상하단에 위치하여 비트라인(bit, bitx)을 등화 및 풀-업 프리차지하는 비트라인 등화 및 풀-업 구동부(110, 120), Y 어드레스 디코딩 결과에 응답하여 특정 비트라인을 선택하여 데이터 라인(zbit, zbitx)으로 출력하는 컬럼 선택부(130), 데이터 라인(zbit, zbitx)을 등화 및 풀-업 프리차지하는 데이터라인 등화 및 풀-업 구동부(140), 센스 증폭 인에이블신호(SE)에 응답하여 데이터라인(zbit, zbitx)을 센스 증폭하고, 증폭된 결과를 출력한 후 이를 감지하여 엑티브된 피드백 신호(SAFB)를 출력하는 센스 증폭기(150), 센스 증폭기(150)의 출력(SAOUT)을 래치하여 읽기 모드 시 최종 데이터를 출력하는 래치(160), 외부로부터 입력되는 클럭 신호(CLK), 칩 인에이블 신호(CE) 및 센스 증폭기(150)로부터 출력되는 피드백 신호(SAFB)에 응답하여 센스 증폭기(150)로부터 출력되는 피드백 신호(SAFB)의 발진을 방지하고 제어 클럭 신호(CTLCK)를 생성하는 제어 클럭 생성부(170), 제어 클럭 신호(CTLCK)에 응답하여 상기한 구성 요소를 제어하기 위한 제어부(180)로 이루어진다.

구체적으로, 센스 증폭기(150)와 제어 클럭 생성부(170)의 구성에 대해 도 3 및 도 4를 참조하여 설명한다.

도 3은 본 발명의 일실시예에 따른 상기 도 1의 센스 증폭기에 대한 내부 회로도로서, 데이터라인(zbit, zbitx)에 연결되며 센스 증폭 인에이블신호(SE)에 응답하여 센스 증폭 동작을 수행하는 크로스 커플드된 피모스 풀-업 타입(Cross coupled pmos pull-up type)의 센스 증폭단(200), 풀업 구동 제어 신호(PG) 및 풀다운 구동 제어 신호(NG)에 응답하여 센스 증폭기(150)의 출력단(SAOUT)을 풀업 또는 풀다운 구동하는 출력 구동부(220), 센스 증폭단(200)의 제1 및 제2 출력 신호(PDG, NDG)에 응답하여 풀업 구동 제어 신호(PG) 및 풀다운 구동 제어 신호(NG)를 생성하는 구동 제어 신호 생성부(210) 및 구동 제어 신호 생성부(210)로부터 출력되는 제어 신호(PGB)와 풀다운 구동 제어 신호(NG)에 응답하여 피드백 신호(SAFB)를 생성하는 피드백 신호 생성부(230)로 이루어진다.

보다 구체적으로, 센스 증폭단(200)은 전원전압단(VDD)에 서로 크로스 커플드로 연결된 2개의 PMOS 트랜지스터(P1, P2)와, 센스 증폭 인에이블신호(SE)에 의해 제어되며 PMOS 트랜지스터(P1, P2)의 각 드레인단과 데이터라인(ZBIT, ZBITX) 사이에 각각 연결되는 2개의 NMOS 트랜지스터(N4, N5)와, 게이트단으로 센스 증폭 인에이블신호(SE)를 입력받으며 전원전압단(VDD) 및 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N4)의 공통 드레인단 사이에 연결되는 PMOS 트랜지스터(P6)와, 게이트단으로 센스 증폭 인에이블신호(SE)를 입력받으며 전원전압단(VDD) 및 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N5)의 공통 연결단 사이에 연결되는 PMOS 트랜지스터(P0)로 이루어지며, 제1 출력 신호(PDG)는 PMOS 트랜지스터(P2, P0)와 NMOS 트랜지스터(N5)의 공통 드레인단으로부터 출력되고, 제2 출력 신호(NDG)는 PMOS 트랜지스터(P1, P6)와 NMOS 트랜지스터(N4)의 공통 드레인단으로부터 출력된다.

그리고, 구동 제어 신호 생성부(210)는 전원전압단(VDD) 및 접지전원단(VSS) 사이에 차례대로 직렬 연결되며 각각의 게이트로 센스 증폭단(200)의 제1 출력 신호(PDG)를 입력받는 PMOS 트랜지스터(P3), NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N2)와, 전원전압단(VDD) 및 접지전원단(VSS) 사이에 차례대로 직렬 연결되며 각각의 게이트로 센스 증폭단(200)의 제2 출력 신호(NDG)를 입력받는 PMOS 트랜지스터(P4), NMOS 트랜지스터(N0) 및 NMOS 트랜지스터(N1)로 이루어지며, 피드백 신호생성부(230)로 인가되는 제어 신호(PGB)는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)의 공통 드레인단으로부터 출력되고, 이 제어 신호(PGB)를 인버터를 통해 반전하여 출력 구동부(220)로 출력된다. 또한, 피드백 신호 생성부(230)와 출력 구동부(220)로 공통 인가되는 풀다운 구동 제어 신호(NG)는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N0)의 공통 드레인단으로부터 출력된다.

다음으로, 피드백 신호 생성부(230)는 구동 제어 신호 생성부(210)로부터 출력되는 제어 신호(PGB)와 풀다운 구동 제어 신호(NG)를 입력받아 부정논리합하는 부정논리합 게이트(231) 및 부정논리합 게이트(2310)의 출력을 반전하여 피드백 신호(SAFB)로 출력하는 인버터(232)로 이루어진다.

마지막으로, 출력 구동부(220)는 전원전압단(VDD)과 접지전원단(VSS) 사이에 직렬 연결되며, 자신의 게이트로 풀업 구동 제어 신호(PG)를 인가받는 PMOS 트랜지스터(P5) 및 자신의 게이트로 풀다운 구동 제어 신호(NG)를 인가받는 NMOS 트랜지스터(N6)로 이루어진다.

도 4는 본 발명의 일실시예에 따른 상기 도 1의 제어 클럭 생성부에 대한 내부 회로도이다.

도 4를 참조하면, 제어 클럭 생성부(170)는 외부로부터 입력되는 클럭신호(CLK)와 칩 인에이블 신호(CE)를 부정논리합하는 부정논리합 게이트(171)와, 피드백 신호의 발진을 방지하는 발진 방지부(172) 및 발진 방지부(172)로부터 출력되는 발진이 방지된 피드백 신호(FBEF)와 부정논리합 게이트(171)의 출력(CKEF)에 응답하여 제어 클럭 신호(CTLCK)를 생성하는 제어 클럭 신호출력부(173)를 포함하되, 상기 발진 방지부(172)는 부정논리합 게이트(171)의 반전된 출력과 발진 방지부(172)의 출력(FBEF)을 입력받아 부정논리합하는 부정논리합 게이트(174) 및 부정논리합 게이트(174)의 출력과 피드백 신호(SAFB)를 입력받아 부정논리합하는 부정논리합 게이트(175)로 구성되며, 상기 제어 클럭 신호 출력부(173)는 부정논리합 게이트(171)의 출력(CKEF)과 발진 방지부(172)의 출력(FBEF)을 입력받아 부정논리곱하는 부정논리곱 게이트(176) 및 부정논리곱 게이트(176)의 출력을 반전하여 제어 클럭 신호(CTLCK)로 출력하는 인버터(177)로 구성된다.

도 5는 상기한 바와 같이 구성되는 메모리 장치의 신호 타이밍도로서, 도 2 내지 도 5를 참조하여, 본 발명의 전반적인 동작을 상세히 설명한다.

먼저, 메모리 장치가 동작구간에 들어가게 되면, 내부 제어 신호들이 외부로부터 입력되는 클럭신호(CLK)에 의해서 엑티브 상태로 됨에 따라 엑티브된 워드라인에 연결된 셀들의 내부 정보("0" 또는 "1")에 따라 비트라인의 전위가 변화된다. 이때, 센스 증폭기(150)는 이러한 비트라인의 전위 변화를 감지하여 출력(SAOUT)을 내보내게 되며, 출력 후 피드백 신호(SAFB)를 엑티브시켜 출력한다. 이와 같이, 센스 증폭기(150)로부터 엑티브되어 출력되는 피드백 신호(SAFB)를 제어 클럭 생성부(170)에서 입력받아 제어 클럭 신호(CTLCK)를 생성하게 되는 데, 이러한 제어 클럭 생성부(170)의 동작은 신호 타이밍도로 도 6에 도시하였다.

한편, 피드백 신호(SAFB)에 의해 센스 증폭 인에이블신호(SE)가 인엑티브되면, 메모리 장치가 프리차지 모드에 들어가게 되고 센스 증폭기(150)는 피드백 신호(SAFB)를 초기상태인 인엑티브 상태로 만들어 준다. 그런데, 이 구간에서 클럭 신호(CLK)가 여전히 엑티브 상태이기 때문에 인엑티브되었던 센스 증폭 인에이블신호(SE)가 다시 엑티브하게 되고, 클럭 신호(CLK)에 따라 발진함으로써 메모리 장치의 동작이 불안정해진다. 이를 방지하기 위한 것이 제어 클럭 생성부(170)의 발진 방지부(172)이다. 발진 방지부(172)는 피드백 신호(SAFB)가 엑티브되면, 부정논리곱 게이트(176)의 일입력을 항상 로우 상태로 만들어 주어 피드백 신호(SAFB)가 다시 인엑티브 상태로 되더라도 변화가 생기지 않도록 한다.

이와 같이, 항상 로우 입력이 된 부분은 메모리 동작구간이 끝나면서 클럭신호(CLK)의 변화에 의해 다시 초기 상태로 리셋되어 다음 동작구간에서 정상동작을 하게 된다. 따라서, 피드백 신호의 제어로 필요한 구간만큼만 메모리가 동작함으로써 도 7과 같이 비트라인의 변화를 최소화시킬 수 있어 종래의 메모리 장치보다 작은 전력만으로 프리차지를 행할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은 센스 증폭기로부터 출력되는 피드백 신호의 제어로 필요한 구간만큼만 메모리가 동작함으로써 비트라인의 변화를 최소화시켜 그 다음 동작을 위한 풀-업 프리차지 시 소모되는 전력을 줄일 수 있다.

Claims (3)

1. 메모리 장치에 있어서,

   센스 증폭 인에이블신호에 응답하여 정데이터라인 및 부데이터라인을 센스 증폭하고, 증폭된 결과를 출력한 후 이를 감지하여 피드백 신호를 엑티브시켜 출력하는 센스 증폭기;

   외부로부터 입력되는 클럭 신호, 칩 인에이블 신호 및 상기 센스 증폭기로부터 출력되는 피드백 신호에 응답하여 상기 클럭 신호에 의한 상기 피드백 신호의 발진을 방지하고 제어 클럭 신호를 생성하는 제어 클럭 생성 수단; 및

   상기 제어 클럭 신호에 응답하여 상기 센스 증폭기를 제어하기 위해 상기 센스 증폭 인에이블신호를 출력하는 제어 수단

   을 포함하여 이루어지는 메모리 장치.
2. 제 1 항에 있어서, 상기 센스 증폭기는,

   상기 정데이터라인 및 부데이터라인에 연결되며 상기 센스 증폭 인에이블신호에 응답하여 센스 증폭 동작을 수행하는 센스 증폭 수단;

   풀업 구동 제어 신호 및 풀다운 구동 제어 신호에 응답하여 출력단을 풀업 또는 풀다운 구동하는 출력 구동 수단;

   상기 센스 증폭 수단의 제1 및 제2 출력 신호에 응답하여 상기 풀업 구동 제어 신호 및 상기 풀다운 구동 제어 신호를 생성하는 구동 제어 신호 생성 수단; 및

   상기 구동 제어 신호 생성 수단으로부터 출력되는 제어 신호와 상기 풀다운 구동 제어 신호에 응답하여 상기 피드백 신호를 생성하는 피드백 신호 생성 수단

   을 포함하여 이루어지는 메모리 장치.
3. 제 1 항에 있어서, 상기 제어 클럭 생성 수단은,

   상기 클럭신호 및 상기 칩 인에이블 신호를 입력받아 부정논리합하는 제1 부정논리합 수단;

   상기 제1 부정논리합 수단의 반전된 출력과 출력단 신호를 입력받아 부정논리합하는 제2 부정논리합 수단; 및 상기 제2 부정논리합 수단의 출력과 상기 피드백 신호를 입력받아 부정논리합하는 제3 부정논리합 수단을 구비한 발진 방지 수단; 및

   상기 제1 부정논리합 수단의 출력과 상기 발진 방지 수단의 출력을 입력받아 부정논리곱한 후 상기 제어 클럭 신호로 출력하는 부정논리곱 수단을 구비한 제어 클럭 신호 출력 수단

   을 포함하여 이루어지는 메모리 장치.