CN111611112A - 一种存算一体芯片以及提高存算一体芯片良率的方法 - Google Patents

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Abstract

本发明提供一种存算一体芯片以及提高存算一体芯片良率的方法，该存算一体芯片包括闪存处理阵列、地址重映射模块及其连接的地址信号缓冲模块、行地址译码器和列地址译码器；该闪存处理阵列包括：闪存单元阵列以及冗余闪存单元阵列；该地址重映射模块接收输入地址信号，并在输入地址中检测到坏元地址时进行地址重映射，产生重映射之后的地址信号并输至该行地址译码器和该列地址译码器，从而利用冗余闪存单元阵列的地址替换该坏元地址，即：通过设置冗余闪存单元阵列，利用冗余闪存单元阵列的地址替换坏元地址，进而在实际工作时，用冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。

Description

一种存算一体芯片以及提高存算一体芯片良率的方法
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种存算一体芯片以及提高存算一体芯片良率的方法。
背景技术
闪存是一种非易失性存储器，其通过调控闪存晶体管的阈值电压来实现数据的存储。根据闪存晶体管和阵列结构的不同，闪存主要分为NOR-型闪存和NAND-型闪存。NAND-型闪存的读写以页和块为单位，其容量大、成本低，广泛应用于大规模独立式存储器；NOR-型闪存支持数据的随机存取，与NAND-型闪存相比，密度较低、容量较小、成本较高，主要应用于嵌入式存储器。
近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存内计算(Computing-In-Memory,CIM)芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行逻辑计算，从而减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。
现有存算一体芯片一经定制，其电路结构即被固定下来。但是，在实际生产制造过程中，由于制造工艺的不完美性，可能会产生制造缺陷，即存算一体芯片中某个或某几个闪存单元是坏元。但是，由于存算一体芯片在执行“模拟向量-矩阵乘法运算”时，需要整个阵列同时参与运算，因此，当存在坏元时，存算一体芯片将不能正常工作，影响芯片良率。
发明内容
有鉴于此，本发明提供了一种存算一体芯片以及提高存算一体芯片良率的方法，通过设置冗余闪存单元阵列，利用冗余闪存单元阵列的地址替换坏元地址，进而在实际工作时，用一冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。
为了实现上述目的，本发明采用如下技术方案：
第一方面，提供一种存算一体芯片，包括：用于接收输入地址信号的地址信号缓冲模块、连接所述地址信号缓冲模块的地址重映射模块、连接所述地址重映射模块的行地址译码器和列地址译码器、以及连接所述行地址译码器和所述列地址译码器的闪存处理阵列，其中，
所述闪存处理阵列包括：闪存单元阵列以及冗余闪存单元阵列；
所述地址重映射模块接收输入地址信号，并在输入地址信号中检测到坏元地址时进行地址重映射，产生重映射之后的地址信号并输至该行地址译码器和该列地址译码器，从而利用冗余闪存单元阵列的地址替换所述坏元地址。
进一步地，该地址重映射模块包括：用于接收输入地址的地址输入端、连接所述地址输入端的地址重映射电路、连接所述地址重映射电路的坏元地址查找表以及多路选择器，其中，
所述多路选择器的输入端分别连接所述地址输入端用于接收原输入地址信号、所述地址重映射电路的地址信号输出端用于接收重映射后的地址信号、以及所述地址重映射电路的重映射使能输出端用于接收重映射使能信号。
进一步地，存算一体芯片还包括：控制器，该控制器连接所述地址信号缓冲模块、所述地址重映射模块、所述行地址译码器和所述列地址译码器。
进一步地，存算一体芯片还包括：编程电路，连接控制器、闪存单元阵列以及冗余闪存单元阵列，用于在该控制器的控制下调控闪存单元阵列中闪存单元以及冗余闪存单元阵列中冗余闪存单元的阈值电压。
进一步地，该编程电路包括：电压产生电路和电压控制电路，该电压产生电路用于产生编程电压或者擦除电压，该电压控制电路用于将该编程电压加载至选定的可编程半导体器件的源极，或者，将擦除电压加载至选定的可编程半导体器件的栅极或衬底，以调控可编程半导体器件的阈值电压。
第二方面，提供一种提高存算一体芯片良率的方法，应用于上述的存算一体芯片，该存算一体芯片中包括坏元地址查找表，该坏元地址查找表中预存有坏元地址和坏元个数，该提高存算一体芯片良率的方法包括：
获取输入地址信号；
根据坏元地址查找表查找所述输入地址中是否包括坏元地址；
若是，利用冗余闪存单元阵列中可用的地址替换所述输入地址中的坏元地址，得到重映射之后的地址信号并输出；
若否，直接输出所述输入地址信号。
本发明提供的存算一体芯片以及提高存算一体芯片良率的方法，该存算一体芯片包括：地址信号缓冲模块、行地址译码器、闪存处理阵列、列地址译码器以及连接该行地址译码器和该列地址译码器的地址重映射模块，该闪存处理阵列包括：闪存单元阵列以及冗余闪存单元阵列；该地址重映射模块接收输入地址信号，并在输入地址中检测到坏元地址时进行地址重映射，利用冗余闪存单元阵列的地址替换该坏元地址，产生重映射之后的输出地址并输至该行地址译码和器该列地址译码器，即：通过设置冗余闪存单元阵列，利用冗余闪存单元阵列的地址替换坏元地址，进而在实际工作时，用一冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统存算一体芯片的结构图。
图2为本发明实施例存算一体芯片的结构图。
图3示出了图2中闪存处理阵列5的电路图。
图4示出了图2中地址重映射模块2的结构图。
图5示出了本发明实施例进行坏元替换后的闪存处理阵列5的电路图。
图6为本发明实施例提高存算一体芯片良率的方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有存算一体芯片一经定制，其电路结构即被固定下来。当存在坏元时，存算一体芯片将不能正常工作，影响芯片良率。
图1为传统存算一体芯片的结构图，包括用于接收输入地址信号的地址信号缓冲模块、连接所述地址信号缓冲模块的行地址译码器和列地址译码器、以及连接所述行地址译码器和所述列地址译码器的闪存处理阵列。
为解决现有技术中的问题，本发明实施例提供一种存算一体芯片以及提高存算一体芯片良率的方法，通过设置冗余闪存单元阵列，并利用地址重映射模块在输入地址中检测到坏元地址时进行地址重映射，利用冗余闪存单元阵列的地址替换该坏元地址，进而在实际工作时，用一冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。
图2为本发明实施例存算一体芯片的结构图。如图2所示，该存算一体芯片包括：用于接收输入地址信号的地址信号缓冲模块1、连接所述地址信号缓冲模块的地址重映射模块2、连接所述地址重映射模块的行地址译码器3和列地址译码器4、以及连接所述行地址译码器和所述列地址译码器的闪存处理阵列5。
具体地，该闪存处理阵列5的电路结构参见图3，具体包括：M×N闪存单元阵列以及冗余闪存单元阵列，该冗余闪存单元阵列包括：冗余列(即N+1～N+Q列，共Q列)和冗余行(即M+1～M+P行，共P行)。
从地址信号缓冲模块1接收到的输入地址信号首先输送至地址重映射模块2，在输入地址中检测到坏元地址时，利用冗余闪存单元阵列中可用的地址替换该坏元地址(即坏元修复)，经地址重映射模块2产生重映射后的地址信号，并将重映射后的地址信号中的行地址信号输送至行地址译码器3，将重映射后的地址信号中的列地址信号输至列地址译码器4，以进行行列译码。
地址重映射具体包括：对坏元所在行和所在列进行替换。
值得说明的是，当芯片制备后，需要对芯片进行测试，若发现闪存单元阵列中存在坏元，则得到坏元个数和坏元地址(坏元所在行和所在列)，坏元地址和个数存储在地址重映射模块2中的坏元地址查找表中。
本领域技术人员可以理解的是，在进行坏元修复(该修复并非将坏元修好，而是利用冗余闪存单元的地址替换该坏元的地址，使得芯片能够正常工作)前，首先获取坏元地址查找表中存储的坏元个数，当坏元个数大于预设阈值k时，冗余闪存单元不足以替换坏元，此时，不进行坏元修复；当坏元个数小于预设阈值k时，冗余闪存单元足以替换坏元，此时进行坏元修复。
针对图3所示闪存单元阵列，该预设阈值k小于等于Q和P中的较小值。
图4示出了图2中地址重映射模块的结构图。如图4所示，该地址重映射模块2包括：用于接收输入地址的地址输入端21、连接所述地址输入端的地址重映射电路22、连接所述地址重映射电路22的坏元地址查找表23以及多路选择器(MUX)24。其中，多路选择器24的输入端分别连接所述地址输入端21用于接收原输入地址信号、所述地址重映射电路22的地址信号输出端用于接收重映射后的地址信号、以及所述地址重映射电路22的重映射使能输出端用于接收重映射使能信号。
坏元地址查找表23中存有坏元个数和坏元地址。当地址重映射电路接收到输入地址后，根据坏元地址查找表查找输入地址中是否包括坏元地址。
其中，当坏元地址查找表中没有坏元个数和坏元地址或者坏元个数为0时，认为芯片中不存在坏元时，则不需要进行坏元修复，此时，地址重映射电路的重映射使能输出端输出重映射使能信号1，多路选择器根据重映射使能信号1(例如为低电平)选择输出原输入地址信号；
当检测到输入地址中包括坏元地址时，地址重映射电路利用冗余闪存单元阵列中可用的地址替换所述输入地址中的坏元地址，得到重映射之后的地址信号并输至多路选择器的第二输入端，且地址重映射电路的重映射使能输出端输出重映射使能信号2；多路选择器根据重映射使能信号2(例如为高电平)选择输出重映射之后的地址信号；
其中，该坏元地址查找表采用硬件电路实现，比如静态随机存储器，内容可寻址存储器等。
图5示出了本发明实施例进行坏元替换后的闪存处理阵列5的电路图。如图5所示，假设通过芯片测试得知第2行第2列的闪存单元是坏元，该坏元地址存储在坏元地址查找表中，若实际工作时，输入地址中包含该坏元的地址(第2行第2列)，此时，对第2行第2列进行整体替换，利用第M+1行替换该行，用第N+1列替换该列，进而将原本输至第2行的输入数据V2输至第M+1行，将第N+1列的输出作为第2行的输出。
综上所述，本发明实施例提供的存算一体芯片，通过设置冗余闪存单元阵列，并利用地址重映射模块中的坏元地址查找表，在输入地址中检测到坏元地址时进行地址重映射，利用冗余闪存单元阵列的地址替换该坏元地址，进而在实际工作时，用一冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。
图6为本发明实施例提高存算一体芯片良率的方法的流程图。如图6所示，该提高存算一体芯片良率的方法包括以下内容：
步骤S100：获取输入地址信号。
其中，该输入地址是芯片实际工作时，需要参与工作的所有闪存单元的地址。
步骤S200：根据坏元地址查找表查找该输入地址中是否包括坏元地址。
若是，执行步骤S300；若否，执行步骤S400。
步骤S300：利用冗余闪存单元阵列中可用的地址替换该输入地址中的坏元地址，得到重映射后的地址信号并输出。
其中，对坏元所在行和所在列进行替换。
具体地，参见图5，假设通过芯片测试得知第2行第2列的闪存单元是坏元，该坏元地址存储在坏元地址查找表中，若实际工作时，输入地址中包含该坏元的地址(第2行第2列)，此时，对第2行第2列进行整体替换，利用第M+1行替换该行，用第N+1列替换该列，进而将原本输至第2行的输入数据V2输至第M+1行，将第N+1列的输出作为第2行的输出。
步骤S400：直接输出该输入地址。
其中，当芯片中不存在坏元或者检测到输入地址中未包含坏元地址，此时，不需要进行坏元修复。
值得说明的是，当芯片制备后，需要对芯片进行测试，若发现闪存单元阵列中存在坏元，则得到坏元个数和坏元地址(坏元所在行和所在列)，坏元地址和个数存储在地址重映射模块中的坏元地址查找表中。
本领域技术人员可以理解的是，在进行坏元修复(该修复并非将坏元修好，而是利用冗余闪存单元的地址替换该坏元的地址，使得芯片能够正常工作)前，首先获取坏元地址查找表中存储的坏元个数，当坏元个数大于预设阈值k时，冗余闪存单元不足以替换坏元，此时，不进行坏元修复；当坏元个数小于预设阈值k时，冗余闪存单元足以替换坏元，此时进行坏元修复。
针对图2所示闪存单元阵列，该预设阈值k小于等于Q和P中的较小值。
综上所述，本发明实施例提供的提高存算一体芯片良率的方法，当输入地址中含有坏元地址时进行地址重映射，利用冗余闪存单元阵列的地址替换该坏元地址，进而在实际工作时，用一冗余闪存单元所在行和所在列替换坏元所在行和所在列，使存算一体芯片正常工作，提高芯片良率。
本发明实施例还提供一种电子设备，该电子设备包括上述存算一体芯片。该电子设备可为：计算机、手机、平板电脑、导航装置、可穿戴式设备(如智能手表、智能眼睛)等。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种存算一体芯片，其特征在于，包括：用于接收输入地址信号的地址信号缓冲模块、连接所述地址信号缓冲模块的地址重映射模块、连接所述地址重映射模块的行地址译码器和列地址译码器、以及连接所述行地址译码器和所述列地址译码器的闪存处理阵列，其中，
所述闪存处理阵列包括：闪存单元阵列以及冗余闪存单元阵列；
所述地址重映射模块接收输入地址信号，并在输入地址信号中检测到坏元地址时进行地址重映射，产生重映射之后的地址信号并输至该行地址译码器和该列地址译码器，从而利用冗余闪存单元阵列的地址替换所述坏元地址。
2.根据权利要求1所述的存算一体芯片，其特征在于，所述地址重映射模块包括：用于接收输入地址的地址输入端、连接所述地址输入端的地址重映射电路、连接所述地址重映射电路的坏元地址查找表以及多路选择器，其中，
所述多路选择器的输入端分别连接所述地址输入端用于接收原输入地址信号、所述地址重映射电路的地址信号输出端用于接收重映射后的地址信号、以及所述地址重映射电路的重映射使能输出端用于接收重映射使能信号。
3.根据权利要求1所述的存算一体芯片，其特征在于，还包括：控制器，所述控制器连接所述地址信号缓冲模块、所述地址重映射模块、所述行地址译码器和所述列地址译码器。
4.根据权利要求3所述的存算一体芯片，其特征在于，还包括：编程电路，连接控制器、闪存单元阵列以及冗余闪存单元阵列，用于在所述控制器的控制下调控闪存单元阵列中闪存单元以及冗余闪存单元阵列中冗余闪存单元的阈值电压。
5.根据权利要求4所述的存算一体芯片，其特征在于，所述编程电路包括：电压产生电路和电压控制电路，所述电压产生电路用于产生编程电压或者擦除电压，所述电压控制电路用于将所述编程电压加载至选定的可编程半导体器件的源极，或者，将擦除电压加载至选定的可编程半导体器件的栅极或衬底，以调控可编程半导体器件的阈值电压。
6.一种提高存算一体芯片良率的方法，其特征在于，应用于如权利要求1至5所述的存算一体芯片，所述存算一体芯片中包括坏元地址查找表，所述坏元地址查找表中预存有坏元地址和坏元个数，所述提高存算一体芯片良率的方法包括：
获取输入地址信号；
根据坏元地址查找表查找所述输入地址中是否包括坏元地址；
若是，利用冗余闪存单元阵列中可用的地址替换所述输入地址中的坏元地址，得到重映射之后的地址信号并输出；
若否，直接输出所述输入地址信号。
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