KR20160070920A - 맵 테이블을 갖는 컨트롤러 및 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 멀티 레벨 셀들을 갖는 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 1 물리 어드레스 넘버들 및 제 1 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 1 맵 테이블을 저장하는 단계, 제 1 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보로서 저장하는 단계, 호스트로부터 요청 어드레스 넘버로서 수신하는 단계, 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별하는 단계, 그리고 판별된 논리 어드레스 그룹이 메타 정보의 논리 어드레스 그룹들 내에 존재하는지 여부를 감지하고, 감지 결과에 따라 제 1 맵 테이블 내에서 요청 어드레스 넘버를 서치하는 단계를 포함한다.

Description

맵 테이블을 갖는 컨트롤러 및 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM INCLUDING SEMICONDUCTOR MEMORY DEVICE AND CONTROLLER HAVING MAP TABLE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 맵 테이블을 갖는 컨트롤러 및 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 동작 속도를 갖는 메모리 시스템 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 호스트와 연결되는 컨트롤러 및 상기 컨트롤러와 연결되는 반도체 메모리 장치를 포함한다. 상기 반도체 메모리 장치는 멀티 레벨 셀들을 갖는 메모리 블록들을 포함하고, 상기 호스트로부터 수신되는 복수의 논리 어드레스 넘버들은 복수의 논리 어드레스 그룹들로 구분된다. 이때 상기 메모리 시스템의 동작 방법은 상기 멀티 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 1 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 1 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 1 맵 테이블을 저장하는 단계; 상기 제 1 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보로서 저장하는 단계; 호스트로부터 상기 복수의 논리 어드레스 넘버들 중 어느 하나를 요청 어드레스 넘버로서 수신하는 단계; 상기 복수의 논리 어드레스 그룹들 중 상기 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별하는 단계; 및 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하는지 여부를 감지하고, 상기 감지 결과에 따라 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 포함한다.
실시 예로서, 상기 서치하는 단계는, 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재할 때 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 포함할 수 있다.
실시 예로서, 상기 반도체 메모리 장치는 싱글 레벨 셀들을 갖는 메모리 블록들을 더 포함할 수 있다.
실시 예로서, 상기 동작 방법은 상기 싱글 레벨 셀들을 포함하는 상기 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 2 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 2 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 2 맵 테이블을 저장하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 동작 방법은 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 복수의 논리 어드레스 넘버들과 제 3 물리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 3 맵 테이블을 저장하는 단계를 더 포함하되, 제 3 물리 어드레스 넘버들은 상기 멀티 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들 및 상기 싱글 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들에 대응할 수 있다.
실시 예로서, 상기 동작 방법은 상기 제 2 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 2 맵 테이블로부터 상기 요청 어드레스 넘버에 대응하는 물리 어드레스를 검출하는 단계; 및 상기 제 2 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 동작 방법은 상기 제 3 맵 테이블로부터 상기 요청 어드레스 넘버에 대응하는 물리 어드레스를 검출하는 단계를 더 포함할 수 있다.
본 발명의 다른 일면은 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은 멀티 레벨 셀들을 갖는 제 1 메모리 블록들 및 싱글 레벨 셀들을 갖는 제 2 메모리 블록들을 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치와 호스트 사이에 연결되는 컨트롤러를 포함하고, 상기 호스트로부터 상기 컨트롤러로 수신되는 복수의 논리 어드레스 넘버들은 복수의 논리 어드레스 그룹들로 구분되며, 상기 컨트롤러는 상기 제 1 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 1 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 1 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 1 맵 테이블을 저장하는 램; 및 상기 제 1 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보로서 상기 램에 저장하도록 구성되는 플래시 변환 레이어를 포함한다. 이때, 상기 플래시 변환 레이어는 상기 호스트로부터 상기 복수의 논리 어드레스 넘버들 중 어느 하나를 요청 어드레스 넘버로서 수신하고, 상기 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별하고, 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재할 때 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치한다.
실시 예로서, 상기 램은 상기 제 2 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 2 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 2 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 2 맵 테이블을 저장할 수 있다.
실시 예로서, 상기 플래시 변환 레이어는 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치할 수 있다.
실시 예로서, 상기 플래시 변환 레이어는 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 1 맵 테이블로부터 해당 물리 어드레스를 검출하고, 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치할 수 있다.
실시 예로서, 상기 램은 상기 복수의 논리 어드레스 넘버들과 제 3 물리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 3 맵 테이블을 저장하되, 제 3 물리 어드레스 넘버들은 상기 제 1 메모리 블록들의 페이지들 및 상기 제 2 메모리 블록들의 페이지들에 대응할 수 있다.
실시 예로서, 상기 플래시 변환 레이어는 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치할 수 있다.
실시 예로서, 상기 플래시 변환 레이어는 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 1 맵 테이블로부터 해당 물리 어드레스를 검출하고, 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치할 수 있다.
본 발명의 실시 예에 따르면, 향상된 동작 속도를 갖는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 반도체 메모리 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 3은 도 2의 호스트로부터 수신되는 요청 어드레스 넘버의 전체 사이즈를 보여주는 개념도이다.
도 4는 메모리 시스템의 변형 실시 예를 보여주는 블록도이다.
도 5는 도 4의 반도체 메모리 장치들에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 6은 도 1의 제 1 맵 테이블을 보여주는 도면이다.
도 7은 도 1의 제 2 맵 테이블을 보여주는 도면이다.
도 8은 도 1의 메인 맵 테이블을 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 메타 정보를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 11은 도 1의 메모리 시스템의 구현 례를 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 2는 반도체 메모리 장치(100)에 포함된 메모리 블록들(BLK1~BLKz)을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 불휘발성 메모리 셀들을 포함한다.
실시 예로서, 각 메모리 블록은 싱글 레벨 셀들을 포함하거나, 멀티 레벨 셀들을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 중 일부에 포함된 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀로 정의될 수 있다. 싱글 레벨 셀은 하나의 메모리 셀 당 하나의 비트를 저장한다. 복수의 메모리 블록들(BLK1~BLKz) 중 다른 일부에 포함된 메모리 셀들 각각은 멀티 비트들을 저장하는 멀티 레벨 셀로 정의될 수 있다. 멀티 레벨 셀은 하나의 메모리 셀 당 멀티 비트들을 저장한다.
도 2를 참조하면, 복수의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 블록 그룹들(BLKG1, BLKG2)로 구분된다. 제 1 메모리 블록 그룹(BLKG1)은 제 1 내지 제 x-1 메모리 블록들(BLK1~BLKx-1)을 포함한다. 이때 제 1 내지 제 x-1 메모리 블록들(BLK1~BLKx-1)에 포함된 메모리 셀들은 싱글 레벨 셀들로 정의될 수 있다. 제 1 메모리 블록 그룹(BLKG1)의 메모리 블록들(BLK1~BLKx-1) 각각은 제 1 내지 제 n 물리 페이지들(PP11~PP1n)을 포함하고, 제 1 내지 제 n 물리 페이지들(PP11~PP1n) 각각은 하나의 논리 페이지(LP)를 포함할 수 있다. 즉 하나의 물리 페이지를 구성하는 메모리 셀들 각각에 최하위 비트(Least Significant Bit)만 저장되고, 메모리 셀들의 최하위 비트들은 하나의 논리 페이지를 구성할 것이다.
제 2 메모리 블록 그룹(BLKG2)은 제 x 내지 z 메모리 블록들(BLKx~BLKz)을 포함한다. 제 x 내지 z 메모리 블록들(BLKx~BLKz)에 포함된 메모리 셀들은 멀티 레벨 셀들로 정의될 수 있다. 제 2 메모리 블록 그룹(BLKG2)의 메모리 블록들(BLKx~BLKz) 각각은 제 1 내지 제 n 물리 페이지들(PP21~PP2n)을 포함하고, 제 1 내지 제 n 물리 페이지들(PP21~PP2n) 각각은 2 이상의 논리 페이지들(LPs)을 포함할 수 있다. 예를 들면, 하나의 물리 페이지를 구성하는 메모리 셀들에 저장된 최하위 비트들은 하나의 논리 페이지를 구성하고, 해당 메모리 셀들에 저장된 최상위 비트들(Most Significant Bits)은 다른 하나의 논리 페이지를 구성할 것이다.
즉 제 1 메모리 블록 그룹(BLKG1)의 물리 페이지는 하나의 논리 페이지(LP)를 포함하고, 제 2 메모리 블록 그룹(BLKG2)의 물리 페이지는 복수의 논리 페이지들(LPs)을 포함할 수 있다. 이하, 설명의 편의를 위해 제 x 내지 제 z 메모리 블록들(BLKx~BLKz)의 메모리 셀들 각각은 2비트들을 저장한다고 가정한다.
메모리 셀들이 싱글 레벨 셀들로 사용될 때 해당 메모리 셀들에 대한 프로그램 동작이 빠르게 수행됨은 잘 알려져 있다. 예를 들면, 메모리 셀들 각각에 최하위 비트를 저장하기 위해, 메모리 셀들 각각은 2개의 문턱 전압 상태들 중 어느 하나로 프로그램된다. 반면, 메모리 셀들이 멀티 레벨 셀들로 사용될 때 해당 메모리 셀들에 대한 프로그램 동작이 상대적으로 느리게 수행된다. 예를 들면, 메모리 셀들 각각에 최상위 비트를 저장하기 위해, 해당 메모리 셀들에 저장된 최하위 비트들이 읽어지고, 읽어진 데이터에 기반하여 해당 메모리 셀들 각각은 4개의 문턱 전압 상태들 중 어느 하나로 프로그램될 것이다. 최하위 비트들에 대한 읽기 동작, 그리고 메모리 셀들 각각을 4개의 문턱 전압 상태들 중 어느 하나로 프로그램하는 동작이 수행되는 시간은 최하위 비트를 저장하기 위한 프로그램 동작보다 느릴 것이다.
다시 도 1을 참조하면, 주변 회로(120)는 메모리 셀 어레이(110)에 연결된다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 프로그램하고, 메모리 셀 어레이(110)로부터 데이터를 읽고 메모리 셀 어레이(110)의 데이터를 소거하도록 구성된다.
실시 예로서, 반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 논리 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
프로그램 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 쓰기 데이터 및 물리 어드레스 넘버(Physical Address number)를 수신할 것이다. 물리 어드레스 넘버에 의해 하나의 메모리 블록과 그것에 포함된 하나의 물리 페이지가 특정될 것이다. 물리 어드레스에 의해 해당 물리 페이지 내 논리 페이지가 특정될 것이다. 주변 회로(120)는 해당 물리 페이지에 쓰기 데이터를 프로그램할 것이다. 예를 들면, 쓰기 데이터는 해당 물리 페이지의 최하위 비트들로서 저장될 것이다. 예를 들면, 쓰기 데이터는 해당 물리 페이지의 최상위 비트들로서 저장될 것이다.
읽기 동작 시에, 주변 회로는 컨트롤러(200)로부터 물리 어드레스 넘버를 수신할 것이다. 물리 어드레스 넘버에 의해 하나의 메모리 블록과 그것에 포함된 물리 페이지가 특정될 것이다. 물리 어드레스 넘버에 의해 해당 물리 페이지 내 논리 페이지가 특정될 수 있다. 주변 회로(120)는 해당 물리 페이지로부터 최하위 비트들 혹은 최상위 비트들을 읽고, 읽어진 데이터를 컨트롤러(200)에 출력할 것이다.
소거 동작 시에, 컨트롤러(200)로부터 주변 회로(120)에 전송되는 물리 어드레스 넘버는 하나의 메모리 블록을 특정할 것이다. 주변 회로(120)는 물리 어드레스 넘버에 대응하는 메모리 블록의 데이터를 소거할 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
컨트롤러(200)는 플래시 변환 레이어(Flash Translation Layer, FTL, 220) 및 램(210)을 포함한다.
컨트롤러(200)은 반도체 메모리 장치(100)의 제반 동작을 제어한다. 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에서 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
램(210)은 플래시 변환 레이어(220)의 제어에 응답하여 동작한다. 램(210)은 제 1 및 제 2 맵 테이블들(MPT1, MPT2), 그리고 메인 맵 테이블(MMPT)을 저장한다.
제 1 맵 테이블(MPT1)은 제 1 메모리 블록 그룹(BLKG1) 내 메모리 블록들(BLK1~BLKx-1)의 페이지들 중 적어도 일부를 가리키는 물리 어드레스 넘버들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함한다. 제 2 맵 테이블(MPT2)은 제 2 메모리 블록 그룹(BLK2) 내 메모리 블록들(BLKx~BLKz)의 페이지들 중 적어도 일부를 가리키는 물리 어드레스 넘버들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함한다. 메인 맵 테이블(MMPT)은 메모리 블록들(BLK1~BLKz)의 페이지들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함한다.
본 발명의 실시 예에 따르면, 램(210)은 메타 정보(METI)를 더 저장한다. 메타 정보(METI)는 제 2 맵 테이블(MPT2) 내 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 나타낸다.
실시 예로서, 램(210)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등으로 구성될 수 있다.
실시 예로서, 램(210)은 플래시 변환 레이어(220)의 동작 메모리로 이용될 수 있다. 실시 예로서, 램(210)은 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로서 이용될 수 있다. 예를 들면, 읽기 시에, 반도체 메모리 장치(100)로부터 읽어진 데이터는 램(210)에 임시 저장되고, 호스트(Host)로 출력될 수 있다. 프로그램 시에, 호스트(Host)로부터 수신된 쓰기 데이터는 램(210)에 임시 저장되고, 반도체 메모리 장치(100)에 제공될 수 있다.
플래시 변환 레이어(220)는 호스트(Host)로부터의 요청에 응답하여 반도체 메모리 장치(100)을 액세스할 것이다. 호스트(Host)로부터의 프로그램 요청은 논리 어드레스 넘버(Logical Block Address) 및 쓰기 데이터를 포함할 것이다. 호스트(Host)로부터의 읽기 요청은 논리 어드레스 넘버를 포함할 것이다. 이하, 호스트(Host)로부터 기 수신된 논리 어드레스 넘버는 요청 어드레스 넘버로 정의된다.
플래시 변환 레이어(220)는 프로그램 요청이 수신될 때 요청 어드레스 넘버를 물리 어드레스 넘버로 변환하고, 요청 어드레스 넘버와 물리 어드레스 넘버 사이의 매핑 관계를 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2)에 업데이트할 것이다. 이후, 플래시 변환 레이어(220)는 제 1 및 제 2 맵 테이블들(MPT1, MPT2)의 정보를 메인 맵 테이블(MMPT)에 업데이트한다.
플래시 변환 레이어(220)는 메인 맵 테이블(MMPT)을 반도체 메모리 장치(100)의 적어도 하나의 메모리 블록(예를 들면 BLK1, 이하 메타 블록)에 저장할 것이다. 메인 맵 테이블(MMPT)에 업데이트된 정보가 존재하는 경우, 반도체 메모리 장치(100)의 메타 블록에 업데이트된 정보가 기입되어야 한다. 즉 메인 맵 테이블(MMPT)과 메타 블록의 메인 맵 테이블(MMPT)은 서로 동기화된다.
프로그램 동작 시 요청 어드레스 넘버와 물리 어드레스 넘버 사이 매핑 관계가 메인 맵 테이블(MMPT)에 업데이트된다고 가정한다. 메인 맵 테이블(MMPT)에 대한 빈번한 업데이트로 인하여 메인 맵 테이블(MMPT)이 적합하지 못한 시점에서 메타 블록에 동기화되고, 그로 인해 메모리 시스템(10)의 동작 속도가 감소할 수 있다. 메인 맵 테이블(MMPT)이 캐시 미스(cache miss)에 해당하여 일부 매핑 정보가 버려지고 일부 매핑 정보가 반도체 메모리 장치(100)로부터 대체되는 경우, 버려지는 매핑 정보를 메타 블록에 먼저 업데이트하는 동작이 요구될 수 있다. 만약 버려지는 데이터가 예를 들면 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2) 내에 존재한다면 버려지는 데이터를 메타 블록에 프로그램하는 동작은 요구되지 않는다. 따라서 프로그램 동작 시 논리 어드레스 넘버와 물리 어드레스 넘버의 매핑 관계가 메타 블록과의 동기화가 요구되는 메인 맵 테이블(MMPT)에 업데이트되지 않고 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2)에 우선적으로 업데이트됨으로써, 메모리 시스템(10)의 동작 속도가 향상될 수 있다.
플래시 변환 레이어(220)는 제 1 및 제 2 맵 테이블들(MPT1, MPT2)을, 예를 들면 주기적으로 메인 맵 테이블(MMPT)에 업데이트할 것이다. 플래시 변환 레이어(220)는, 예를 들면 호스트(Host)로부터의 액세스 요청이 일정 시간 동안 수신되지 않을 때 제 1 및 제 2 맵 테이블들(MPT1, MPT2)을 메인 맵 테이블(MMPT)에 업데이트할 것이다.
플래시 변환 레이어(220)는 요청 어드레스 넘버가 제 1 메모리 블록 그룹(BLKG1)에 대응할 때, 요청 어드레스 넘버와 해당 물리 어드레스 넘버 사이의 매핑 관계를 제 1 맵 테이블(MPT1)에 업데이트한다. 예를 들면, 플래시 변환 레이어(220)는 요청 어드레스 넘버에 대응할 물리 어드레스 넘버를 생성하고, 생성된 물리 어드레스 넘버가 제 1 메모리 블록 그룹(BLKG1)에 대응할 때 요청 어드레스 넘버와 해당 물리 어드레스 넘버 사이의 매핑 관계를 제 1 맵 테이블(MPT1)에 업데이트한다. 예를 들면, 플래시 변환 레이어(220)는 요청 어드레스 넘버가 제 2 메모리 블록 그룹(BLKG2)에 대응할 때, 요청 어드레스 넘버와 해당 물리 어드레스 넘버 사이의 매핑 관계를 제 2 맵 테이블(MPT2)에 업데이트한다.
결과적으로, 제 1 맵 테이블(MPT1)은 제 1 메모리 블록 그룹(BLKG1) 내 메모리 블록들(BLK1~BLKx-1)의 페이지들 중 적어도 일부를 가리키는 물리 어드레스 넘버들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함할 것이다. 제 2 맵 테이블(MPT2)은 제 2 메모리 블록 그룹(BLK2) 내 메모리 블록들(BLKx~BLKz)의 페이지들 중 적어도 일부를 가리키는 물리 어드레스 넘버들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함할 것이다.
잘 알려진 바와 같이, 반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위(예를 들면 4k byte)로 수행되므로, 반도체 메모리 장치(100)는 랜덤(random)한 요청 어드레스 넘버들이 수신될 때 낮은 프로그램 동작 속도를 갖고, 순차적인(sequential) 요청 어드레스 넘버들이 수신될 때 높은 동작 속도를 갖는다. 플래시 변환 레이어(220)는 랜덤한 요청 어드레스 넘버들이 수신될 때 상대적으로 프로그램 속도가 빠른 제 1 메모리 블록 그룹(BLKG1)을 선택하고, 순차적인 요청 어드레스 넘버들이 수신될 때 상대적으로 프로그램 속도가 느린 제 2 메모리 블록 그룹(BLKG2)을 선택할 수 있다.
플래시 변환 레이어(220)는 호스트(Host)로부터 수신되는 요청 어드레스 넘버들이 랜덤하게 수신될 때, 해당 요청 어드레스 넘버들을 제 1 메모리 블록 그룹(BLKG1) 내 페이지들을 가리키는 물리 어드레스 넘버들로 매핑한다. 예를 들면, 호스트(Host)로부터 1개의 섹터(예를 들면 256 byte)에 해당하는 요청 어드레스 넘버가 반복적으로 수신될 때, 해당 요청 어드레스 넘버들은 제 1 메모리 블록 그룹(BLKG1) 내 특정 페이지를 가리키는 물리 어드레스 넘버들로 매핑된다.
반면, 플래시 변환 레이어(220)는 호스트(Host)로부터 수신되는 요청 어드레스 넘버들이 순차적으로 수신될 때 해당 요청 어드레스 넘버들을 제 2 메모리 블록 그룹(BLKG2) 내 페이지들을 가리키는 물리 어드레스 넘버들로 매핑한다. 예를 들면, 호스트(Host)로부터 8개 섹터들(예를 들면 256 byte * 8)에 해당하는 요청 어드레스 넘버들이 한 번에 수신될 때, 해당 요청 어드레스 넘버들은 제 2 메모리 블록 그룹(BLKG2) 내 특정 페이지를 가리키는 물리 어드레스 넘버들로 매핑된다.
한편, 플래시 변환 레이어(220)는 읽기 요청이 수신될 때 요청 어드레스 넘버를 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2)에서 서치하고, 물리 어드레스 넘버를 추출할 것이다. 만약 해당 논리 어드레스 넘버가 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2)에 존재하지 않을 때, 플래시 변환 레이어(220)는 메인 맵 테이블(MMPT)에서 논리 어드레스 넘버에 대응하는 물리 어드레스 넘버를 추출할 것이다.
본 발명의 실시 예에 따르면, 플래시 변환 레이어(220)는 램(210)에 메타 정보(METI)를 더 저장한다. 메타 정보(METI)는 제 2 맵 테이블(MPT2)의 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 나타낸다.
도 3은 도 2의 호스트(Host)로부터 수신되는 요청 어드레스 넘버의 전체 사이즈를 보여주는 개념도이다.
도 3을 참조하면, 호스트(Host)는 메모리 시스템(10)에 제 0 내지 제 p 논리 어드레스 넘버들(LAN0~LANp)을 전송할 수 있다. 본 발명의 실시 예에 따르면, 제 0 내지 제 p 논리 어드레스 넘버들(LAN0~LANp)은 복수의 논리 어드레스 그룹들(LAGR0~LAGRq)로 구분될 수 있다. 예를 들면, 도 3에 도시된 바와 같이 각 논리 어드레스 그룹은 4개의 논리 어드레스 넘버들을 포함할 수 있다. 각 논리 어드레스 넘버가 속하는 논리 어드레스 그룹은 해당 논리 어드레스 넘버를 4로 나눔으로써 도출되는 몫(quotient)으로 결정될 수 있다. 도 3에서, 제 0 내지 제 3 논리 어드레스 넘버들(LAN0~LAN3)은 제 0 논리 어드레스 그룹(LAGR0)을 구성한다. 제 4 내지 제 7 논리 어드레스 넘버들(LAN4~LAN7)은 제 1 논리 어드레스 그룹(LAGR1)을 구성한다. 제 8 내지 제 11 논리 어드레스 넘버들(LAN8~LAN11)은 제 2 논리 어드레스 그룹(LAGR2)을 구성한다. 제 12 내지 제 1 논리 어드레스 넘버들(LAN12~LAN15)은 제 3 논리 어드레스 그룹(LAGR3)을 구성한다. 제 p-3 내지 제 p 논리 어드레스 넘버들(LANp-3~LANp)은 제 q 논리 어드레스 넘버들(LAGRq)을 구성한다.
플래시 변환 레이어(220, 도 1 참조)는 제 2 맵 테이블(MPT2)의 논리 어드레스 넘버들 각각이 속하는 논리 어드레스 그룹을 결정하고, 그에 따라 메타 정보(METI)를 생성한다.
도 4는 메모리 시스템(10)의 변형 실시 예(1000)를 보여주는 블록도이다.
도 4를 참조하면, 메모리 시스템(1000)은 복수의 반도체 메모리 장치들(1110~11k0) 및 메모리 컨트롤러(1200)를 포함한다.
제 1 내지 제 k 반도체 메모리 장치들(1110~11k0) 각각은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
메모리 컨트롤러(1200)은 램(1210) 및 플래시 변환 레이어(1220)를 포함한다.
메모리 컨트롤러(1200)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 제 1 내지 제 k 반도체 메모리 장치들(1110~11k0)과 통신한다.
플래시 변환 레이어(1220)는 도 1을 참조하여 설명된 플래시 변환 레이어(220)와 마찬가지로 각 반도체 메모리 장치를 제어하도록 구성될 것이다.
플래시 변환 레이어(1220)는 호스트(Host)로부터의 요청에 응답하여 반도체 메모리 장치들(1110~11k0)을 엑세스할 것이다. 플래시 변환 레이어(1220)는 프로그램 동작 시 요청 어드레스 넘버와 물리 어드레스 넘버 사이의 매핑 관계를 제 1 맵 테이블(MPT1) 또는 제 2 맵 테이블(MPT2)에 업데이트할 것이다. 해당 물리 어드레스 넘버가 제 1 메모리 블록 그룹(BLKG1, 도 2 참조)에 해당할 때 제 1 맵 테이블(MPT1)이 업데이트될 것이다. 해당 물리 어드레스 넘버가 제 2 메모리 블록 그룹(BLKG2, 도 2 참조)에 해당할 때 제 2 맵 테이블(MPT2)이 업데이트될 것이다. 플래시 변환 레이어(1220)는 플래시 변환 레이어(1220)는 메모리 블록들(BLK1~BLKz)의 페이지들과 해당 논리 어드레스 넘버들의 매핑 관계를 포함하는 메인 맵 테이블(MMPT)을 램(1210)에 저장하고, 제 1 및 제 2 맵 테이블들(MPT1, MPT2)에 기반하여 메인 맵 테이블(MMPT)을 업데이트할 것이다.
도 5는 도 4의 반도체 메모리 장치들(1110~11k0)에 포함된 메모리 블록들을 설명하기 위한 도면이다. 도 5에서, 설명의 편의를 위해 8개의 반도체 메모리 장치들(1110~118)이 제공된다고 가정한다.
실시 예로서, 각 반도체 메모리 장치는 싱글 레벨 셀들을 포함하거나 멀티 레벨 셀들을 포함할 수 있다. 도 5를 참조하면, 복수의 반도체 메모리 장치들(1110~1180)은 복수의 메모리 그룹들(MG1, MG2)로 구분된다. 제 1 메모리 그룹(MG1)의 메모리 셀들은 싱글 레벨 셀들로 정의될 수 있다. 제 2 메모리 그룹(MG2)의 메모리 셀들은 멀티 레벨 셀들로 정의될 수 있다.
제 1 메모리 그룹(MG1)은 제 1 내지 제 4 반도체 메모리 장치들(1110~1140)을 포함한다. 제 1 메모리 그룹(MG1)의 반도체 메모리 장치들(1110~1140) 각각은 제 1 내지 제 z 메모리 블록들(BLK11~BLK1z)을 포함하고, 제 1 내지 제 z 메모리 블록들(BLK11~BLK1z) 각각은 제 1 내지 제 n 물리 페이지들(PP11~PP1n)을 포함할 것이다. 제 1 메모리 그룹(MG1)의 메모리 셀들은 싱글 레벨 셀들이므로, 제 1 내지 제 n 물리 페이지들(PP11~PP1n)은 하나의 논리 페이지(LP)를 포함할 것이다.
제 2 메모리 그룹(MG2)은 제 5 내지 제 8 반도체 메모리 장치들(1150~1180)을 포함한다. 제 2 메모리 그룹(MG2)의 반도체 메모리 장치들(1150~1180) 각각은 제 1 내지 제 z 메모리 블록들(BLK21~BLK2z)을 포함하고, 제 1 내지 제 z 메모리 블록들(BLK21~BLK2z) 각각은 제 1 내지 제 n 물리 페이지들(PP21~PP2n)을 포함할 것이다. 제 2 메모리 그룹(MG2)의 메모리 셀들은 멀티 레벨 셀들이므로, 제 1 내지 제 n 물리 페이지들(PP21~PP2n) 각각은 복수의 논리 페이지들(LPs), 예를 들면 2개의 논리 페이지들(LPs)을 포함할 것이다.
본 발명의 기술적 사상은 도 4의 실시 예에도 적용된다. 메모리 시스템(1000, 도 4 참조) 내 각 반도체 메모리 장치가 싱글 레벨 셀들 또는 멀티 레벨 셀들을 포함하는 것은, 메모리 시스템(1000) 내 각 메모리 블록이 싱글 레벨 셀들 또는 멀티 레벨 셀들을 포함하는 것을 의미할 것이다. 예를 들면, 도 5의 메모리 블록(BLK12)은 싱글 레벨 셀들을 포함하고, 따라서 메모리 블록(BLK12)의 각 물리 페이지는 하나의 논리 페이지(LP)를 포함할 것이다. 예를 들면, 메모리 블록(BLK22)은 멀티 레벨 셀들을 포함하고, 따라서 메모리 블록(BLK22)의 각 물리 페이지는 복수의 논리 페이지들(LPs)을 포함할 것이다.
이하, 설명의 편의를 위해 도 1의 실시 예를 기준으로 본 발명의 실시 예가 설명된다.
도 6은 도 1의 제 1 맵 테이블(MPT1)을 보여주는 도면이다.
도 6을 참조하면, 논리 어드레스 넘버와 해당 물리 어드레스 넘버가 제 1 맵 테이블(MPT1)에 저장되어 있다. 호스트(Host)로부터 프로그램 동작을 위한 요청 어드레스 넘버가 수신될 때, 플래시 변환 레이어(220)는 특정 물리 어드레스 넘버를 매핑할 것이다. 플래시 변환 레이어(220)는 랜덤한 요청 어드레스 넘버들이 수신될 때 제 1 메모리 블록 그룹(BLKG1, 도 2 참조)에 해당하는 물리 어드레스 넘버를 매핑한다. 예를 들면, 호스트(Host, 도 1 참조)는 1개 섹터에 해당하는 요청 어드레스 넘버에 대한 프로그램 요청을 반복적으로 전송할 수 있다. 전송된 요청 어드레스 넘버들(예를 들면 LAN100, LAN200, LAN50, LAN77, LAN140) 각각은 제 1 메모리 블록 그룹(BLKG1) 내 페이지에 매핑될 것이다.
도 6에서, 제 100 논리 어드레스 넘버(LAN100)는 제 2 메모리 블록(BLK2)의 제 1 물리 페이지(PP21)에 매핑된다. 제 200 논리 어드레스 넘버(LAN200)는 제 2 메모리 블록(BLK2)의 제 2 물리 페이지(PP22)에 매핑된다. 제 50 논리 어드레스 넘버(LAN50)는 제 2 메모리 블록(BLK2)의 제 3 물리 페이지(PP23)에 매핑된다. 제 77 논리 어드레스 넘버(LAN77)는 제 2 메모리 블록(BLK2)의 제 4 물리 페이지(PP24)에 매핑된다. 제 140 논리 어드레스 넘버(LAN140)는 제 2 메모리 블록(BLK2)의 제 5 물리 페이지(PP25)에 매핑된다.
도 7은 도 1의 제 2 맵 테이블(MPT2)을 보여주는 도면이다.
도 7을 참조하면, 제 2 맵 테이블(MPT2)은 논리 어드레스 넘버와 해당 물리 어드레스 넘버를 포함한다. 플래시 변환 레이어(220)는 프로그램 동작을 위한 순차적인 요청 어드레스 넘버들이 수신될 때 요청 어드레스들 각각을 제 2 메모리 블록 그룹(BLKG2, 도 2 참조)에 해당하는 물리 어드레스 넘버에 매핑한다. 예를 들면, 호스트(Host)는 시작 섹터(예를 들면, LAN0)와 섹터들의 개수 정보(예를 들면 6)를 전송함으로써 요청 어드레스 넘버들을 특정할 수 있다. 전송된 요청 어드레스 넘버들(예를 들면, LAN0~LAN6) 각각은 제 2 메모리 블록 그룹(BLKG2) 내 페이지에 매핑될 것이다.
도 6에서, 제 0 및 제 1 논리 어드레스 넘버들(LAN0, LAN1)은 제 x 메모리 블록(BLKx) 내 제 1 물리 페이지(PP11)의 논리 페이지들(LP1, LP2)에 매핑된다. 제 2 및 제 3 논리 어드레스 넘버들(LAN2, LAN3)은 제 x 메모리 블록(BLKx) 내 제 2 물리 페이지(PP12)의 논리 페이지들(LP1, LP2)에 매핑된다. 제 4 및 제 5 논리 어드레스 넘버들(LAN4, LAN5)은 제 x 메모리 블록(BLKx) 내 제 3 물리 페이지(PP13)의 논리 페이지들(LP1, LP2)에 매핑된다. 제 6 논리 어드레스 넘버(LAN6)는 제 x 메모리 블록(BLKx) 내 제 4 물리 페이지(PP14)의 논리 페이지(LP1)에 매핑된다. 제 4r 및 제 4r+1 논리 어드레스 넘버들(LAN4r, LAN4r+1)은 제 x+1 메모리 블록(BLKx+1) 내 제 1 물리 페이지(PP11)의 논리 페이지들(LP1, LP2)에 매핑된다. 제 4r+2 논리 어드레스 넘버(LAN4r+2)은 제 x+1 메모리 블록(BLKx+1) 내 제 2 물리 페이지(PP12)의 논리 페이지(LP1)에 매핑된다.
결과적으로 제 x 및 제 x+1 메모리 블록들(BLKx, BLKx+1)은 순차적인 논리 어드레스 넘버들에 해당하는 데이터를 저장한다.
도 8은 도 1의 메인 맵 테이블(MMPT)을 보여주는 도면이다.
도 8을 참조하면, 메인 맵 테이블(MMPT)은 호스트(Host)로부터 수신될 수 있는 논리 어드레스 넘버들(LAN0~LANp), 그리고 해당 물리 어드레스 넘버들(PAN0~PANp)을 저장할 것이다. 각 물리 어드레스 넘버는, 특정 물리 페이지 및 논리 페이지에 대한 정보를 포함할 것이다.
실시 예로서, 램(210) 내 메인 맵 테이블(MMPT)을 저장하기 위한 저장 공간에 따라, 메인 맵 테이블(MMPT) 중 일부만 램(210)에 저장될 수 있다. 예를 들면, 메인 맵 테이블(MMPT)은 반도체 메모리 장치(100) 내 메타 블록에 저장되고, 메인 맵 테이블(MMPT) 중 일부만 램(210)에 로드될 수 있다.
도 9는 본 발명의 실시 예에 따른 메타 정보(METI)를 설명하기 위한 도면이다.
도 9를 참조하면, 제 2 맵 테이블(MPT2)에 포함된 논리 어드레스 넘버들(LAN0~LAN6, LAN4r~LAN4r+2)에 따라 메타 정보(METI)가 생성된다. 플래시 변환 레이어(220)는 제 2 맵 테이블(MPT2)에 포함된 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보(METI)로서 정의할 것이다.
예를 들면, 논리 어드레스 그룹은 각 논리 어드레스 넘버를 4로 나눔으로써 도출되는 몫(quotient)으로 결정될 수 있다. 도 9에 도시된 바와 같이, 제 0 내지 제 3 논리 어드레스 넘버들(LAN0~LAN3)은 제 0 논리 어드레스 그룹(LAGR0)으로 결정된다. 제 4 내지 제 6 논리 어드레스 넘버들(LAN4~LAN6)은 제 1 논리 어드레스 그룹(LAGR1)으로 결정된다. 제 4r 내지 제 4r+2 논리 어드레스 넘버들(LAN4r~LAN4r+2)은 제 r 논리 어드레스 그룹(LAGRr)으로 결정된다.
제 2 맵 테이블(MPT2)에는 순차적인 논리 어드레스 넘버들(LAN0~LAN6, LAN4r~LAN4+2)이 포함되어 있다. 따라서 제 2 맵 테이블(MPT2)에 포함된 논리 어드레스 넘버들(LAN0~LAN6, LAN4r~LAN4+2)의 수보다 메타 정보(METI)에 포함된 논리 어드레스 그룹들(LAGR0, LAGR1, LAGRr)의 수는 현저히 감소할 것이다.
도 10은 본 발명의 실시 예에 따른 컨트롤러(200)의 동작 방법을 보여주는 순서도이다.
도 1, 도 7 및 도 10을 참조하면, S110단계에서, 컨트롤러(200)는 메타 정보(METI)를 생성한다. 컨트롤러(200)는 제 2 맵 테이블(MPT2)의 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 판별하고, 판별된 논리 어드레스 그룹들을 메타 정보(METI)로서 생성한다.
S120단계에서, 호스트(Host)로부터 읽기 요청을 위한 요청 어드레스 넘버가 수신된다. 이에 따라 요청 어드레스 넘버에 해당하는 물리 어드레스 넘버의 검출이 요구된다.
S130단계에서, 먼저 컨트롤러(200)는 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별한다. 예를 들면, 컨트롤러(200)는 요청 어드레스 넘버를 4로 나눔으로써 도출되는 몫을 계산할 것이다.
S140단계에서, 컨트롤러(200)는 판별된 논리 어드레스 그룹이 메타 정보(METI)에 포함된 논리 어드레스 그룹들(LAGR0, LAGR1, LAGRr, 도 9 참조) 내에 존재하는지 여부를 감지한다. 만약 존재한다면, S150단계가 수행된다. 만약 그렇지 않다면 S160단계가 수행된다.
S150단계에서, 컨트롤러(200)는 제 2 맵 테이블(MPT2)에서 요청 어드레스 넘버를 서치한다. 즉 판별된 논리 어드레스 그룹이 메타 정보(METI)에 포함된 논리 어드레스 그룹들(LAGR0, LAGR1, LAGRr) 내에 존재하는지에 따라, 컨트롤러(200)는 제 2 맵 테이블(MPT2)을 선택적으로 서치한다.
제 2 맵 테이블(MPT2) 내에 요청 어드레스 넘버가 존재하지 않을 때 S160단계가 수행된다. 제 2 맵 테이블(MPT2) 내에 요청 어드레스 넘버가 존재할 때 S180단계가 수행된다.
예를 들면, 요청 어드레스 넘버가 제 6 논리 어드레스 넘버(LAN6)라고 가정한다. 요청 어드레스 넘버는 제 1 논리 어드레스 그룹(LAGR1)에 속하고, 제 1 논리 어드레스 그룹(LAGR1)은 메타 정보(METI)의 논리 어드레스 그룹들(LAGR0, LAGR1, LAGRr)에 포함된다. 따라서 제 2 맵 테이블(MPT2) 내에서 요청 어드레스 넘버가 서치될 것이다. 도 6과 같이 제 2 맵 테이블(MPT2) 내에 제 6 논리 어드레스 넘버(LAN6)가 포함되는 경우, S150단계에서의 서치는 성공할 것이다. 이러한 경우 제 x 메모리 블록(BLKx)의 제 4 물리 페이지(PP14)의 논리 어드레스(LP1)가 물리 어드레스 넘버로서 검출될 것이다.
예를 들면, 요청 어드레스 넘버가 제 7 논리 어드레스 넘버(LAN7)라고 가정한다. 요청 어드레스 넘버는 제 1 논리 어드레스 그룹(LAGR1)에 속하고, 제 1 논리 어드레스 그룹(LAGR1)은 메타 정보(METI)의 논리 어드레스 그룹들(LAGR0, LAGR1, LAGRr)에 포함된다. 이때 제 2 맵 테이블(MPT2) 내에서 요청 어드레스 넘버가 서치될 것이다. 그러나 도 6과 같이 제 2 맵 테이블(MPT2) 내에 제 7 논리 어드레스 넘버(LAN7)가 존재하지 않는 경우 S150단계에서의 서치는 실패할 것이다.
S160단계 및 S170단계에서, 제 1 맵 테이블(MPT1) 및 메인 맵 테이블(MMPT)이 차례로 서치된다. S160단계에서, 컨트롤러(200)는 제 1 맵 테이블(MPT1) 내에서 요청 어드레스 넘버를 서치한다. 제 1 맵 테이블(MPT1) 내에서 요청 어드레스 넘버가 존재하지 않을 때, S170단계가 수행된다. 제 1 맵 테이블(MPT1) 내에서 요청 어드레스 넘버가 존재할 때 S180단계가 수행된다.
S170단계에서, 컨트롤러(200)는 메인 맵 테이블(MMPT) 내에서 요청 어드레스 넘버를 서치한다.
S180단계에서, 컨트롤러(200)는 서치를 성공한 맵 테이블로부터 물리 어드레스 넘버를 검출한다. 검출된 물리 어드레스 넘버를 반도체 메모리 장치(100)로 제공할 것이다.
본 발명의 실시 예에 따르면, 요청 어드레스 넘버가 속하는 논리 어드레스 그룹이 메타 정보(METI)의 논리 어드레스 그룹들 내에 존재하는지 여부를 감지하고, 감지 결과에 따라 제 1 맵 테이블(MPT1)을 선택적으로 서치한다. 제 1 맵 테이블(MPT1)에 대한 서치를 생략하는 것은, 물리 어드레스 넘버를 검출하는 것에 소요되는 시간이 감소됨을 의미한다. 제 1 맵 테이블(MPT1)의 용량이 커질수록, 제 1 맵 테이블(MPT1)에 대한 서치를 생략하는 것에 의해 상기 소요 시간은 크게 감소할 수 있다. 따라서, 향상된 동작 속도를 갖는 메모리 시스템(10)이 제공된다.
도 11은 도 1의 메모리 시스템(10)의 구현 례(2000)를 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(2200)는 램(2210, Random Access Memory), 프로세싱 유닛(2220, processing unit), 호스트 인터페이스(2230, host interface), 메모리 인터페이스(2240, memory interface) 및 에러 정정 블록(2250)을 포함한다.
램(2210)은 프로세싱 유닛(2220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2220)은 컨트롤러(2200)의 제반 동작을 제어한다. 프로세싱 유닛(2220) 및 램(2210)은 도 1을 참조하여 설명된 플래시 변환 레이어(220)의 기능을 수행할 수 있다. 예를 들면, 플래시 변환 레이어(220)의 기능을 수행하기 위한 프로그램 코드가 반도체 메모리 장치(100)에 저장되고, 그러한 프로그램 코드가 램(2210)에 로드되고, 프로세싱 유닛(2220)은 램(2210)에 로드된 프로그램 코드를 실행하여 플래시 변환 레이어(220)의 기능을 수행할 수 있다. 예를 들면, 프로세싱 유닛(2220)은 펌웨어(firmware)를 구동함으로써 플래시 변환 레이어(220)의 기능을 수행할 수 있다.
호스트 인터페이스(2230)는 호스트(Host) 및 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(2200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(2200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 실시 예에 따르면, 요청 어드레스 넘버가 속하는 논리 어드레스 그룹이 메타 정보의 논리 어드레스 그룹들 내에 존재하는지 여부를 감지하고, 감지 결과에 따라 제 1 맵 테이블을 선택적으로 서치한다. 따라서, 향상된 동작 속도를 갖는 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
200: 컨트롤러
210: 램
220: 플래시 변환 레이어
MPT1: 제 1 맵 테이블
MPT2: 제 2 맵 테이블
MMPT: 메인 맵 테이블
BLKG1: 제 1 메모리 블록 그룹
BLKG2: 제 2 메모리 블록 그룹

Claims (15)

  1. 호스트와 연결되는 컨트롤러 및 상기 컨트롤러와 연결되는 반도체 메모리 장치를 포함하되, 상기 반도체 메모리 장치는 멀티 레벨 셀들을 갖는 메모리 블록들을 포함하는, 메모리 시스템의 동작 방법에 있어서:
    상기 호스트로부터 수신되는 복수의 논리 어드레스 넘버들은 복수의 논리 어드레스 그룹들로 구분되되,
    상기 멀티 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 1 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 1 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 1 맵 테이블을 저장하는 단계;
    상기 제 1 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보로서 저장하는 단계;
    호스트로부터 상기 복수의 논리 어드레스 넘버들 중 어느 하나를 요청 어드레스 넘버로서 수신하는 단계;
    상기 복수의 논리 어드레스 그룹들 중 상기 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별하는 단계; 및
    상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하는지 여부를 감지하고, 상기 감지 결과에 따라 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 서치하는 단계는,
    상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재할 때 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 싱글 레벨 셀들을 갖는 메모리 블록들을 더 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 싱글 레벨 셀들을 포함하는 상기 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 2 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 2 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 2 맵 테이블을 저장하는 단계를 더 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 더 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 복수의 논리 어드레스 넘버들과 제 3 물리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 3 맵 테이블을 저장하는 단계를 더 포함하되,
    제 3 물리 어드레스 넘버들은 상기 멀티 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들 및 상기 싱글 레벨 셀들을 갖는 상기 메모리 블록들의 페이지들에 대응하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 제 2 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 2 맵 테이블로부터 상기 요청 어드레스 넘버에 대응하는 물리 어드레스를 검출하는 단계; 및
    상기 제 2 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 단계를 더 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 3 맵 테이블로부터 상기 요청 어드레스 넘버에 대응하는 물리 어드레스를 검출하는 단계를 더 포함하는 동작 방법.
  9. 멀티 레벨 셀들을 갖는 제 1 메모리 블록들 및 싱글 레벨 셀들을 갖는 제 2 메모리 블록들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치와 호스트 사이에 연결되는 컨트롤러를 포함하고,
    상기 호스트로부터 상기 컨트롤러로 수신되는 복수의 논리 어드레스 넘버들은 복수의 논리 어드레스 그룹들로 구분되며,
    상기 컨트롤러는 상기 제 1 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 1 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 1 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 1 맵 테이블을 저장하는 램; 및
    상기 제 1 논리 어드레스 넘버들이 속하는 논리 어드레스 그룹들을 메타 정보로서 상기 램에 저장하도록 구성되는 플래시 변환 레이어를 포함하되,
    상기 플래시 변환 레이어는 상기 호스트로부터 상기 복수의 논리 어드레스 넘버들 중 어느 하나를 요청 어드레스 넘버로서 수신하고, 상기 요청 어드레스 넘버가 속하는 논리 어드레스 그룹을 판별하고, 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재할 때 상기 제 1 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 램은 상기 제 2 메모리 블록들의 페이지들 중 적어도 일부를 가리키는 제 2 물리 어드레스 넘버들 및 상기 복수의 논리 어드레스 넘버들 중 제 2 논리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 2 맵 테이블을 저장하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 플래시 변환 레이어는 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 플래시 변환 레이어는 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 1 맵 테이블로부터 해당 물리 어드레스를 검출하고, 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 2 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 램은 상기 복수의 논리 어드레스 넘버들과 제 3 물리 어드레스 넘버들 사이의 매핑 관계를 포함하는 제 3 맵 테이블을 저장하되,
    제 3 물리 어드레스 넘버들은 상기 제 1 메모리 블록들의 페이지들 및 상기 제 2 메모리 블록들의 페이지들에 대응하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 플래시 변환 레이어는 상기 판별된 논리 어드레스 그룹이 상기 메타 정보의 논리 어드레스 그룹들 내에 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 플래시 변환 레이어는 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재할 때 상기 제 1 맵 테이블로부터 해당 물리 어드레스를 검출하고, 상기 제 1 맵 테이블 내에 상기 요청 어드레스 넘버가 존재하지 않을 때 상기 제 3 맵 테이블 내에서 상기 요청 어드레스 넘버를 서치하는 메모리 시스템.
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