TW202032772A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種更高性能之半導體記憶裝置。  一實施形態之半導體記憶裝置包含第1半導體、第1及第2字元線、第1及第2胞電晶體。第1半導體包含第1部分及第2部分。第1字元線與第1半導體之第1部分面對面。第2字元線與第1字元線之第2部分面對面，與第1字元線一併夾著第1半導體，且與第1字元線係不同之個體。第1胞電晶體形成於包含第1半導體之第1部分之第1區域，且與第1字元線連接。第2胞電晶體形成於包含第1半導體之第2部分之第2區域，且與第2字元線連接，並具有第1閾值電壓。第1閾值電壓較第1電壓高，第1電壓係於自第1胞電晶體讀出資料之期間對第2字元線施加，且第1電壓具有零或正之大小。

Description

半導體記憶裝置
概括而言，實施形態係關於一種半導體記憶裝置。
已知有具有呈三維排列之記憶單元之半導體記憶裝置。
[發明所欲解決之問題]
實施形態提供一種性能更高之半導體記憶裝置。
一實施形態之半導體記憶裝置包含第1半導體、第1及第2字元線、第1及第2胞電晶體。上述第1半導體包含第1部分及第2部分。上述第1字元線與上述第1半導體之上述第1部分面對面。上述第2字元線與上述第1字元線之上述第2部分面對面，與上述第1字元線一併夾著上述第1半導體，且與上述第1字元線係不同之個體。上述第1胞電晶體形成於包含上述第1半導體之上述第1部分之第1區域，且與上述第1字元線連接。上述第2胞電晶體形成於包含上述第1半導體之上述第2部分之第2區域，且與上述第2字元線連接，並具有第1閾值電壓。上述第1閾值電壓較第1電壓高，上述第1電壓係於自上述第1胞電晶體讀出資料之期間對上述第2字元線施加，且上述第1電壓具有零或正之大小。
以下，參照圖式對實施形態進行記述。於以下記述中，存在對具有大致相同功能及構成之構成要素標註相同符號，並省略重複說明之情況。圖式係模式性之圖示，厚度與平面尺寸之關係、各層厚度之比例等有可能與實際情況不同。圖式彼此間亦有可能包含尺寸之關係或比例互不相同之部分。又，只要未明確指出需排除在外或不言自明應排除在外，則關於某實施形態之所有記述作為其他實施形態之記述亦適用。
於本說明書及申請專利範圍中，所謂某第1要素「連接」於另一第2要素，包括第1要素直接、或者始終或選擇性地經由導電性要素連接於第2要素。  (第1實施形態)  ＜1.1.構造(構成)＞
圖1表示第1實施形態之記憶體系統中之要素及連接、以及其相關之要素。如圖1所示，記憶體系統5由主機裝置3控制，包含半導體記憶體1及記憶體控制器2。記憶體系統5例如可係SSD(solid state drive，固態驅動器)或SDTM 卡等。
半導體記憶體1由記憶體控制器2控制。記憶體控制器2自主機裝置3接收命令，基於所接收到之命令控制半導體記憶體1。  ＜1.1.1.記憶體控制器＞
記憶體控制器2包含主機介面21、CPU(central processing unit，中央處理單元)22、RAM(random access memory，隨機存取記憶體)23、ROM(read only memory，唯讀記憶體)24及記憶體介面25。記憶體控制器2例如可作為SoC(System-on-a-chip，晶片上系統)而構成。
藉由由CPU22執行儲存在ROM24中並加載至RAM23上之韌體(程式)，記憶體控制器2執行各種動作、以及主機介面21及記憶體介面25之一部分功能。RAM23亦臨時保持資料，作為緩衝器及高速緩存而發揮功能。
主機介面21經由匯流排與主機裝置3連接，負責記憶體控制器2與主機裝置3之通信。記憶體介面25與半導體記憶體1連接，負責記憶體控制器2與半導體記憶體1之通信。  ＜1.1.2.半導體記憶體＞
半導體記憶體1包含記憶單元陣列(單元陣列)11、輸入輸出電路12、序列發生器(控制電路)13、驅動器15、感測放大器16及行解碼器19等要素。
單元陣列11包含複數個記憶塊(塊)BLK(BLK0、BLK1、…)。各塊BLK係複數個串單元SU(SU0、SU1、…)之集合。各串單元SU係複數個NAND串(串)STR(STR0、STR1、…)(未圖示)之集合。串STR包含複數個記憶胞電晶體(胞電晶體)MT。
輸入輸出電路12經由NAND匯流排與記憶體控制器2連接。NAND匯流排傳輸信號‾CE、CLE、ALE、‾WE、‾RE、‾WP、RY/‾BY及寬度為8位元之信號DQ。信號名稱前之符號「‾」表示名稱中不帶符號「‾」之信號之反轉邏輯，意味著於帶有符號「‾」之信號為低位準之情形時被斷定。
輸入輸出電路12接收信號DQ，並發送信號DQ。輸入輸出電路12自記憶體控制器2接收各種控制信號，基於控制信號，取入及輸出信號DQ。控制信號包括信號‾CE、CLE、ALE、‾WE、‾RE及‾WP。
信號DQ包含指令(CMD)、寫入資料或讀出資料(DAT)、位址信號(ADD)、狀態資料(STA)等。
序列發生器13自輸入輸出電路12接收指令CMD及位址信號ADD，基於指令CMD及位址信號ADD，控制驅動器15、感測放大器16及行解碼器19。
驅動器15將複數個電位中被選擇之電位供給至行解碼器19。行解碼器19自驅動器15接收各種電位，自輸入輸出電路12接收位址信號ADD，基於所接收到之位址信號ADD選擇1個塊BLK，並將來自驅動器15之電位傳送至被選擇之塊BLK。
感測放大器16感測胞電晶體MT之狀態，基於所感測到之狀態生成讀出資料，及將寫入資料傳送至胞電晶體MT。  ＜1.1.3.單元陣列＞
圖2係第1實施形態之單元陣列11中之一部分之電路圖，表示1個塊BLK0之要素及連接、以及其相關之要素。複數個(例如所有)塊BLK均包含圖2所示之要素及連接。
1個塊BLK包含n個(n係2以上之自然數)串單元SU(SU0、SU1、SU2、…SU(n－1))。n例如為8，以下記述基於該例。各串單元SU連接於m(m係自然數)根位元線BL(BL0～BL(m－1))。
各串單元SU包含複數個NAND串STR。各NAND串STR包含1個選擇閘極電晶體ST、複數個(例如8個)記憶胞電晶體MT(MT_0～MT_7)及1個選擇閘極電晶體DT(DT0、DT1、DT2、…或DT7)。電晶體ST、MT及DT依序串聯連接於單元源極線CELSRC與1根位元線BL之間。胞電晶體MT包含控制閘極電極、及與周圍絕緣之電荷累積層，能基於電荷累積層中之電荷量非揮發性地保持資料。
關於α(α係偶數)之各值之實例，串單元SUα中之胞電晶體MT_0～MT_7之控制閘極電極與字元線WLe0～WLe7分別連接。將於1個串單元SU中共享字元線WL(WLe0～WLe7及下述WLo0～WLo7)之胞電晶體MT之組稱為胞單元CU。關於α之各值之實例，串單元SUα中之電晶體ST之閘極電極連接於選擇閘極線SGSLe。
關於β(β係奇數)之各值之實例，串單元SUβ中之胞電晶體MT_0～MT_7之控制閘極電極與字元線WLo0～WLo7分別連接。關於β之各值之實例，串單元SUβ中之電晶體ST之閘極電極連接於選擇閘極線SGSLo。
關於γ(γ係0或n－1以下之自然數)之各值之實例，電晶體DTγ屬於串單元SUγ。串單元SUγ之複數個串STR各自之電晶體DTγ之閘極電極連接於選擇閘極線SGDLγ。  ＜1.1.4.胞電晶體＞
參照圖3，對胞電晶體MT進行記述。半導體記憶體1能於1個胞電晶體MT中保持2位元以上資料。圖3表示第1實施形態之每一胞電晶體MT保持2位元資料之胞電晶體MT之閾值電壓之分佈。各胞電晶體MT之閾值電壓具有與所保持之資料相應之值。於每一胞電晶體MT記憶2位元資料之情形時，各胞電晶體MT可具有4個閾值電壓中之任一者。4個閾值電壓係分別保持著“11”資料、“01”資料、“00”資料及“10”資料之狀態。將分別保持著“11”資料、“01”資料、“00”資料及“10”資料之狀態之胞電晶體MT說成係處於Er、A、B及C狀態下。
即便係保持某種相同之2位元資料之複數個胞電晶體MT，亦可因胞電晶體MT之特性差異等而具有互不相同之閾值電壓。因此，保持某種相同之2位元資料之複數個胞電晶體MT具有不同之閾值電壓。
為了判別由讀出對象胞電晶體MT保持之資料，而對該胞電晶體MT之狀態進行判斷。為了實施狀態之判斷，而使用讀出電壓VA、VB及VC。以下，包括讀出電壓VA、VB及VC於內，有時會將為了判斷胞電晶體MT之狀態而對讀出對象胞電晶體MT施加之某一大小之電壓稱為讀出電壓VCGR。
讀出對象胞電晶體MT之閾值電壓是否超過了某讀出電壓VCGR用以判定該胞電晶體MT之閾值電壓之狀態。具有讀出電壓VCGR以上之閾值電壓之胞電晶體MT即便於控制閘極電極中接收到讀出電壓VCGR亦維持斷開狀態。另一方面，具有未達讀出電壓VCGR之閾值電壓之胞電晶體MT若於控制閘極電極中接收到讀出電壓VCGR，則成為接通狀態。電壓VREAD係對非讀出對象胞單元CU之胞電晶體MT之字元線WL施加，較處於任何狀態下之胞電晶體MT之閾值電壓均高。
1個胞單元CU之胞電晶體MT之某一相同位置(數位)之位元之資料之組構成1頁。將1個胞單元中之胞電晶體MT之高階位元之資料之組稱為高階頁，將1個胞單元中之胞電晶體MT之低階位元之組稱為低階頁。
對於業者而言，每一胞電晶體MT保持3位元以上資料亦可藉由至此所記述之原理之擴展而實現。
半導體記憶體1亦能於1個胞電晶體MT中保持1位元資料。圖4表示第1實施形態之每一胞電晶體MT保持1位元資料之胞電晶體MT之閾值電壓之分佈。如圖4所示，於向胞電晶體MT寫入1位元資料之情形時，此種胞電晶體MT處於2種狀態中之任一者下，於Er狀態以外僅具有1種狀態(程式化狀態，programmed狀態)。程式化狀態(以下，稱為Pr狀態)例如可視為保持著“0”資料之狀態。為了判別讀出對象胞電晶體MT處於Er狀態與Pr狀態中之哪一者下，而使用讀出電壓VL。處於Pr狀態下之胞電晶體MT具有讀出電壓VL以上之閾值電壓。讀出電壓VL亦包含於讀出電壓VCGR，讀出電壓VL例如為電壓VSS(＝0 V)。  ＜1.1.5.單元陣列之構造＞
於半導體記憶體1中，由於其構造及製造方法，位於1層並且相鄰之2個胞電晶體MT有可能會具有相對較為不同之尺寸。此種構造可藉由各種實施形態而實現，以下，將記述一例。然而，第1實施形態並不受胞電晶體MT乃至於單元陣列11之構造所限定，且並不限定於以下例。
圖5概略性地表示第1實施形態之半導體記憶體之一部分之構造之截面。具體而言，圖5表示半導體記憶體1之具有相鄰之2個不同位址(識別編號)之2個串單元SU之構造，作為例，表示串單元SU0及SU1之截面構造。串單元SU之其他對亦具有與圖5相同之構造。
如圖5所示，於半導體基板sub、尤其係沿著其xy面之表面之區域之p井上，形成有串單元SU0及SU1。
於基板sub，連接有記憶柱MP。記憶柱MP沿著z軸延伸，包含絕緣體30、半導體31、絕緣體32、絕緣體33及絕緣體34。
絕緣體30具有沿著z軸延伸之柱狀之形狀，例如，含有氧化矽，或由氧化矽構成。半導體31沿著z軸延伸，包圍絕緣體30，作為胞電晶體MT之供形成通道之部分而發揮功能，例如含有多晶矽，或由多晶矽構成。絕緣體32沿著z軸延伸，包圍半導體31，作為胞電晶體MT之閘極絕緣體而發揮功能，例如，包含氧化矽層與氮化矽層。絕緣體33沿著z軸延伸，包圍絕緣體32，作為胞電晶體MT之電荷累積層而發揮功能，例如含有氮化矽，或由氮化矽構成。絕緣體34沿著z軸延伸，包圍絕緣體33，作為胞電晶體MT之阻擋絕緣體而發揮功能，例如，含有氧化矽，或由氧化矽構成。
於基板sub之上方且記憶柱MP之兩側，分別設置有複數個導電體之組。導電體之各組沿著z軸排列，朝向離開基板sub之方向而包含導電體CS、8個導電體CW及導電體CD。導電體CS、CW及CD相互電分離。導電體CS、8個導電體CW及導電體CD例如含有鎢，或由鎢構成。
串單元SU0位於記憶柱MP之第1側(例如左側)。記憶柱MP之第1側之導電體CS、8個導電體CW及導電體CD分別作為選擇閘極線SGSLe、字元線WLe0、WLe1、WLe2、WLe3、WLe4、WLe5、WLe6及WLe7、以及選擇閘極線SGDL0而發揮功能。導電體CS、導電體CW及導電體CD例如含有鎢，或由鎢構成。
串單元SU1位於記憶柱MP之第2側(例如右側)。記憶柱MP之第2側之導電體CS、8個導電體CW及導電體CD分別作為選擇閘極線SGSLo、字元線WLo0、WLo1、WLo2、WLo3、WLo4、WLo5、WLo6及WLo7、以及選擇閘極線SGDL1而發揮功能。
半導體31、絕緣體32、絕緣體33及絕緣體34中，與導電體CS面對面之部分作為選擇閘極電晶體ST而發揮功能。半導體31、絕緣體32、絕緣體33及絕緣體34中，與導電體CW面對面之部分作為胞電晶體MT而發揮功能。半導體31、絕緣體32、絕緣體33及絕緣體34中，與導電體CD面對面之部分作為選擇閘極電晶體DT而發揮功能。
沿著z軸排列之電晶體ST、MT、DT相當於1個串STR中包含之電晶體。
於記憶柱MP之上方，設置有導電體CBL。導電體CBL作為位元線BL而發揮功能。導電體CBL沿著y軸延伸。導電體CBL經由接觸插塞CP與記憶柱MP之上表面連接。
複數個串STR設置於x軸上之不同座標。該等設置於x軸上之不同座標之複數個串STR相當於1個串單元SU中包含之串STR。
圖5中，於圖5所示要素之區域以外之區域(例如，導電體CS、8個導電體CW及導電體CD彼此之間之區域)，設置有絕緣體。
圖6表示第1實施形態之半導體記憶體1之一部分之1層之平面構造。更具體而言，圖6沿著xy面表示導電體CD(作為選擇閘極線SGDL而發揮功能之導電體)所處之層。
如圖6所示，設置有8個獨立之導電體CD0～CD7作為導電體CD。導電體CD0～CD7分別作為選擇閘極線SGDL0～SGDL7而發揮功能。
導電體CD1大致具有U字形狀。具體而言，導電體CD1包含第1部分CDs1、第2部分CDs2及第3部分CDs3。第1部分CDs1及第3部分CDs3沿著x軸延伸，第1部分CDs1位於較第3部分CDs3之y軸座標小之y軸座標。第2部分CDs2沿著y軸延伸，將第1部分CDs1之端(例如右端)、及第3部分CDs3之與第1部分CDs1相同一側之端(例如右端)連接。
以下，有時會將第1部分CDs1稱為上側部分CDs1，將第2部分CDs2稱為連接部分，將第3部分CDs3稱為下側部分CDs3。
導電體CD2～CD7亦與導電體CD1同樣地，大致具有U字形狀，且各自具有第1部分CDs1、第2部分CDs2及第3部分CDs3。
導電體CD2、CD4及CD6於相同側(例如左側)，具有連接部分CDs2。另一方面，導電體CD1、CD3、CD5及CD7於與導電體CD2、CD4及CD5具有連接部分CDs2之側相反一側(例如右側)，具有各自之連接部分CDs2。
導電體CD0亦包含上側部分CDs1、連接部分CDs2及下側部分CDs3。導電體CD0進而包含沿著x軸延伸之第4部分CDs4。以下，有時會將第4部分CDs4稱為最下水準部分CDs4。連接部分CDs2將上側部分CDs1、下側部分CDs3及最下水準部分CDs4連接。導電體CD0之連接部分CDs2例如位於與導電體CD2、CD4、CD5包含各自之連接部分CDs2之側相同一側(例如左側)。
導電體CD2、CD4及CD6依序沿著y軸自圖6之上方朝向下方排列。導電體CD1、CD3、CD5及CD7依序沿著y軸自圖6之上方朝向下方排列。
其他導電體CD之上側部分CDs1位於導電體CD1～CD7各自之上側部分CDs1及下側部分CDs3之間，藉由此種配置，導電體CD0之上側部分CDs1、下側部分CDs3及最下水準部分CDs4、以及導電體CD1～CD7各自之上側部分CDs1及下側部分CDs3按照以下順序，沿著y軸排列。即，沿著y軸由上而下，依序排列導電體CD0之上側部分CDs1、導電體CD1之上側部分CDs1、導電體CD2之上側部分CDs1、導電體CD1之下側部分CDs3、導電體CD2之下側部分CDs3、導電體CD3之上側部分CDs1、導電體CD4之上側部分CDs1、導電體CD3之下側部分CDs3、導電體CD4之下側部分CDs3、導電體CD5之上側部分CDs1、導電體CD6上側部分CDs1、導電體CD5之下側部分CDs3、導電體CD6之下側部分CDs3、導電體CD7之上側部分CDs1、導電體CD0之下側部分CDs3、導電體CD7之下側部分CDs3、導電體CD0之最下水準部分CDs4。
導電體CD0～CD7各自之上側部分CDs1及下側部分CDs3、以及導電體CD0之最下水準部分CDs4中，於y軸上上下鄰接之部分中之各兩者間，設置有記憶柱MP。記憶柱MP具有用以實現胞電晶體MT0～MT7、以及選擇閘極電晶體DT及ST之構造，詳細情況將於下文敍述。圖中僅表示出了沿著x軸排列之3個記憶柱MP及沿著x軸排列之4個記憶柱MP，但並不限於該例。
記憶柱MP包含記憶柱MP1～MP16之複數個組。以下所記述之記憶柱MP1～MP16之複數個組沿著x軸排列。
記憶柱MP1位於導電體CD0之上側部分CDs1與導電體CD1之上側部分CDs1之間。記憶柱MP2位於導電體CD2之上側部分CDs1與導電體CD1之下側部分CDs3之間。記憶柱MP3位於導電體CD2之下側部分CDs3與導電體CD3之上側部分CDs1之間。記憶柱MP4位於導電體CD4之上側部分CDs1與導電體CD3之下側部分CDs3之間。記憶柱MP5位於導電體CD4之下側部分CDs3與導電體CD5之上側部分CDs1之間。記憶柱MP6位於導電體CD6之上側部分CDs1與導電體CD5之下側部分CDs3之間。記憶柱MP7位於導電體CD6之下側部分CDs3與導電體CD7之上側部分CDs1之間。記憶柱MP8位於導電體CD0之下側部分CDs3與導電體CD7之下側部分CDs3之間。
記憶柱MP9位於導電體CD1之上側部分CDs1與導電體CD2之上側部分CDs1之間。記憶柱MP10位於導電體CD1之下側部分CDs3與導電體CD2之下側部分CDs3之間。記憶柱MP11位於導電體CD3之上側部分CDs1與導電體CD4之上側部分CDs1之間。記憶柱MP12位於導電體CD3之下側部分CDs3與導電體CD4之下側部分CDs3之間。記憶柱MP13位於導電體CD5之上側部分CDs1與導電體CD6之上側部分CDs1之間。記憶柱MP14位於導電體CD5之下側部分CDs3與導電體CD6之下側部分CDs3之間。記憶柱MP15位於導電體CD7之上側部分CDs1與導電體CD7之下側部分CDs3之間。記憶柱MP16位於導電體CD7之下側部分CDs3與導電體CD0之最下水準部分CDs4之間。
記憶柱MP1、MP2、MP3、MP4、MP5、MP6、MP7及MP8沿著y軸排列。記憶柱MP9、MP10、MP11、MP12、MP13、MP14、MP15及MP16沿著y軸排列。
各記憶柱MP隔著導電體CD、絕緣體(未圖示)而面對面。較為理想之係，各記憶柱MP位於該記憶柱MP之上側之導電體部分CDs1或CDs3與該記憶柱MP之下側之導電體部分CDs1、CDs3或CDs4之正中間。然而，各記憶柱MP自中間之位置向上或下非主觀地發生了偏移。圖6表示此種實際之構造，作為例，表示出了記憶柱MP較理想位置向上偏移之實例。藉由記憶柱MP之此種配置，各記憶柱MP具有如下關係：與該記憶柱MP之上側之導電體部分CDs1或CDs3跨及某一長度D1而面對面，與該記憶柱MP之下側之導電體部分CDs1、CDs3或CDs4跨及某一長度D2而面對面，D1＞D2。
圖7表示第1實施形態之半導體記憶體之一部分之平面構造，除了圖6之局部放大情況以外，亦沿著圖6所示之層之z軸表示出了更上之層之要素。
複數個導電體CBL(CBL1、CBL2、…、CBL14)位於導電體CD之上之層。導電體CBL作為位元線BL而發揮功能。導電體CBL沿著y軸延伸，沿著x軸排列。相鄰之2個導電體CBL沿著沿y軸排列之記憶柱MP行之z軸於上方延伸。各導電體CBL藉由接觸插塞CP與屬於同一行之複數個記憶柱MP中每隔1個之記憶柱MP連接。與某記憶柱MP行重疊之2根導電體CBL藉由接觸插塞CP與不同之記憶柱MP連接。藉由此種連接，相鄰之4根導電體CBL構成1個組，此種組沿著x軸重複定位。即，導電體CBL之各組就p(p為零或自然數)為0及自然數之各值，包含導電體CBL(4p＋1)、CBL(4p＋2)、CBL(4p＋3)及CBL(4p＋4)，導電體CBL(4p＋1)、CBL(4p＋2)、CBL(4p＋3)及CBL(4p＋4)如下所示，連接於記憶柱MP。以下，含有「p」之記述即便未加以明示，亦作為就p為0及自然數之各值之記述而應用。其中，亦有p係0之實例，即，亦有僅針對CBL1、CBL2、CBL3及CBL4之組作為代表加以記述之情況，該等記述對於p為0以外之各種情況均適用。即，以下關於導電體CBL1、CBL2、CBL3及CBL4之記述分別適用於針對p為自然數之各值之CBL(4p＋1)、CBL(4p＋2)、CBL(4p＋3)及CBL(4p＋4)。
導電體CBL(4p＋1)與記憶柱MP1及MP3連接，進而，與未圖示之記憶柱MP5及MP7連接。導電體CBL(4p＋2)與記憶柱MP2及MP4連接，進而，與未圖示之記憶柱MP6及MP8連接。導電體CBL(4p＋3)與記憶柱MP9及MP11連接，進而，與未圖示之記憶柱MP13及MP15連接。導電體CBL(4p＋4)與記憶柱MP10及MP12連接，進而，與未圖示之記憶柱MP14及MP16連接。
圖8表示第1實施形態之半導體記憶體之一部分之1層之平面構造。更具體而言，圖8沿著xy面表示各導電體CW之構造。
如圖8所示，設置有導電體CWe及CWo作為導電體CW。於圖8表示字元線WLeZ(Z係0或自然數)及WLoZ之構造之情形時，圖8之導電體CWe作為字元線WLeZ而發揮功能，導電體CWo作為字元線WLoZ而發揮功能。
導電體CWe包含部分CWe1、CWe2、CWe3、CWe4、CWe5、CWe6、CWe7、CWe8、CWe9及CWe10。導電體CWe1～CWe9沿著x軸延伸，導電體CWe10沿著y軸延伸。導電體CWe1～CWe9於相同一側之端(例如左端)，連接於部分CWe10。如此，導電體CWe具有梳狀之形狀。
導電體CWo包含部分CWo1、CWo2、CWo3、CWo4、CWo5、CWo6、CWo7、CWo8及CWo9。導電體CWo1～CWo8沿著x軸延伸，導電體CWo9沿著y軸延伸。導電體CWo1～CWo8於與導電體CWe0～CWe9相互連接之側(例如左端)相反一側(例如右端)，連接於部分CWo9。如此，導電體CWo具有梳狀之形狀。
部分CWe1、CWo1、CWe2、CWo2、CWe3、CWo3、CWe4、CWo4、CWe5、CWo5、CWe6、CWo6、CWe7、CWo7、CWe8、CWo8及CWe9依序沿著y軸由上而下排列。
部分CWe1與部分CWo1夾著記憶柱MP1，與記憶柱MP1面對面。部分CWo1與部分CWe2夾著記憶柱MP9，與記憶柱MP9面對面。部分CWe2與部分CWo2夾著記憶柱MP2，與記憶柱MP2面對面。部分CWo2與部分CWe3夾著記憶柱MP10，與記憶柱MP10面對面。部分CWe3與部分CWo3夾著記憶柱MP3，與記憶柱MP3面對面。部分CWo3與部分CWe4夾著記憶柱MP11，與記憶柱MP11面對面。部分CWe4與部分CWo4夾著記憶柱MP4，與記憶柱MP4面對面。部分CWo4與部分CWe5夾著記憶柱MP12，與記憶柱MP12面對面。部分CWe5與部分CWo5夾著記憶柱MP5，與記憶柱MP5面對面。部分CWo5與部分CWe6夾著記憶柱MP13，與記憶柱MP13面對面。部分CWe6與部分CWo6夾著記憶柱MP6，與記憶柱MP6面對面。部分CWo6與部分CWe7夾著記憶柱MP14，與記憶柱MP14面對面。部分CWe7與部分CWo7夾著記憶柱MP7，與記憶柱MP7面對面。部分CWo7與部分CWe8夾著記憶柱MP15，與記憶柱MP15面對面。部分CWe8與部分CWo8夾著記憶柱MP8，與記憶柱MP8面對面。部分CWo8與部分CWe9夾著記憶柱MP16，與記憶柱MP16面對面。
圖9表示第1實施形態之半導體記憶體1之一部分之構造，且表示沿著各記憶柱MP之xy面之截面之構造。
如圖9所示且如參照圖5及圖7於上文所述，記憶柱MP位於2個導電體CW之間。如參照圖5所述，記憶柱MP沿著z軸延伸，包含絕緣體30、半導體31、絕緣體32、絕緣體33及絕緣體34。
於2個導電體CW之間，設置有絕緣體35及導電體36。導電體36沿著各導電體CW之與記憶柱MP面對面之面及與一導電體CW面對面之緣設置。導電體36亦覆蓋導電體CW之表面。導電體36例如含有氮化鈦，或由氮化鈦構成。
導電體36之表面被絕緣體35覆蓋。絕緣體35例如含有氧化鋁，或由氧化鋁構成。
藉由此種構造，記憶柱MP隔著絕緣體35及導電體36，與導電體CW面對面。
於2個導電體CW之間，設置有絕緣體37。  ＜1.2.動作＞
半導體記憶體1可將單元陣列11之一部分用於特定之用途。此種用途包括保持於開始向半導體記憶體1供給電源後最初讀出之資料。將電源接通後最初之資料讀出稱為通電讀出，將單元陣列11中被通電讀出之區域稱為通電讀出區域。
如圖10所示，半導體記憶體1可將單元陣列11之一部分用作通電讀出區域41。通電讀出區域41例如為某1個塊BLK之一部分，例如塊BLK0之一部分。通電讀出區域41可係1個塊BLK之整體，亦可係複數個塊BLK各自之一部分之組合。通電讀出區域41一般而言無法由記憶體系統5之用戶存取。單元陣列11可於通電讀出區域41以外進而包含用戶資料區域42。用戶資料區域42可由記憶體系統5之用戶存取。
記憶體系統5例如能於通電讀出區域41中，向每一胞電晶體MT寫入1位元資料(以二進制寫入資料)。以下記述基於以二進制向通電讀出區域41寫入資料之例。
圖11表示第1實施形態之半導體記憶體1之一部分。更具體而言，圖11表示通電讀出區域41中之胞電晶體MT及其相關之要素，與圖8同樣地表示出了某導電體CW之層。但為了使視覺上容易理解各胞電晶體MT屬於哪個串單元SU，圖11與圖8不同，將導電體CW按各串單元SU逐一分割而加以表示。作為例，圖11如上所述僅對1層進行圖示，但其他導電體CW之層亦形成有參照圖11於以下記述之構造。
作為例，圖11表示將串單元SU3之記憶空間用作通電讀出區域之實例。藉此，串單元SU3之胞電晶體MT保持著藉由通電讀出所讀出之資料。具體而言，如下所述。串單元SU3包含複數個胞電晶體MT31、複數個胞電晶體MT32、複數個胞電晶體MT33及複數個胞電晶體MT34。胞電晶體MT31係與導電體CBL(4p＋1)連接且形成於記憶柱MP3之胞電晶體。胞電晶體MT32係與導電體CBL(4p＋2)連接且形成於記憶柱MP4之胞電晶體。胞電晶體MT33係與導電體CBL(4p＋3)連接且形成於記憶柱MP11之胞電晶體。胞電晶體MT34係與導電體CBL(4p＋4)連接且形成於記憶柱MP12之胞電晶體。而且，胞電晶體MT31～MT34保持著藉由通電讀出所讀出之有效資料。
以下，將形成於記憶柱MPW(W為自然數)並且與導電體CBL(4p＋1)、CBL(4p＋2)、CBL(4p＋3)及CBL(4p＋4)連接之電晶體分別稱為胞電晶體MTW1、MTW2、MTW3及MTW4。
胞電晶體MT31、MT32、MT33及MT34分別與以下所記述之、屬於與串SU3不同之串單元SU之胞電晶體MT共享記憶柱。以下，將形成於相同記憶柱MP、屬於不同串單元SU之2個胞電晶體MT中之一者說成係相對於另一者位於背面。而且，有時會將2個相互位於背面之胞電晶體MT中之第1胞電晶體MT稱為第2胞電晶體MT之背面胞電晶體MT。
各胞電晶體MT31位於1個胞電晶體MT21之背面。即，胞電晶體MT21屬於與胞電晶體MT31之串單元SU3不同之串單元SU2，並且形成於與胞電晶體MT31相同之記憶柱MP3。
各胞電晶體MT32位於1個胞電晶體MT42之背面。即，胞電晶體MT42屬於與胞電晶體MT32之串單元SU3不同之串單元SU4，並且形成於與胞電晶體MT32相同之記憶柱MP4。
各胞電晶體MT33位於1個胞電晶體MT43之背面。即，胞電晶體MT43屬於與胞電晶體MT33之串單元SU3不同之串單元SU4，並且形成於與胞電晶體MT33相同之記憶柱MP11。
各胞電晶體MT34位於1個胞電晶體MT44之背面。即，胞電晶體MT44屬於與胞電晶體MT34之串單元SU3不同之串單元SU4，並且形成於與胞電晶體MT34相同之記憶柱MP12。
胞電晶體MT21、MT42、MT43及MT44不保持資料。取而代之地，胞電晶體MT21、MT42、MT43及MT44處於具有固定之某閾值電壓之狀態下。此種狀態係胞電晶體MT21、MT42、MT43及MT44具有較電壓VSS高之閾值電壓之狀態。或者，胞電晶體MT21、MT42、MT43及MT44可具有較於讀出期間對字元線WLoX(X係0或自然數)施加讀出電壓VCGR之情形時對字元線WLeX施加之電壓、或於讀出期間對字元線WLeX施加讀出電壓VCGR之情形時對字元線WLoX施加之電壓高之閾值電壓。具體而言，胞電晶體MT21、MT42、MT43及MT44處於Pr狀態下。如此般，胞電晶體MT21、MT42、MT43及MT44固定於特定之狀態下，其結果，不用以保持資料。
另一方面，串單元SU2及SU4之胞電晶體MT中，不位於串單元SU3之胞電晶體MT之背面之胞電晶體MT可用以保持資料。具體而言，串單元SU2之胞電晶體MT中，胞電晶體MT21以外之胞電晶體MT，即形成於記憶柱MP2、MP9及MP10之胞電晶體MT，可用以保持資料。又，串單元SU4之胞電晶體MT中，胞電晶體MT42、MT43及MT44以外之胞電晶體MT，即形成於記憶柱MP4之胞電晶體MT41，可用以保持資料。
有關形成於記憶柱MP5並且連接於導電體CBL1之胞電晶體MT51，將於下文之實施形態中提及。
如上所述之資料保持之例見圖12所示。圖12表示第1實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。圖12中之各獨立之方格表示1個胞電晶體MT之狀態。各方格屬於藉由列而特定之串單元SU(SU2、SU3或SU4)，包含各方格之胞電晶體MT之串STR連接於藉由行而特定之導電體CBL(CBL1、CBL2、CBL3、CBL4、…)，乃至於藉由此種導電體CBL而實現之位元線BL。串單元SU3之各胞電晶體MT、及該胞電晶體MT之背面胞電晶體MT用單點劃線圈出。
如圖12所示，串單元SU3之各胞電晶體MT可處於與藉由通電讀出所讀出之資料相應之狀態下(用斜線標出)。另一方面，串單元SU2及SU4之胞電晶體MT中，位於串單元SU3之胞電晶體MT之背面之胞電晶體MT不保持資料，且具有值較電壓VSS高之閾值電壓，例如處於Pr狀態下。串單元SU2及SU4之胞電晶體MT中，不位於串單元SU3之胞電晶體MT之背面之胞電晶體MT可用以保持資料，即可根據資料而處於Er或Pr狀態下。
參照圖11及圖12所記述之胞電晶體MT之狀態通常可藉由串單元SU2、SU3及SU4各自之寫入而形成。
其次，參照圖13～圖15，對讀出進行記述。圖13沿著時間順序表示第1實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖13表示通電讀出區域41之選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU3之與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。
如圖13所示，於圖13之動作開始之時間點，對位元線BL、所有選擇閘極線SGDL0～7及SGSLo與SGSLe、以及單元源極線CELSRC，施加電壓VSS。
自時刻t1至時刻t3，對位元線BL預充電壓VBL。又，自時刻t1至時刻t3，對單元源極線CELSRC施加電壓VSRC。電壓VSRC較電壓VSS略高。
自時刻t2起，對選擇串單元SU3之選擇閘極線SGDL3及與串單元SU3連接之選擇閘極線SGSLo，施加電壓VSG。又，自時刻t2起，對選擇字元線WLo4施加讀出電壓VCGR。如上所述，於通電讀出區域41中向胞電晶體MT以二進制寫入資料，於自保持二進制資料之胞電晶體MT進行讀出時，施加讀出電壓VL(＝VSS)。為了對並非為此種例之情況亦加以圖示，及能藉由視覺容易地識別出施加讀出電壓VCGR之期間，關於讀出電壓VCGR並非為電壓VSS之實例，用虛線畫出。
另一方面，自時刻t2起，對形成於與選擇字元線WLo4相同之層並且於字元線WLeX之X位置具有與字元線WLo4之「4」相同之值之字元線WLe4，施加電壓，該電壓較與字元線WLe4連接之胞電晶體MT21(MT21_4(跟於下劃線後面之Y(Y係0或自然數)表示與字元線WLeY或WLoY連接))之閾值電壓低，並且為零或正。此種電壓例如為電壓VSS。基於該例之話，對字元線WLe4，自時刻t0起持續，自時刻t2起亦施加電壓VSS。
又，自時刻t2起，對剩餘之非選擇字元線WL中，字元線WLe4及WLo4旁邊之共計4根字元線WLe3、WLe5、WLo3及WLo5以外之字元線WL，即，字元線WLo0～2、WLo6、WLo7、WLe0～2、WLe6及WLe7，施加電壓VREAD。電壓VREAD之施加持續至時刻t3。
進而，自時刻t2起，對字元線WLe4及WLo4旁邊之共計4根字元線WLe3、WLe5、WLo3及WLo5，施加電壓VREADK。電壓VREADK較電壓VREAD略(例如0.5 V)高。電壓VREADK之施加持續至時刻t3。電壓VREADK之施加並非必須進行。亦可對4根字元線WLe3、WLe5、WLo3及WLo5，施加電壓VREAD。或者，亦可僅對4根字元線WLe3、WLe5、WLo3及WLo5中之任意1～3根字元線WL，施加電壓VREADK，對剩餘之字元線WL，施加電壓VREAD。其中，於以下記述及圖式中，作為一例，對4根字元線WLe3、WLe5、WLo3及WLo5，施加電壓VREADK。
藉由如上所述之電壓之施加，若與選擇字元線WLo4連接之胞電晶體MT接通，則電流自對應之位元線BL流向單元源極線CELSRC，若斷開則不流通電流。藉由此種電流是否流通之判斷，而判斷出由讀出對象胞電晶體MT4保持之資料。
又，如上所述，於讀出期間，對字元線WLe4，僅施加較與字元線WLe4連接之胞電晶體MT21_4之閾值電壓低之電壓。藉此，於自胞電晶體MT31_4讀出資料之期間，胞電晶體MT21_4接通之情況以較高概率得到抑制。
圖14及圖15表示第1實施形態之半導體記憶體1之一部分之某動作中之狀態，且表示圖13之時刻t2至時刻t3期間之串單元SU2及SU3中之2個串STR之狀態，該等2個串STR包含相互位於背面之2個胞電晶體MT，並且與導電體CBL(4p＋1)連接。圖14表示串單元SU3之胞電晶體MT31_4具有未達讀出電壓VCGR之閾值電壓之實例。圖15表示胞電晶體MT31_4具有讀出電壓VCGR以上之閾值電壓之實例。
如圖14及圖15所示，於串單元SU3之串STR中，基於胞電晶體MT31_4之閾值電壓，單元電流Icell流經(圖14之實例)或不流經(圖15之實例)胞電晶體MT31_4。因為串單元SU3之串STR及串單元SU2之串STR共享記憶柱MP，所以單元電流Icell流入串單元SU2之串STR，電流Imp可於串單元SU2之串STR中流通。但串單元SU2之串STR之胞電晶體MT21_4具有較電壓VSS高之閾值電壓(例如，處於Pr狀態下)，字元線WLo4被施加電壓VSS。因此，胞電晶體MT21_4斷開，電流Imp不流經胞電晶體MT21_4。藉此，由於胞電晶體MT21_4中流通電流Imp，而對胞電晶體MT31_4之狀態之判斷造成影響之情況得到抑制。
參照圖14及圖15，對串單元SU3之讀出對象胞電晶體MT31_4、串單元SU2之胞電晶體MT21_4之狀態進行了記述。此種狀態在有關於串單元SU3之讀出對象胞電晶體MT32、MT33及MT34、以及串單元SU4之胞電晶體MT42、MT43及MT44之狀態時亦產生。具體而言，產生將圖14及圖15以及其相關之記述中之符號「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT32_4」及「MT42_4」後之狀態。又，產生將圖14及圖15以及其相關之記述中之「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT33_4」及「MT43_4」後之狀態。又，產生將圖14及圖15以及其相關之記述中之「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT34_4」及「MT44_4」後之狀態。  ＜1.3.優點(效果)＞
根據第1實施形態之半導體記憶體1，如以下所述，能以更簡便之構成讀出資料。
如圖5所示之半導體記憶體1般，於1個記憶柱MP形成分別屬於不同串單元SU之2個串STR之情形時，可考慮向通電讀出區域41中之胞電晶體MT如下所述以二進制寫入及讀出資料。即，於2個串STR中獨立地寫入資料，藉由如此，能記憶較於1個記憶柱MP形成1個串STR之實例多之資料。於如此地寫入資料之情形時，資料之讀出可按以下所述進行。作為例，假定如下實例：與圖14及圖15相同，自串單元SU3之與字元線WLo4連接之讀出對象胞電晶體MT31_4讀出資料。另一方面，讀出對象胞電晶體MT31_4之背面胞電晶體MT21_4亦與第1實施形態不同，係保持資料。因此，胞電晶體MT21_4亦根據資料而處於Er或Pr狀態下。
於此種狀態下，自胞電晶體MT31_4讀出資料之情形時，需要胞電晶體MT21_4斷開，以使胞電晶體MT31_4之狀態正確反映於資料中。因此，於自胞電晶體MT31_4進行讀出之期間，對字元線WL21_4施加此種電壓，以期胞電晶體MT21_4確實斷開。此種電壓如半導體記憶體1般，需要具有負之值以使Er狀態之胞電晶體MT斷開。負之電壓之產生需要特殊之電路。
根據第1實施形態之記憶體系統5，關於通電讀出區域41中之讀出對象胞電晶體MT之背面胞電晶體MT，其字元線WL於自讀出對象胞電晶體MT進行讀出之期間，被施加零或正之第1電壓，且具有較第1電壓高之閾值電壓。因此，於自讀出對象胞電晶體MT進行讀出之期間，無需為了將該讀出對象胞電晶體MT之背面胞電晶體MT維持為斷開狀態，而對背面胞電晶體MT之字元線WL施加負之讀出電壓VCGR。因此，無需用以產生負電壓之電路，從而能使半導體記憶體1簡略化。
又，通電讀出區域41係於剛開始向半導體記憶體1供給電源後立即加以讀出之區域，保持著往後半導體記憶體1之動作所需之重要資訊，藉此，可追求到通電讀出區域41之資料讀出之較高可靠性。儘管如此，因為通電讀出區域41係於剛開始向半導體記憶體1供給電源後立即加以讀出，所以存在用於讀出之參數(例如被施加之電壓)之值不合適之可能性。例如，於普通讀出中，係基於半導體記憶體1之溫度，決定用於讀出之參數之值，而相對於此，於通電讀出中，無法進行此種控制。因此，存在儘管自通電讀出區域41讀出資料需要較高可靠性，但卻難以實現之情況。
根據第1實施形態之半導體記憶體1，如上所述，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT具有較第1電壓高之閾值電壓。因此，於自讀出對象胞電晶體MT進行讀出之期間，讀出對象胞電晶體MT之背面胞電晶體MT以較高概率維持為斷開狀態，從而流通電流之情況得到抑制。藉此，讀出對象胞電晶體MT之背面胞電晶體MT干擾讀出對象胞電晶體MT之資料(狀態)之判斷之情況得到抑制，從而能以較高可靠性自讀出對象胞電晶體MT讀出資料。  (第2實施形態)
第2實施形態與第1實施形態不同之點在於：讀出對象胞電晶體MT之背面胞電晶體MT之狀態。關於第2實施形態，以下針對與第1實施形態不同之點進行記述。關於與第1實施形態相同之點，對第2實施形態應用第1實施形態之記述。
圖16表示第2實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。於圖16中，X0、X1、X2、X3、X4、X5、X6、X7及X8分別表示對應之胞電晶體MT之具體狀態，具體而言，若基於每一胞電晶體保持1位元資料之例，則表示處於Er或Pr狀態下。
如圖16所示，相互位於背面之各2個胞電晶體MT處於相同狀態下。即，串單元SU3之各胞電晶體MT根據所應保持之資料，而處於Er或Pr狀態下。另一方面，串單元SU2及SU4之胞電晶體MT中，串單元SU3之胞電晶體MT之背面胞電晶體MT不保持資料，而處於與串單元SU3中之對應之背面胞電晶體MT相同之狀態下。串單元SU2及SU4之胞電晶體MT中，不位於串單元SU3之胞電晶體MT之背面之胞電晶體MT，例如串單元SU4之與導電體CBL(4p＋1)連接之胞電晶體MT，及串單元SU2之與導電體CBL(4p＋2)、CBL(4p＋3)或CBL(4p＋4)連接之胞電晶體MT，可用以保持資料，即可處於與資料相應之狀態下。
關於對各配線之電壓施加，與第1實施形態(圖13)相同。即，關於自通電讀出區域41中之選擇塊BLK之串單元SU3之與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓，與圖13相同。
如圖17所示，於時刻2至時刻t3期間，對形成於與字元線WLo4相同之層並且於字元線WLoX之X位置具有與字元線WLo4之「4」相同之值之字元線WLe4，與字元線WLo4相同，施加讀出電壓VCGR。
藉由如上所述之電壓之施加，除了串單元SU3之胞電晶體MT31_4、MT32_4、MT33_4及MT34_4以外，胞電晶體MT31_4、MT32_4、MT33_4及MT34_4之背面胞電晶體MT21_4、MT42_4、MT43_4及MT44_4亦形成被選擇之狀態。
如此，便成為如下態樣：胞電晶體MT31_4中保持之資料由相互位於背面之胞電晶體MT31_4及MT21_4保持。又，成為如下態樣：胞電晶體MT32_4中保持之資料由相互位於背面之胞電晶體MT32_4及MT42_4保持。又，成為如下態樣：胞電晶體MT33_4中保持之資料由相互位於背面之胞電晶體MT33_4及MT43_4保持。又，成為如下態樣：胞電晶體MT34_4中保持之資料由相互位於背面之胞電晶體MT34_4及MT44_4保持。
而且，若相互位於背面之胞電晶體MT31_4及MT21_4接通，則電流自對應之位元線BL流向單元源極線CELSRC，若斷開則不流通電流。藉由此種電流是否流通之判斷，而判斷出由讀出對象胞電晶體MT31_4保持之資料。
同樣地，若相互位於背面之胞電晶體MT32_4及MT42_4接通，則電流自對應之位元線BL流向單元源極線CELSRC，若斷開則不流通電流。又，若相互位於背面之胞電晶體MT33_4及MT43_4接通，則電流自對應之位元線BL流向單元源極線CELSRC，若斷開則不流通電流。又，若相互位於背面之胞電晶體MT34_4及44_4接通，則電流自對應之位元線BL流向單元源極線CELSRC，若斷開則不流通電流。
圖18及圖19表示第2實施形態之半導體記憶體1之一部分之某動作中之狀態，且表示圖17之時刻t2至時刻t3期間之串單元SU2及SU3中之2個串STR之狀態，該等2個串STR包含相互位於背面之2個胞電晶體MT，並且與導電體CBL(p＋1)連接。圖18表示串單元SU3之胞電晶體MT31_4具有讀出電壓VCGR以下之閾值電壓之實例。圖19表示胞電晶體MT31_4具有超過讀出電壓VCGR之閾值電壓之實例。
如圖18及圖19所示，於串單元SU3之串STR中，基於胞電晶體MT31_4之閾值電壓，而流通單元電流Icell(圖18之實例)，或不流通單元電流Icell(圖19之實例)。此時，於串單元SU2中亦係一樣，胞電晶體MT21_4保持與胞電晶體MT31_4相同之資料，字元線WLe4與字元線WLo4一併被施加讀出電壓VCGR。因此，如圖18所示，若藉由讀出電壓VCGR之施加，胞電晶體MT31_4接通，則胞電晶體MT21_4亦接通，而於胞電晶體MT21_4中流通電流Imp。另一方面，如圖19所示，若藉由讀出電壓VCGR之施加，胞電晶體MT31_4依然維持為斷開狀態，則胞電晶體MT21_4亦維持為斷開狀態。藉此，胞電晶體MT21_4之狀態對單元電流Icell造成影響之情況得到避免，甚至可謂胞電晶體MT21_4輔助單元電流Icell，即將不流通單元電流Icell(單元電流Icell之大小為零)之情況與流通單元電流Icell之情況之間之單元電流Icell之值之差放大。
參照圖18及圖19，對讀出對象胞電晶體MT31_4、胞電晶體MT21_4之狀態進行了記述。此種狀態如參照圖14及圖15於第1實施形態中所述，在有關於串單元SU3之讀出對象胞電晶體MT32、MT33及MT34、以及串單元SU4之胞電晶體MT42、MT43及MT44之狀態時亦產生。具體而言，產生將圖中之符號「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT32_4」及「MT42_4」後之狀態。又，產生將圖中之符號「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT33_4」及「MT43_4」後之狀態。又，產生將圖中之符號「SU2」、「SGDL2」、「MT31_4」及「MT21_4」各自分別替換成「SU4」、「SGDL4」、「MT34_4」及「MT44_4」後之狀態。
根據第2實施形態之半導體記憶體1，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT保持與該讀出對象胞電晶體MT相同之資料(處於相同狀態下)，於自讀出對象胞電晶體MT進行讀出之期間，處於被選擇之狀態下。因此，若讀出對象胞電晶體MT接通，則該讀出對象胞電晶體MT之背面胞電晶體MT亦接通，若讀出對象胞電晶體MT維持為斷開狀態，則該讀出對象胞電晶體MT之背面胞電晶體MT亦維持為斷開狀態。藉此，讀出對象胞電晶體MT之背面胞電晶體MT之狀態對單元電流Icell造成影響之情況得到避免，甚至可謂讀出對象胞電晶體MT之背面胞電晶體MT輔助單元電流Icell。因此，能以高可靠性自讀出對象胞電晶體MT讀出資料。  (第3實施形態)
第3實施形態可基於第1實施形態，於第1實施形態中附帶地實施。
關於如通電讀出區域41中保持之資料般，重要且(或)於動作不穩定之狀態下讀出之資料，存在如下情況：向複數個串單元SU各自之胞單元CU重複寫入上述資料，並且並行選擇複數個胞單元CU而讀出上述資料。以下，將此種資料之保持及讀出稱為多重選擇，第3實施形態係於第1實施形態中應用多重選擇之實施形態。
圖20表示第3實施形態之半導體記憶體1之某塊BLK之使用之例。如圖20所示，例如塊BLK0包含通電讀出區域41。通電讀出區域41之至少2個串單元SU例如串單元SU1及SU2各自之至少共計2個胞單元CU保持相同之資料A，即，被多重選擇。於被多重選擇之胞單元CU之每一胞電晶體MT保持1位元資料之情形時，該等胞單元CU之各頁保持相同資料。於被多重選擇之胞單元CU之每一胞電晶體MT保持2位元資料之情形時，該胞單元CU之各高階頁保持相同資料，該胞單元CU之各低階頁保持相同資料。如作為串單元SU3之胞單元CU而代表性地圖示般，其他串單元SU之胞單元CU保持與串單元SU1及SU3之胞單元CU不同之資料。
圖21表示第3實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。圖21基於串單元SU3、及與串單元SU3之位址即「3」相同地具有奇數位址之串單元SU被多重選擇之例。作為具體之例，基於串單元SU3及SU5被多重選擇之例，即保持相同資料之例。於圖21中，表示被多重選擇之串單元SU3及SU5中之胞電晶體MT之方格含有斜線。
如圖21所示，於串單元SU3及SU5中，連接於相同之位元線BL之2個胞電晶體MT處於相同狀態下。
除此以外，與串單元SU5並排之串單元SU4及SU6中之特定之胞電晶體MT位於串單元SU5中之胞電晶體MT之背面。具體而言，如下所述。
串單元SU5之與導電體CBL(p＋1)連接之胞電晶體MT位於串單元SU4之與導電體CBL(p＋1)連接之胞電晶體MT之背面。串單元SU5之與導電體CBL(p＋2)、CBL(p＋3)及CBL(p＋4)分別連接之胞電晶體MT位於串單元SU6之與導電體CBL(p＋2)、CBL(p＋3)及CBL(p＋4)分別連接之胞電晶體MT之背面。
而且，串單元SU3及SU5之胞電晶體MT之背面電晶體MT與第1實施形態相同，可具有較於讀出期間對字元線WLoX施加讀出電壓VCGR之情形時對字元線WLeX施加之電壓、或於讀出期間對字元線WLeX施加讀出電壓VCGR之情形時對字元線WLoX施加之電壓高之閾值電壓。作為例，背面胞電晶體MT可處於Pr狀態下。
串單元SU2及SU6之胞電晶體MT中，不位於串單元SU3或SU5之胞電晶體MT之背面之胞電晶體MT可用以保持資料。具體而言，於串單元SU2之胞電晶體MT中，連接於導電體CBL(p＋2)、CBL(p＋3)或CBL(p＋4)之胞電晶體MT可用以保持資料。又，串單元SU6之胞電晶體MT中，與導電體CBL(p＋1)連接之胞電晶體MT可用以保持資料。
圖22沿著時間順序表示第3實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖22表示通電讀出區域41之選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU3及SU5被多重選擇並且與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。以下，主要對與第1實施形態(圖13)不同之點進行記述。
如圖22所示，於時刻t2至時刻t3期間，對被多重選擇之串單元SU3及SU5各自之選擇閘極線SGDL3及SGDL5，施加電壓VSG。藉由此種電壓之施加，串單元SU3之串STR及串單元SU5之串STR電性連接於各位元線BL與單元源極線CELSRC之間。
關於被選擇之串單元SU3及SU5之串STR之狀態、以及讀出對象胞電晶體MT之背面胞電晶體MT所屬之串STR之狀態，與第1實施形態(圖14及圖15)相同。即，圖14及圖15以及其相關之記述中之串單元SU2及SU3各自之串STR之狀態於串單元SU2、SU3、SU4、SU5及SU6中分別包含相互位於背面之2個胞電晶體MT之2個串單元SU各自之串STR中產生。
根據第3實施形態，與第1實施形態相同，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT不用以保持資料，處於具有較高閾值電壓之狀態(例如，Pr狀態)下。因此，可獲得與第1實施形態相同之優點。
進而，根據第3實施形態，通電讀出區域41中之2個胞單元CU保持相同資料，自該等2個胞單元CU讀出資料。因此，即便一胞單元CU含有不良部位，亦可自另一胞單元CU讀出資料，整體上而言，能藉由通電讀出以較高可靠性讀出資料。於被多重選擇之2個胞單元CU中，均為如下情況：上述胞單元CU之胞電晶體MT之背面胞電晶體MT不用以保持資料，處於具有較高閾值電壓之狀態下。因此，能以更高可靠性自讀出對象胞電晶體MT讀出資料。  (第4實施形態)
第4實施形態係基於第2實施形態，於第2實施形態中應用多重選擇之實施形態。
圖23表示第4實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。如圖23所示，與第3實施形態相同，通電讀出區域41之至少2個胞單元CU保持相同資料，例如於串單元SU3及SU5中，連接於相同之位元線BL之2個胞電晶體MT處於相同狀態下。
除此以外，串單元SU3及SU5之各讀出對象胞電晶體MT之背面胞電晶體MT與第2實施形態相同，處於與該讀出對象胞電晶體MT相同之狀態下。
串單元SU2及SU6之胞電晶體MT中，不位於串單元SU3或SU5之胞電晶體MT之背面之胞電晶體MT可用以保持資料，即，可處於與資料相應之狀態下。具體而言，串單元SU6之胞電晶體MT中與導電體CBL(4p＋1)連接之胞電晶體MT，及串單元SU2之胞電晶體MT中與導電體CBL(4p＋2)、CBL(4p＋3)或CBL(4p＋4)連接之胞電晶體MT可用以保持資料。
圖24沿著時間順序表示第4實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖24表示通電讀出區域41之選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU3及SU5被多重選擇並且與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。以下，主要對與第2實施形態(圖17)不同之點進行記述。
如圖24所示，於時刻t2至時刻t3期間，對被多重選擇之串單元SU3及SU5各自之選擇閘極線SGDL3及SGDL5，施加電壓VSG。藉由此種電壓之施加，串單元SU3之串STR及串單元SU5之串STR電性連接於各位元線BL與單元源極線CELSRC之間。
關於被選擇之串單元SU3及SU5之串STR、以及讀出對象胞電晶體MT之背面胞電晶體MT所屬之串STR之狀態，與第2實施形態(圖18及圖19)相同。即，圖18及圖19以及其相關之記述中之串單元SU2及SU3各自之串STR之狀態於串單元SU2、SU3、SU4、SU5及SU6中分別包含相互位於背面之2個胞電晶體MT之2個串單元SU各自之串STR中產生。
根據第4實施形態，與第2實施形態相同，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT保持與該讀出對象胞電晶體MT相同之資料，於自讀出對象胞電晶體MT進行讀出之期間，處於被選擇之狀態下。因此，可獲得與第2實施形態相同之優點。
進而，根據第4實施形態，與第3實施形態相同，通電讀出區域41中之2個胞單元CU保持相同資料，自該等2個胞單元CU讀出資料。因此，能以更高可靠性自讀出對象胞電晶體MT讀出資料。  (第5實施形態)
第5實施形態係基於第1實施形態，以與第3實施形態不同之形式於第1實施形態中應用多重選擇之實施形態。
圖25表示第5實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。如圖25所示，與第3實施形態相同，通電讀出區域41之至少2個胞單元CU保持相同資料。另一方面，與第3實施形態不同，位址相鄰之2個串單元SU例如串單元SU3及SU4保持相同資料，即，於串單元SU3及SU4中，連接於相同之導電體CBL之2個胞電晶體MT處於相同狀態下。
被多重選擇之串單元SU3及SU4之連接於相同之導電體CBL(4p＋1)之2個胞電晶體MT不相互位於背面。因此，串單元SU2之與導電體CBL(4p＋1)連接之胞電晶體MT不用以保持資料，其中該胞電晶體MT位於串單元SU3之與導電體CBL(4p＋1)連接之胞電晶體MT之背面。取而代之地，背面胞電晶體MT具有即便對其字元線WL施加讀出電壓VCGR亦不接通之閾值電壓。例如，背面胞電晶體MT處於Pr狀態下。
同樣地，串單元SU5之與導電體CBL(4p＋1)連接之胞電晶體MT不用以保持資料，其中該胞電晶體MT位於串單元SU4之與導電體CBL(4p＋1)連接之胞電晶體MT41之背面。取而代之地，背面胞電晶體MT具有即便對其字元線WL施加讀出電壓VCGR亦不接通之閾值電壓。例如，背面胞電晶體MT處於Pr狀態下。
串單元SU2及SU5之胞電晶體MT中，不位於串單元SU3或SU4之胞電晶體MT之背面之胞電晶體MT可用以保持資料。具體而言，串單元SU2或SU5之胞電晶體MT中，連接於導電體CBL(4p＋2)、CBL(4p＋3)或CBL(4p＋4)之胞電晶體MT可用以保持資料。
圖26沿著時間順序表示第5實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖26表示通電讀出區域41之選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU3及SU4被多重選擇並且與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。以下，主要對與第1實施形態(圖13)不同之點進行記述。
如圖26所示，於時刻t2至時刻t3期間，對被多重選擇之串單元SU3及SU4各自之選擇閘極線SGDL3及SGDL4，施加電壓VSG。又，於時刻t2至時刻t3期間，對選擇閘極線SGSLo及SGSLe施加電壓VSG。藉由此種電壓之施加，串單元SU3之串STR及串單元SU4之串STR電性連接於各位元線BL與單元源極線CELSRC之間。
又，於時刻t2至t3期間，對字元線WLo4及WLe4施加讀出電壓VCGR。藉由該電壓之施加，基於胞電晶體MT31_4及MT41_4之資料，而於胞電晶體MT31_4及MT41_4中流通或不流通單元電流Icell，從而能判斷出胞電晶體MT31_4及MT41_4之狀態。
圖27及圖28表示第5實施形態之半導體記憶體1之一部分之某動作中之狀態，且表示圖26之時刻t2至時刻t3期間之串單元SU2及SU3中之2個串STR之狀態，該等2個串STR包含相互位於背面之2個胞電晶體MT，並且與導電體CBL(4p＋1)連接。
如圖27及圖28所示，於串單元SU3之串STR中，基於胞電晶體MT31_4之閾值電壓，單元電流Icell流經(圖27之實例)或不流經(圖28之實例)胞電晶體MT31_4。另一方面，串單元SU2之串STR之胞電晶體MT21_4處於Pr狀態等具有較高閾值電壓之狀態下，因此即使接收到讀出電壓VCGR亦不接通。藉此，電流Imp不流經胞電晶體MT21_4。因此，由於胞電晶體MT21_4中流通電流Imp，而對胞電晶體MT31_4之狀態之判斷造成影響之情況得到抑制。
關於被選擇之串單元SU4及串單元SU5中連接於導電體CBL(4p＋1)之串STR之狀態，與圖27及圖28相同。具體而言，產生將圖中之符號「SU2」、「SU3」、「SGDL2」及「SGDL3」各自分別替換成「SU5」、「SU4」、「SGDL5」及「SGDL4」後之狀態。
根據第5實施形態，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT不用以保持資料，例如處於Pr狀態下。因此，與第1實施形態相同，無需用以產生負電壓之電路，又，能抑制讀出對象胞電晶體MT之背面胞電晶體MT干擾讀出對象胞電晶體MT之資料(狀態)之判斷之情況。
進而，根據第5實施形態，與第3實施形態相同，通電讀出區域41中之2個胞單元CU保持相同資料，自該等2個胞單元CU讀出資料。因此，可獲得與第3實施形態相同之優點。  (第6實施形態)
第6實施形態係基於第2實施形態，以與第4實施形態不同之形式於第2實施形態中應用多重選擇之實施形態。
圖29表示第6實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。如圖29所示，與第5實施形態相同，通電讀出區域41之位址相鄰之2個串單元SU例如串單元SU3及SU4被多重選擇，藉此，串單元SU3及SU4保持相同資料。
除此以外，串單元SU3及SU4之胞電晶體MT之各讀出對象胞電晶體MT之背面胞電晶體MT與第2實施形態相同，處於與該讀出對象胞電晶體MT相同之狀態下。
串單元SU2及SU5之胞電晶體MT中，不位於串單元SU3或SU4之胞電晶體MT之背面之胞電晶體MT可用以保持資料，即，可處於與資料相應之狀態下。具體而言，串單元SU2及SU5之胞電晶體MT中，與導電體CBL(4p＋2)、CBL(4p＋3)或CBL(4p＋4)連接之胞電晶體MT可用以保持資料。
圖30沿著時間順序表示第6實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖30表示通電讀出區域41之某選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU3及SU4被多重選擇並且與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。以下，主要對與第2實施形態(圖17)不同之點進行記述。
如圖30所示，於時刻t2至時刻t3期間，對被多重選擇之串單元SU3及SU4各自之選擇閘極線SGDL3及SGDL4，施加電壓VSG。又，於時刻t2至時刻t3期間，對選擇閘極線SGSLo及SGSLe施加電壓VSG。藉由此種電壓之施加，串單元SU3及SU4各自之串STR電性連接於各位元線BL與單元源極線CELSRC之間。
又，於時刻t2至t3期間，對字元線WLo4及WLe4施加讀出電壓VCGR。藉由該電壓之施加，基於胞電晶體MT31_4及MT41_4之資料，而於胞電晶體MT31_4及MT41_4中流通或不流通單元電流Icell，從而能判斷出胞電晶體MT31_4及MT41_4之狀態。
關於被選擇之串單元SU3及串單元SU2中連接於導電體CBL(4p＋1)之串STR之狀態，與第2實施形態(圖18及圖19)相同。
又，關於被選擇之串單元SU4及串單元SU5中連接於導電體CBL(4p＋1)之串STR之狀態，亦與第2實施形態(圖18及圖19)相同。具體而言，產生將圖18及圖19以及其相關之記述中之符號「SU2」、「SU3」、「SGDL2」及「SGDL3」各自分別替換成「SU5」、「SU4」、「SGDL5」及「SGDL4」後之狀態。
根據第6實施形態，與第2實施形態相同，通電讀出區域41中保持資料之讀出對象胞電晶體MT之背面胞電晶體MT保持與該讀出對象胞電晶體MT相同之資料，於自讀出對象胞電晶體MT進行讀出之期間，處於被選擇之狀態下。因此，可獲得與第2實施形態相同之優點。
進而，根據第6實施形態，與第3實施形態相同，通電讀出區域41中之2個胞單元CU保持相同資料，自該等2個胞單元CU讀出資料。因此，可獲得與第3實施形態相同之優點。  (第7實施形態)
第7實施形態係基於第2實施形態，以與第4及第6實施形態不同之形式應用多重選擇之實施形態。
圖31表示第7實施形態之半導體記憶體1之通電讀出區域41中位於同一層之若干胞電晶體MT之資料之保持。如圖31所示，位址連續之3個串單元SU例如SU2、SU3及SU4被多重選擇，藉此，串單元SU2、SU3及SU4保持相同資料。具體而言，串單元SU2、SU3及SU4中連接於相同之位元線BL之3個胞電晶體MT處於相同狀態下。
串單元SU3之所有胞電晶體MT位於串單元SU2或SU4之任一個胞電晶體MT之背面。另一方面，串單元SU2及SU5之若干胞電晶體MT不位於串單元SU4之胞電晶體MT之背面，而位於串單元SU1或SU5之胞電晶體MT之背面。因此，與第2實施形態同樣地，串單元SU1及SU5之胞電晶體MT中，串單元SU2或SU4之讀出對象胞電晶體MT之背面胞電晶體MT處於與該讀出胞電晶體MT相同之狀態下。具體而言，串單元SU1之胞電晶體MT中，與導電體CBL(4p＋2)、CBL(4p＋3)或CBL(4p＋4)連接之胞電晶體MT處於與各自之背面胞電晶體MT相同之狀態下。又，串單元SU5之胞電晶體MT中，與導電體CBL(4p＋1)連接之胞電晶體MT處於與各自之背面胞電晶體MT相同之狀態下。
串單元SU1及SU5之胞電晶體MT中，不位於串單元SU2或SU4之胞電晶體MT之背面之胞電晶體MT可用以保持資料，即，可處於與資料相應之狀態下。具體而言，串單元SU1之胞電晶體MT中與導電體CBL(4p＋1)連接之胞電晶體MT，及串單元SU5之胞電晶體MT中與導電體CBL(4p＋2)、(4p＋3)或CBL(4p＋4)連接之胞電晶體MT可用以保持資料。
圖32沿著時間順序表示第7實施形態之半導體記憶體1中之動作期間對若干要素施加之電壓。更具體而言，圖32表示通電讀出區域41之選擇塊BLK中之動作，作為例，沿著時間順序表示自選擇塊BLK之串單元SU2、SU3及SU4被多重選擇並且與字元線WLo4連接之胞單元CU進行讀出之期間對若干要素施加之電壓。以下，主要對與第2實施形態(圖17)不同之點進行記述。
如圖32所示，於時刻t2至時刻t3期間，對被多重選擇之串單元SU2、SU3及SU4各自之選擇閘極線SGDL2、SGDL3及SGDL4，施加電壓VSG。又，於時刻t2至時刻t3期間，對選擇閘極線SGSLo及SGSLe施加電壓VSG。藉由此種電壓之施加，串單元SU2、SU3及SU4各自之串STR電性連接於各位元線BL與單元源極線CELSRC之間。
又，於時刻t2至時刻t3期間，對字元線WLo4及字元線WLe4施加讀出電壓VCGR。藉由該電壓之施加，基於胞電晶體MT21_4、MT31_4及MT41_4之資料，而於胞電晶體MT21_4、MT31_4及MT41_4中流通或不流通單元電流Icell，從而能判斷出胞電晶體MT21_4、MT31_4及MT41_4之狀態。
圖33及圖34表示第7實施形態之半導體記憶體1之一部分之某動作中之狀態，且表示圖32之時刻t2至時刻t3期間之串單元SU4及SU5中之2個串STR之狀態，該等2個串STR包含相互位於背面之2個胞電晶體MT，並且與導電體CBL1連接。圖33表示串單元SU4之胞電晶體MT41_4具有讀出電壓VCGR以下之閾值電壓之實例。圖34表示胞電晶體MT41_4具有超過讀出電壓VCGR之閾值電壓之實例。
如圖33及圖34所示，於串單元SU4之串STR中，基於胞電晶體MT41_4之閾值電壓，而流通單元電流Icell(圖33之實例)，或不流通單元電流Icell(圖34之實例)。此時，於串單元SU5中亦係一樣，胞電晶體MT51_4保持與胞電晶體MT41_4相同之資料，字元線WLo4與字元線WLe4一併被施加讀出電壓VCGR。因此，如圖33所示，若藉由讀出電壓VCGR之施加，胞電晶體MT41_4接通，則胞電晶體MT51_4亦接通，而於胞電晶體MT51_4中流通電流Imp。另一方面，如圖34所示，若藉由讀出電壓VCGR之施加，胞電晶體MT41_4依然維持為斷開狀態，則胞電晶體MT51_4亦維持為斷開狀態。藉此，胞電晶體MT51_4之狀態對單元電流Icell造成影響之情況得到避免，甚至可謂胞電晶體MT51_4輔助單元電流Icell，即將不流通單元電流Icell(單元電流Icell之大小為零)之情況與流通單元電流Icell之情況之間之單元電流Icell之值之差放大。
參照圖33及圖34，對讀出對象胞電晶體MT41_4、胞電晶體MT51_4之狀態進行了記述。此種狀態在有關於串單元SU2之讀出對象胞電晶體MT22、MT23及MT24、以及串單元SU1之胞電晶體MT12、MT13及MT14之狀態時亦產生。具體而言，產生將圖中之符號「SU4」、「SU5」、「SGDL4」、「SGDL5」、「MT41_4」及「MT51_4」各自分別替換成「SU2」、「SU1」、「SGDL2」、「SGDL1」、「MT22_4」及「MT12_4」後之狀態。又，產生將圖中之符號「SU4」、「SU5」、「SGDL4」、「SGDL5」、「MT41_4」及「MT51_4」各自分別替換成「SU2」、「SU1」、「SGDL2」、「SGDL1」、「MT23_4」及「MT13_4」後之狀態。又，產生將圖中之符號「SU4」、「SU5」、「SGDL4」、「SGDL5」、「MT41_4」及「MT51_4」各自分別替換成「SU2」、「SU1」、「SGDL2」、「SGDL1」、「MT24_4」及「MT14_4」後之狀態。
第7實施形態之3個串單元SU之多重選擇亦可應用於第5實施形態。於此種情形時，串單元SU1及SU5之胞電晶體MT中，位於串單元SU2或SU4之胞電晶體MT之背面之胞電晶體MT處於Pr狀態下。
又，第7實施形態之3個串單元SU之多重選擇亦可應用於第3實施形態。即，具有奇數位址之串單元SU例如串單元SU1、SU3及SU5被多重選擇。於此種情形時，串單元SU0及SU6之胞電晶體MT中，位於串單元SU1或SU5之胞電晶體MT之背面之胞電晶體MT處於Pr狀態下。
進而，第7實施形態之3個串單元SU之多重選擇亦可應用於第4實施形態。即，具有奇數位址之串單元SU例如串單元SU1、SU3及SU5被多重選擇。於此種情形時，串單元SU0及SU6之胞電晶體MT中，位於串單元SU1或SU5之讀出對象胞電晶體MT之背面之胞電晶體MT處於與該讀出對象胞電晶體MT相同之狀態下。  (變化例)
至此，關於實施形態，對基於圖5～圖8之構造之例進行了記述。然而，實施形態亦可應用於其他構造。圖35～圖38表示可應用實施形態之構造之例。
圖35與圖7所示之第1構造同樣地，表示實施形態之半導體記憶體1之第2構造之一部分之平面構造，且表示某導電體CW之層。其他導電體CW之層亦具有相同構造。
如圖35所示，各記憶柱MP分成2個記憶柱MP_1及MP_2。記憶柱MP_1與MP_2之交界例如與導電體CWo之一部分和與該導電體CWo之一部分並排之導電體CWe之一部分之交界，例如部分CWo1和部分CWe2之交界一致。
圖36表示實施形態之半導體記憶體1之第2構造之一部分，且表示沿著各記憶柱MP之xy面之截面之構造。如圖36所示且如上文所述，於圖9之第1構造中，1個記憶柱MP分成2個記憶柱MP_1及MP_2。基於此，絕緣體30、半導體31、絕緣體32、絕緣體33及絕緣體34各自亦如下所述，分成2個。
第1構造中之絕緣體30分成絕緣體30_1及30_2。第1構造中之半導體31分成半導體31_1及半導體31_2。第1構造中之絕緣體32分成絕緣體32_1及32_2。第1構造中之絕緣體33分成絕緣體33_1及33_2。第1構造中之絕緣體34分成絕緣體34_1及34_2。
絕緣體30_1、半導體31_1、絕緣體32_1、絕緣體33_1及絕緣體34_1包含於記憶柱MP_1。絕緣體30_2、半導體31_2、絕緣體32_2、絕緣體33_2及絕緣體34_2包含於記憶柱MP_2。
圖37與圖7所示之第1構造同樣地，概略性地表示實施形態之半導體記憶體1之第3構造之一部分之平面構造，且表示某導電體CW之層。其他導電體CW之層亦具有相同構造。
如圖37所示，導電體CWo(導電體CWo之一部分)及CWe(導電體CWe之一部分)沿著x軸延伸。導電體CWo及CWe沿著y軸交替排列。夾著1個導電體CWe之2個導電體CWo於圖37中未圖示之區域，與第1實施形態(圖6)同樣地相互連接。夾著1個導電體CWo之2個導電體CWe於圖33中未圖示之區域，與第1實施形態同樣地相互連接。導電體CWo及CWe各自於沿著x軸延伸之2個側面上分別設置有積層體51。積層體51包含沿著y軸排列而設置之導電體及絕緣體。
於沿著y軸排列之各2個積層體51之間，設置有複數個分離柱IP。分離柱IP與記憶柱MP相同，沿著z軸延伸，另一方面，與記憶柱MP不同，由絕緣體構成。各分離柱IP與沿著y軸排列之各2個積層體51分別局部重疊，將積層體51之一部分分離於該分離柱IP之左右。由各積層體51中相鄰之2個分離柱IP之間之部分，構成1個胞電晶體MT。
圖38表示實施形態之半導體記憶體1之第3構造之一部分，且表示沿著分離柱IP之xy面之截面之構造。如圖38所示，於各導電體CW之xz面上設置有導電體36。於導電體36之xz面上設置有絕緣體35。於絕緣體35之xz面上設置有絕緣體34。於絕緣體34之xz面上設置有絕緣體33。於絕緣體33之xz面上設置有絕緣體32。於絕緣體32之xz面上設置有半導體31。於半導體31之xz面上設置有絕緣體30。於沿著y軸排列之2個絕緣體30之間，設置有絕緣體37。
對本發明之若干實施形態進行了說明，但該等實施形態僅係作為示例而提出，並非意圖限定發明之範圍。該等實施形態可藉由其他各種形態而實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享受以日本專利申請2018-135193號(申請日：2018年7月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1:半導體記憶體 2:記憶體控制器 3:主機裝置 5:記憶體系統 11:記憶單元陣列 12:輸入輸出電路 13:序列發生器 15:驅動器 16:感測放大器 19:行解碼器 21:主機介面 22:CPU 23:RAM 24:ROM 25:記憶體介面 26:ECC電路 30:絕緣體 30_1:絕緣體 30_2:絕緣體 31:半導體 31_1:半導體 31_2:半導體 32:絕緣體 32_1:絕緣體 32_2:絕緣體 33:絕緣體 33_1:絕緣體 33_2:絕緣體 34:絕緣體 34_1:絕緣體 34_2:絕緣體 35:絕緣體 35_1:絕緣體 35_2:絕緣體 36:導電體 37:絕緣體 41:通電讀出區域 42:用戶資料區域 51:積層體 ADD:位址信號 BL:位元線 BL0:位元線 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 BL5:位元線 BL6:位元線 BL7:位元線 BL8:位元線 BLK:記憶塊(塊) BLK0:記憶塊 BLK1:記憶塊 BLK2:記憶塊 CBL:導電體(位元線) CBL1:導電體 CBL2:導電體 CBL3:導電體 CBL4:導電體 CBL5:導電體 CBL6:導電體 CBL7:導電體 CBL8:導電體 CBL9:導電體 CBL10:導電體 CBL11:導電體 CBL12:導電體 CBL13:導電體 CBL14:導電體 CBL(4p＋1):導電體 CBL(4p＋2):導電體 CBL(4p＋3):導電體 CBL(4p＋4):導電體 CD:導電體(選擇閘極線) CDs1:第1部分 CDs2:第2部分 CDs3:第3部分 CELSRC:單元源極線 CMD:指令 CP:接觸插塞 CS:導電體(選擇閘極線) CU:胞單元 CW:導電體(字元線) CWe:導電體 CWe1:導電體 CWe2:導電體 CWe3:導電體 CWo:導電體 CWo1:導電體 CWo2:導電體 DAT:寫入資料或讀出資料 DT:選擇閘極電晶體 Icell:單元電流 Imp:電流 IP:分離柱 MT:胞電晶體 MT21_4:胞電晶體 MT31_4:胞電晶體 MT41_4:胞電晶體 MT51_4:胞電晶體 MP:記憶柱 MP1:記憶柱 MP2:記憶柱 MP3:記憶柱 MP4:記憶柱 MP5:記憶柱 MP6:記憶柱 MP7:記憶柱 MP8:記憶柱 MP9:記憶柱 MP10:記憶柱 MP11:記憶柱 MP12:記憶柱 MP13:記憶柱 MP14:記憶柱 MP15:記憶柱 MP16:記憶柱 MP_1:記憶柱 MP_2:記憶柱 MP2_1:記憶柱 MP2_2:記憶柱 MP9_1:記憶柱 MP9_2:記憶柱 MP10_1:記憶柱 MP10_2:記憶柱 Pr:程式化狀態 SGDL0:選擇閘極線 SGDL1:選擇閘極線 SGDL2:選擇閘極線 SGDL3:選擇閘極線 SGDL4:選擇閘極線 SGDL5:選擇閘極線 SGDL6:選擇閘極線 SGDL7:選擇閘極線 SGSLe:選擇閘極線 SGSLo:選擇閘極線 ST:電晶體 STR:串 SU:串單元 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 SU5:串單元 SU6:串單元 SU7:串單元 SU8:串單元 t0:時間 t1:時間 t2:時間 t3:時間 VBL:電壓 VCGR:讀出電壓 VL:讀出電壓 VREAD:電壓 VREADK:電壓 VSG:電壓 VSRC:電壓 VSS:電壓 WLe:字元線 WLe0:字元線 WLe1:字元線 WLe2:字元線 WLe3:字元線 WLe4:字元線 WLe5:字元線 WLe6:字元線 WLe7:字元線 WLo:字元線 WLo0:字元線 WLo1:字元線 WLo2:字元線 WLo3:字元線 WLo4:字元線 WLo5:字元線 WLo6:字元線 WLo7:字元線 X0:對應之胞電晶體之具體狀態 X1:對應之胞電晶體之具體狀態 X2:對應之胞電晶體之具體狀態 X3:對應之胞電晶體之具體狀態 X4:對應之胞電晶體之具體狀態 X5:對應之胞電晶體之具體狀態 X6:對應之胞電晶體之具體狀態 X7:對應之胞電晶體之具體狀態 X8:對應之胞電晶體之具體狀態 STA:狀態資料
圖1表示第1實施形態之記憶體系統中之要素及連接、以及其相關之要素。  圖2係第1實施形態之單元陣列中之一部分之電路圖。  圖3表示第1實施形態之每一胞電晶體MT保持2位元資料之胞電晶體MT之閾值電壓之分佈。  圖4表示第1實施形態之每一胞電晶體MT保持1位元資料之胞電晶體MT之閾值電壓之分佈。  圖5概略性地表示第1實施形態之半導體記憶體之一部分之構造之截面。  圖6表示第1實施形態之半導體記憶體之一部分之1層之平面構造。  圖7表示第1實施形態之半導體記憶體之一部分之平面構造。  圖8表示第1實施形態之半導體記憶體之一部分之1層之平面構造。  圖9表示第1實施形態之半導體記憶體之一部分之構造。  圖10表示第1實施形態之半導體記憶體之塊之使用。  圖11表示第1實施形態之半導體記憶體之一部分。  圖12表示第1實施形態之半導體記憶體之位於同一層之若干胞電晶體之資料之保持。  圖13沿著時間順序表示第1實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖14表示第1實施形態之半導體記憶體之一部分之某動作中之狀態。  圖15表示第1實施形態之半導體記憶體之一部分之某動作中之狀態。  圖16表示第2實施形態之半導體記憶體之位於同一層之若干胞電晶體MT之資料之保持。  圖17沿著時間順序表示第2實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖18表示第2實施形態之半導體記憶體之一部分之某動作中之狀態。  圖19表示第2實施形態之半導體記憶體之一部分之某動作中之狀態。  圖20表示第3實施形態之半導體記憶體之某塊之使用。  圖21表示第3實施形態之半導體記憶體之位於同一層之若干胞電晶體之資料之保持。  圖22沿著時間順序表示第3實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖23表示第4實施形態之半導體記憶體之位於同一層之若干胞電晶體之資料之保持。  圖24沿著時間順序表示第4實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖25表示第5實施形態之半導體記憶體之位於同一層之若干胞電晶體MT之資料之保持。  圖26沿著時間順序表示第5實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖27表示第5實施形態之半導體記憶體之一部分之某動作中之狀態。  圖28表示第5實施形態之半導體記憶體之一部分之某動作中之狀態。  圖29表示第6實施形態之半導體記憶體之位於同一層之若干胞電晶體之資料之保持。  圖30沿著時間順序表示第6實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖31表示第7實施形態之半導體記憶體之位於同一層之若干胞電晶體MT之資料之保持。  圖32沿著時間順序表示第7實施形態之半導體記憶體中之動作期間對若干要素施加之電壓。  圖33表示第7實施形態之半導體記憶體之一部分之某動作中之狀態。  圖34表示第7實施形態之半導體記憶體之一部分之某動作中之狀態。  圖35表示實施形態之半導體記憶體之第2構造之一部分之平面構造。  圖36表示實施形態之半導體記憶體之第2構造之一部分。  圖37概略性地表示實施形態之半導體記憶體之第3構造之一部分之平面構造。  圖38表示實施形態之半導體記憶體之第3構造之一部分。
CBL(4p+1):導電體
CD:導電體(選擇閘極線)
CS:導電體(選擇閘極線)
CW:導電體(字元線)
Icell:單元電流
Imp:電流
MT21_4:胞電晶體
MT31_4:胞電晶體
SGDL2:選擇閘極線
SGDL3:選擇閘極線
SGSLe:選擇閘極線
SGSLo:選擇閘極線
STR:串
SU2:串單元
SU3:串單元
VCGR:讀出電壓
VREAD:電壓
VREADK:電壓
VSG:電壓
VSS:電壓
WLe0:字元線
WLe1:字元線
WLe2:字元線
WLe3:字元線
WLe4:字元線
WLe5:字元線
WLe6:字元線
WLe7:字元線
WLo0:字元線
WLo1:字元線
WLo2:字元線
WLo3:字元線
WLo4:字元線
WLo5:字元線
WLo6:字元線
WLo7:字元線

Claims (5)

  1. 一種半導體記憶裝置，其包含：  第1半導體，其包含第1部分及第2部分；  第1字元線，其與上述第1半導體之上述第1部分面對面；  第2字元線，其與上述第1半導體之上述第2部分面對面，與上述第1字元線一併夾著上述第1半導體，且與上述第1字元線係不同之個體；  第1胞電晶體，其形成於第1區域，該第1區域包含上述第1半導體之上述第1部分，且與上述第1字元線連接；及  第2胞電晶體，其形成於第2區域，該第2區域包含上述第1半導體之上述第2部分，且與上述第2字元線連接，並具有第1閾值電壓，上述第1閾值電壓較第1電壓高，上述第1電壓係於自上述第1胞電晶體讀出資料之期間對上述第2字元線施加，且上述第1電壓具有零或正之大小。
  2. 如請求項1之半導體記憶裝置，其進而包含：  第1位元線，其與上述第1半導體連接；  第1電晶體，其形成於上述第1半導體之上述第1胞電晶體與上述第1位元線之間；  第2半導體，其與上述第1位元線連接；  第3胞電晶體，其形成於上述第2半導體，且與上述第1字元線或上述第2字元線連接，保持與上述第1胞電晶體相同之資料；及  第2電晶體，其形成於上述第2半導體之上述第3胞電晶體與上述第1位元線之間；且  於自上述第1胞電晶體讀出資料之期間，上述第1電晶體與上述第2電晶體接通。
  3. 一種半導體記憶裝置，其包含：  第1半導體，其包含第1部分及第2部分；  第1字元線，其與上述第1半導體之上述第1部分面對面；  第2字元線，其與上述第1半導體之上述第2部分面對面，與上述第1字元線一併夾著上述第1半導體，且與上述第1字元線係不同之個體；  第1胞電晶體，其形成於第1區域，該第1區域包含上述第1半導體之上述第1部分，且與上述第1字元線連接；  第2胞電晶體，其形成於第2區域，該第2區域包含上述第1半導體之上述第2部分，且與上述第2字元線連接，保持與上述第1胞電晶體相同之資料；且  於自上述第1胞電晶體讀出資料之期間，對上述第1字元線及上述第2字元線施加第1電壓。
  4. 如請求項3之半導體記憶裝置，其進而包含：  第1位元線，其與上述第1半導體連接；  第1電晶體，其形成於上述第1半導體之上述第1胞電晶體與上述第1位元線之間；  第2半導體，其與上述第1位元線連接；  第3胞電晶體，其形成於上述第2半導體，且與上述第1字元線或上述第2字元線連接，保持與上述第1胞電晶體相同之資料；及  第2電晶體，其形成於上述第2半導體之上述第3胞電晶體與上述第1位元線之間；且  於自上述第1胞電晶體讀出資料之期間，上述第1電晶體與上述第2電晶體接通。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中  上述第1胞電晶體及上述第2胞電晶體包含於如下區域：上述半導體記憶裝置中之記憶資料之區域中，開始向上述半導體記憶裝置供給電源後最初被讀出之區域。
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