KR20100129196A - 반도체장치회로의 설계방법 및 그 기록매체 - Google Patents

Abstract

반도체장치 회로의 설계방법은, 적어도 하나, 예컨대, 두 개 이상의 ESD 시험 모델들을 사용하여 정전(ESD";Electrostatic Discharge) 보호회로에서 장치가 실험(simulation)하며, 두 개 이상의 ESD 시험 모델들로부터의 손상에 탄력적이도록 장치 특징들을 설계하는 것을 포함할 수 있다.

Description

반도체장치회로의 설계방법 및 그 기록매체{METHOD OF INTERCONNECT CHECKING AND VERIFICATION FOR MULTIPLE ELECTROSTATIC DISCHARGE SPECIFICATIONS}

이 특허출원은 그 내용이 여기에 참조를 위하여 전체로서 포함된 2009. 5. 28일 출원의 미국 특허출원 제61/181,802호에 대한 우선권을 주장한다.

본 발명은 반도체장치 설계에 대한 것으로서, 특히 방전(electrostatic discharge) 회로들 및 반도체 칩들의 설계에 대한 것이다.

반도체 장치들은 방전(ESD)으로부터 손상에 민감한 것으로 알려져 있으며, 때로 ESD 보호회로들을 포함한다. 정상 작동 중에는 반도체장치는 입력 패드 위의 신호를 수신하고 이는 장치 회로로 전달된다. ESD 이벤트 동안 ESD 전류는 교류 전류 루프를 통하여 입력 패드로부터 ESD 장치로 흐르며, 이어서 파워 레일로 흐르며, 이어서 파워 레일로부터 접지 노드로 흐르고, 여기서 전류는 장치 회로에 손상을 미치지 않고 소비된다.

ESD 보호회로들은 통상적으로 소망하는 보호의 형태 및 수준에 따라 여러 상이한 ESD 시험 모델들(예컨대, ESD 시험 기준들) 중의 하나의 모델을 통과하도록 설계된다. 현재의 ESD 시험 모델들은 인체 모델(HBM), 기계 모델(MM), 충전된 장치모델(CDM), 이송라인 펄스(TLP) 모델, 급속 이송라인 펄스(VF-TLP) 모델, 인간 금속 모델(HMM), 및 케이블 방전 이벤트(CDE), 기타 등등을 포함한다.

반도체 칩들은 이들 ESD 명세(specification)를 통과하는 것이 필요하다. 하나의 반도체 칩이 이들 ESD 시험 명세의 하나 이상을 통과하기를 기대하는 것은 일반적이지 않다. 특정 ESD 모델을 통과하기 위해서는 회로 설계시 여러 요소들이 고려된다.

일반적으로, ESD 보호는 도전성 라인 또는 상호접속부(interconnect)와 같은 장치 특성의 단면적의 증가와 함께 증가한다. 특성에 사용된 소재는 또한 ESD 보호에 영향을 미치며, 융점이 높고 전기저항이 낮을수록 소재에 의해 제공되는 보호가 양호하다. 히트 싱크로서 작용할 수 있는 하나 이상의 근접 구조들에의 유사성이 또한 ESD에 대한 강건함(robustness)에 대해 영향을 미치는 데, 이는 장치 특성이 유용한 히트 싱크와 같이 신속하게 용융 온도에 도달하지 못하기 때문이다. 유사하게, 주변의 유전 소재의 열흡수 성질은 또한 ESD의 강건함에 영향을 미치며, 열전도성이 높은 유전체는 ESD 이벤트 중에 도전성 구조로부터 더욱 효과적으로 열을 흡수하며 온도를 최소화하는 데 보조한다.

물리적 크기 및 파라미터들이 구조의 ESD 강건함에 영향을 미치며, 손상이 발생하는 ESD 레벨에 영향을 미친다. ESD 회로의 층들을 지지하기 위한 상호접속부, 또는 트랜지스터 게이트와 같은 전도성 라인의 폭 및 접점의 크기가 통상 반도체 칩의 표면에 걸친 최대의 장치 밀도를 제공하도록 최소화된다. 그러나, ESD 회로는 특정 ESD 이벤트를 견디도록 충분히 강건해야 한다. 대부분의 장치 회로의 크기들이 이어지는 장치 발전에 따라 감소하지만, ESD 회로는 ESD 이벤트로부터의 손상을 방지하기 위하여 충분한 크기 및 강건성을 유지하여야 한다.

하나의 ESD 모델(즉, ESD 명세)의 반도체장치(예컨대, 부품, 칩 혹은 시스템)를 설계 후에, 장치는 다른 필요한 상세를 충족하는 것을 확인하도록 시험될 수 있다. 통상의 ESD 시험은 특정 전압과 전류의 전하를 캐패시터 위에 위치시키고 특정 길이의 시간(펄스 지속시간)에 걸쳐 반도체 장치로 방전하는 것을 포함한다. 전압, 전류 및 펄스 지속시간은 시험을 위해 사용되는 ESD 모델에 의존한다. 또한, 2.0 킬로볼트(kV), 4.0 kV, 8.0 kV, 등의 전압 레벨과 같은 여러 모델 값들이 장치 작동 동안의 ESD 이벤트의 예상 강도 및 소망하는 보호 수준에 따라 선택될 수 있다.

본 발명에서는 컴퓨터판독가능한 기록매체로서: 컴퓨터로 하여금 상호접속의 상세 기준의 공정 또는 인증방법을 수행하게 하는 컴퓨터판독가능한 저장기구를 구비하며, 상기 상세 기준은 반도체장치 회로를 위한 복수의 방전(ESD) 명세를 포함하는 컴퓨터판독가능한 기록매체가 제공된다.

또한, 본 발명에서는 반도체장치 부품을 설계하는(designing) 방법으로서: 적어도 하나의 ESD 모델을 포함하는 세트를 이루는 반도체장치 부품 설계 기준을 특정하는(specifying) 단계; 상기 반도체장치의 제조에 앞서, 상기 반도체장치 부품 설계 위에 적어도 하나의 ESD 모델을 위한 ESD 이벤트를 실험하는(simulating) 단계; 및 실험을 통해 상기 반도체장치 부품 설계가 상기 적어도 하나의 ESD 모델에 대한 상기 ESD 이벤트에 대해 탄력성(resilient)이 있는 것을 인증하는(veri-fying) 단계를 포함하는 반도체장치 부품의 설계방법이 제공된다.

더우기, 본 발명에 따르면, 반도체 장치 회로의 설계방법으로서: 방전 (ESD) 보호회로를 포함하는 반도체장치 회로를 설계하는 단계; 상기 반도체장치 회로 상에 제 1 ESD 모델을 이용하여 제 1 ESD 이벤트를 실험하는 단계; 상기 제1의 실험된 ESd 이벤트 중에 상기 반도체장치 회로가 실패하면: 반도체 장치 회로의 어느 특징이 상기 제1 ESD 이벤트를 실패시켰는지 결정하는 단계; 상기 제1 ESD 이벤트의 실패에 반응하여 수정을 위해 장치의 특징 파라미터를 선택하는 단계; 상기 제1 ESD 이벤트 실패에 반응하여 선택된 상기 장치 특성 파라미터를 수정하는 단계; 및 재차 상기 반도체장치 회로 상에 상기 제 1 ESD 이벤트를 실험하는 단계; 상기 제 1 ESD 이벤트의 실험 후에, 상기 반도체장치 회로 상에서 상기 제1 ESD 모델과 상이한 제 2의 ESD 모델을 사용하여 제 2의 ESD 이벤트를 실험하는 단계; 상기 제 2의 실험된 ESD 이벤트 동안 상기 반도체장치 회로가 손상되면: 반도체 장치 회로의 어느 특징이 상기 제 2 ESD 이벤트를 실패시켰는지 결정하는 단계; 상기 제 2 ESD 이벤트의 실패에 반응하여 수정을 위해 장치의 특징 파라미터를 선택하는 단계; 상기 제 2 ESD 이벤트의 실패에 반응하여 선택된 상기 장치 특성 파라미터를 수정하는 단계; 및 재차 상기 반도체장치 회로 상에 상기 제 2 ESD 이벤트를 실험하는 단계를 포함하는 반도체 장치의 회로 설계방법이 제공된다.

본 발명에 따르면, ESD 회로는 특정 ESD 이벤트를 견디도록 충분히 강건하며, 대부분의 장치 회로의 크기들이 이어지는 장치 발전에 따라 감소하지만, ESD 회로는 ESD 이벤트로부터의 손상을 방지하기 위하여 충분한 크기 및 강건성을 유지할 수 있다.

여기 첨부되어 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 설명하며, 상세한 설명과 같이 본 발명의 원리를 설명하도록 작용한다. 도면들에서:
도 1은 반도체장치 회로의 설계 동안 사용되는 방법의 실시예를 도시하는 흐름도이며;
도 2는 반도체장치 회로의 설계 동안 사용되는 방법의 다른 실시예를 도시하는 흐름도이며;
도 3은 반도체장치 회로의 설계 동안 사용되는 방법의 실시예와 같이 사용될 수 있는 컴퓨터 네트워크 시스템을 개략적으로 도시하는 도면이며;
도 4는 다수의 ESD 모델들을 사용하는 ESD 인증 시험에의 층을 이루는 흐름도이다.

도면들에서 일부의 세부 사항들은 엄밀한 구조성 정확성, 세부 사항, 및 크기를 유지하기보다 본 발명의 실시예들에 대한 이해를 촉진하기 위하여 도시되고 간략화되었음을 알아야 한다.

이제 예들이 첨부 도면들에 도시되는 본 발명의 현재 실시예들에 대해 상세하게 설명될 것이다. 어디서나 가능하면 동일한 도면부호들은 전체 도면에 걸쳐 동일 혹은 유사한 부품을 나타내도록 사용될 것이다.

본 발명의 반도체장치 제조방법들은 통상 하나의 특정 레벨에서 하나의 특정 방전(ESD) 모델을 설계하고 시험하는 것을 포함한다. 현재, 설계 규칙과 설계 인증 방법론들은 단지 하나의 ESD 명세에 대해 관심을 기울인다. 그러나, 반도체 칩들의 자격들에서 장치가 통과하는 것이 요구되는 복수의 상이한 시험들이 실행되는 것이 기대된다. 부가적으로, 미래에는 설계 시스템이 ESD 상세의 값인 "티어(tier)" 또는 레베에 기초하여 ESD 설계 규칙들을 조정하는 것이 요구되는 "티어 신뢰성(tiered reliability)"에 대한 필요성이 존재할 것으로 기대된다.

하나 이상의 ESD 모델에 대한 설계 및 시험은 더욱 신뢰성 있으며 강건한 장치(즉, 반도체 칩)을 생산하기 위하여 효과적일 것이다. 하나 이상의 ESD 모델 아래의 ESD에 대한 탄력성을 검사하기 위한 인증 방법론은 하나 이상의 ESD 모델에 특화되나 장치 밀도를 최대화하기 위하여 최소화된 특징 크기를 가지는 더욱 신뢰성 있는 장치를 초래할 것이다. 이러한 방법론은 상세 레벨 아래의 금속 손상을 피하고, 다중의 ESD 기준에 대한 합치를 달성하고, 기능상의 장치 손상을 피하고, 아날로그 네트워크들에 충격을 미치는 저항 변화 및 잠재적인 금속 손상을 피할 것이다.

도 1은 예컨대 신호 패드와 ESD 네트워크 사이의 금속 라인인 특성의 하나 이상의 작동 특성을 설계 검사하고 인증하는 예시적인 방법(10)을 도시한다. 본 발명의 여러 실시예들이 등록상표 Cadence (캘리포니아 산호세 소재의 카덴스 디자인 시스템즈, 인크), 상표 Knights Camelot (캘리포니아 산호세 소재의 등록상표 Magma 디자인 오토메이션), Spice (매사추세츠 메이나드 소재의 시소프트), 및 기타 다른 설계 및 조사(viewing) 환경 하의 반도체 장치 설계 소프트웨어 프로그램의 일부로서 실행될 수 있다.

제1 단계(12)에서, 적어도 하나, 예컨대 둘 이상의 ESD 모델들이 설계 공정에 포함되도록 선택된다. 조건들은 예컨대, 인체 모델(HBM) 및 기계 모델(MM)을 사용하는 ESD에 회로가 탄력적으로 되는 상세를 포함할 수 있다. 이 단계에서, 도표적 유닛의 인터페이스(GUI;Graphical Unit Interface)에 의해 복수의 상이한 ESD t상세들(즉, ESD 모델들)을 지정할 수 있다. 이들은 HBM, MM, CDM, HMM, TLP, VF-TLP, 및 다른 모델들을 포함할 수 있다. 선택된 모델들은 예컨대, 고갱의 상세들 및/또는 장치의 이벤트적인 사용 및 특정 용도와 결합된 ESD 이벤트들의 예정된 형태들에 의존할 수 있다. 이 단계에서, GUI는 반도체 부품의 인증에 인용된 특정 모델들을 지정할 수 있을 것이다. 설계 시스템은 모든 중요한 상호 접속부들, 배선 및 장치 크기들이 상세를 통과하도록 선택되는 것을 인증할 것이다.

제2 단계(14)에서, 각각의 ESD 모델들의 전압, 전류 및 펄스 조건들이 선택된다. HBM이나 MM 모델의 경우, 전압 레벨만이 지정된다. TLP 모델의 경우, 펄스 폭, 상승 시간, 전류 크기가 지정된다. 예컨대, 인체 모델의 경우 4 kV, 기계 모델의 경우 800V에서 회로가 손상에 탄력적일 수 있음을 특정될 수 있다. 설계 시스템은 ESD 상세를 그루핑으로서 결합하는 GUI의 "티어(tier)" 기술을 지정할 수 있다. 예컨대, 티어(1)는 특정 범위의 상이한 모델들을 그루핑 혹은 티어들로 집단화하는 것으로 지정될 수 있다. 이러한 형태로서, 설계 파라미터들은 이 티어 그루핑으로 모든 상세를 통과시키는 것을 보증하도록 지정될 것이다.

제3 단계(16)에서 ESD 손상을 받기 쉬운 전기 접속들은 확인된다.예컨대, 입력신호 패드로부터 ESD 네트워크로 연장하는 금속 라인은 ESD 손상을 받기 쉽다. 금속 상호 접속부의 폭은 그루핑 혹은 티어 내에 모든 상세들이 통과할 수 있도록 충분히 크도록(일정한 설계 레벨에서) 형성된다. 반도체 설계에서, 필름 두께와 소재는 기술로 정의된다. 각 금속 상호접속의 레벨, 비아즈(vias) 및접점들은 일정한 반도체 공정을 기초로 정의된다. 회로 설계자는 상호접속부 라인폭, 상호접속부 라인 길이, 정위(orientation), 및 설계층 레벨을 변경할 수 있다. 설계 시스템은 와이어 상호접속 특성, 크기의 하나 이상의 크기들을 확인할 것이며, 이어서 특정 크기들이 주어진 필름 두께 및 소재 유형에 대한 특정의 확률 수준으로 ESD 상세들과 ESD 값들에 합치하는 것을 검사하고 확인할 것이다. 반도체 공정의 개발자, 카드 혹은 보드 개발자의 경우, 필름 두께, 및 소재들을 정의하는 자유를 가진다.

제4 단계(18)에서, ESD 손상에 대한 탄력성을 검사하고, 인증하고 개선하도록 설계될 수 있는 특징 요소들이 확인된다. 예컨대, 기술 개발자에게, 금속 라인의 단면적, 금속 라인의 소재, 전기 전도성을 향상시키기 위해 사용되는 라이너, 금속 특징을 에워싸는 절연소재, 등이 특정된다. 물리적 크기들(예컨대, 설계 폭 및 길이)만이 제어되는 시스템의 경우, 금속 라인의 단면적은 정의될 수 있으나, 금속 라인의 소재, 전기 전도성을 향상시키기 위해 사용되는 라이너, 금속 특징을 에워싸는 절연소재, 등은 미리 정해지고 특정된다. 각각의 금속화(metallization)의 설계 레벨(혹은 설계 층)이 상이한 ESD 강건성을 가지므로 설계 시스템은 설계 레벨(혹은 설계 층)과 소재 유형에 역점을 둔다. 설계 시스템은 ESD 입력과 ESD sp네트워크 사이의 경로를 따라 설계 레벨의 정보를 얻는다. 이 공정에서, 경로는 ㅅ상이한 금속 레벨, 비아즈, 접점들을 통해 이어지며; 설계 시스템은 경로를 결정하고, 복수의 ESD 상세들 및 크기들을 만족하도록 각 설계 레벨의 합치를 검사한다.

제5 단계(20)에서, 특진이 제1 및 제2 단계에서 선택된 ESD 모델들의 결합을 통과할 것임을 특징 실험이 나타내기까지 ESD 강건성을 향상시키는 요소들은 조정된다. 설계 시스템은 또한 상세에 대해 "실패"를 지정할 수 있으며; 와이어가 상세에 일치하지 않는 경우 설계자에게 경고하여 "플래그"가 정의되기도 한다.

제6 단계(22)에서, 특징과의 연결성(connectivity)이 전기적 일체성을 확인하기 위하여 시험된다. 예시적인 실시예에서, 금속 라인을 따른 ESD 네트워크와 신호 패드 사이의 전기적인 연결성이 시험된다.

ESD 손상을 입기 쉬운 모든 장치 특징이 시험되어 특정 ESD 모델들 및 레벨들을 통과하면, 부가적인 통상의 설계 및 제조 공정들을 사용하여 장치 제조가 진행될 수 있다.

본 발명의 이들 및 다른 실시예들의 부가적인 스텝들이 이 기술분야의 기술자들에 의해 실행될 수 있음이 이해되어야 한다. 또한, 스텝들의 순서는 예시적이며, 여기 기재된 스텝들의 순서와 다른 순서들이 가능하다.

다른 예시적인 실시예(30)가 도 2에 도시된다. 이 실시예에서, 방법이 시작하고 ESD 모델의 "N" 숫자가 시험(32)을 위하여 특정된다. ESD 모델들의 숫자 "N"은 특정 그룹 또는 신뢰성 티어(tier)로서 특정될 수 있는 데, 이는 특정 모델들 또는 각 모델의 특정의 전기적인 이벤트 레벨들을 포함할 수 있다. 예컨대, 인체 모델(HBM), 기계모델(MM), 및 충전된 장치모델(CDM)은 특정 전압 레벨들 및 각 모델에 대해 단계(34)에서 규정된 바와 같은 펄스 주기와 같은 다른 시험 모델들을 가진 반도체 장치의 시험을 위하여 선택될 수 있다. 단계(6)에서 일단 초기 회로가 설계되면, 제1의 ESD 모델은 단계(38)에서 선택되며, 선택된 모델을 사용하는 ESD 이벤트가 단계(40)에서 초기회로 설계 상에 실험되며, 통과/실패 결과들이 단계(42)에서 결정된다. 회로가 실험된 ESD 이벤트를 통과하지 못하면, 실패 특징이 결정되고 단계(44)에서 향상시키기 위하여 특징설계 파라미터가 선택된다. 단계(46)에서 선택된 특징설계 파라미터는 향상되고, ESD 이벤트는 재차 재설계된 회로 상에서 단계(40)에서 실험된다. 회로가 재차 실패하면 이전의 향상된 특징설계 파라미터는 더욱 향상되고 또는 실패 특징과 관련된 다른 설계특징이 향상을 위하여 선택될 수 있다. 일단 회로가 ESD 모델을 통과하면 단계(48)에서 다른 모델이 시험을 위해 잔류하면, 다음의 ESD 모델이 단계(50)에서 선택되며 다음의 ESD 모델을 사용하여 단계(40)에서 시험되며 필요하면 회로의 정정이 계속한다. 단계(32)에서 규정된 모든 ESD 모델 실험들을 실험된 회로가 통과하면, 단계(52)에서 신호패드와 ESD 요소들 사이의 연결성이 검사되고 필요시 정정된다.

도 3은 사용자 입력을 접수하고 반도체 장치 설계정보를 표시하는 하나 이상의 컴퓨터 장치(62)를 포함할 수 있는 예시적인 컴퓨터 네트워크 시스템(60)을 도시한다.

이 컴퓨터 네트워크 시스템은 또한 서버(64)를 포함한다. 서버(64) 또는 컴퓨터 장치(62), 또는 다른 개별적으로 도시되지 않은 장치 구조물이 ROM, RAM, 하드 드라이브, CD, DVD, 기타 광매체, 플로피 드라이브 등과 같은 컴퓨터판독가능한 저장장치를 포함할 수 있다. 이 컴퓨터판독가능한 저장장치는, 본 발명에 따라 다수의 ESD 상세들을 위한 상호접속의 검사 및 인증 방법을 제공하는 모듈을 가지는 반도체장치 설계 소프트웨어를 포함하는 저장된 정보를 가질 수 있다. 저장된 정보에 의해 컴퓨터는 상호접속의 상세 기준의 인증방법 또는 이 공정을 수행할 수 있는 데, 이러한 상세 기준은 반도체장치 회로를 위한 다수의 ESD 상세들을 포함할 수 있다.

여기 도시되고 설명된 순서로부터 여러 단계들이 수정되고 다른 부가적인 단계들이 실행될 수 있다. 이와 같이, 본 상세한 설명은 다수의 ESD 상세들을 위한 상호접속 검사 및 인증 방법의 개요를 제공한다.

다른 실시예에서, 여러 장치요소 파라미터들은 각 ESD 모델을 통과시키기 위하여 필요한 알려진 값들의 일람표를 사용하여 설계될 수 있다. 예컨대, 알루미늄의 상호접속 라인이 제1 ESD 모델 하에서 일정한 전압의 ESD 이벤트를 견디기 위하여 특정 면적의 단면적이 필요하면, 상호접속 라인은 우선 이러한 최소 상세로 설계될 수 있다. 제2 ESD 모델에의 합치를 검사함에 있어서 제2 모델이 특징에 더욱 큰 손상을 미치고 ESD 이벤트를 견디기 위하여 더욱 큰 최소 단면적(또는 상이한 소재, 더욱 양호한 열전도성을 가지는 주위의 유전체, 등과 같은 다른 설계 기준)을 필요로 하면, 이 더욱 큰 단면적 (또는 다른 설계 기준)에서 특징이 특정된다. ESD 손상을 받는 각 특징은 다시 각 ESD 모델에 검사되고, 각 특징의 최종 설계값은 가장 손상이 큰 ESD 모델을 통과하기 위해 필요한 최소값이다.

이전의 실시예들에서와 같이, 여러 단계들이 설명된 순서로부터 수정될 수 있으며, 다른 부가적인 단계들이 실행될 수 있다.

도 4는 장치 설계 동안 ESD 모델링에 대한 연계된 방안의 실시예를 개략적으로 도시한다. 이 실시예는 컬럼(70)과 같이 상이한 티어들의 "N" 수를 포함하며, 컬럼(72)의 도시와 같이 각각 하나 이상의 ESD 모델들을 특정하는 "티어1"에서 "티어N"을 포함한다. 장치 또는 장치 회로를 위한 티어 필요는, 그 사용 중에 장치가 대상이 될 것으로 기대되는 ESD 이벤트에 기초하여 특정되며, 장치는 특정된 티어 내에서 모든 ESD 이벤트들을 견디도록 설계될 수 있다.

특정 장치 또는 장치 회로 및 장치가 예컨대, 티어1의 이벤트를 통과해야 하는 상세를 초기 설계 후에, 제1 티어 1ESD 이벤트(특정 레벨들에서 HBM 모델)는 그 이벤트에 대해 컬럼(74)에서 특정된 레벨들에서 회로 위에 실험될 수 있다. 장치 또는 회로가 실패하면, 실패 특징이 결정되고 예컨대, 도 2 도시에 따라 개선을 위한 특징설계 파라미터가 선택된다. 선택된 특징이 개선되고, 재차 회로 실험이 장치가 ESD 이벤트를 통과하기까지 실행된다. ESD 이벤트를 통과하기 위하여 필요한 특정 특징 설계(특징 크기들, 등)에 연관된 예시적인 요소들은 컬럼(76)에 표시된다. 각 ESD 이벤트를 통과하기 위하여 필요한 컬럼(70)의 티어들, 컬럼(72)의 각 티어(70) 내의 ESD 모델들, 각 ESD 모델을 위한 컬럼(74)의 시험 레벨들, 및 컬럼(76)의 설계 조건들은 임의적이며 단지 예시 목적이다.

이어서, 다음의 티어1 ESD 이벤트(특정 레벨에서의 MM 모델)은 회로 상에서 실험될 수 있다. 각 이벤트는 순서대로 실험되고 실패 특징들은 회로가 모든 ESd 이벤트들을 통과하기까지 개선된다. 예로서, 제1 티어 이벤트는 4000V에서 인체모델(HBM)을 필요로 하며 400V에서 기계 모델(MM)을 필요로 할 수 있다. 티어1 대상체의 제2 예는 2000V에서 HBM을 요구하며 200V에서 MM을 요구할 수 있다. 제2의 예로서, HBM, MM, CDM, HMM, 및 VF-TLP 상세의 통과를 요구하는 제품이 개발되는 것이 필요할 수 있다. 이경우, 제품은 2000V의 HBM, 200V의 MM, 1000V의 CDM, 8000V의 HMM, 및 5A의 VF-TLP 이벤트를 요구할 수 있다. 이 경우, 티어3은 제품 인증을 위하여 이들 모든 상이한 이벤트들을 통과하는 것이 요구될 것이다.

도 4에 관련하여, 컬럼(74)에서 예컨대, 번압, 전류, 펄스 주기, 등과 같은 여러 ESD 이벤트 조건들이 포함될 수 있다. ESD 이벤트 조건들은 티어들 간의 특정 모델과 같을 수 있으며, 또는 조건들은 티어들 간에 특정 모델에 대해 상이할 수 있다. 또한, 컬럼(76)에 표시된 설계 기준은 라인 폭, 상호접속 라인 길이, 정위, 설계층 레벨 등의 공정 개발에 이어지는 설계 단계에서 수정될 수 있는 하나 이상의 파라미터들을 포함할 수 있다. 특정 티어에 대해 컬럼(76)에 표시된 가장 엄격한 설계 기준으로 회로를 설계하는 것은 모든 특정 ESD 이벤트 모드들 및 레벨들을 통과할 수 있는 회로를 제조할 수 있다. 컬럼(76)에 표시된 최고 엄격한 기준을 초과하지 못하는 것은 ESD 회로에 대한 공간 필요성을 최소화할 것이다.

공정이 정의된 경우, 기술에서 소재 유형이 정의된다. 개발자들이 소재를 변경할 수 있지만, 소재 유형들은 특정될 수 있다. 대부분의 반도체 개발에서, 필름 두께, 및 소재 성질은 반도체 제조업자에 의해 미리 규정된다. 부가적인 방법 단계들이 실행될 수 있으며 상기 설명되고 도시된 방법의 순서는 변경될 수 있다.

변형된 방법에서, 장치 특징의 실험이 특정 레벨의 ESD 모델을 통과하기 위하여 특정 장치 특징에 필요한 특정 설계 기준을 결정하기 위하여 실행될 수 있다. 예컨대, 도 4의 컬럼(76)에서 특정된 각각의 조건들은 실험이나 실제 장치 특징의 물리적 시험을 통하여 결정될 수 있으며, 일람표에 포함된다. 이어지는 다른 장치의 설계 동안 티어가 특정되면, 일람표가 참조될 수 있으며 특정 티어 내의 ESD 이벤트들의 모두를 통과하기 위하여 필요한 최소 특징 설계기준을 결정하기 위하여 사용된다. 예컨대, 특정 티어를 위한 컬럼(76)으로부터의 대부분의 강고한 특징 설계는 장치에 대한 불필요한 비용을 초래하는 장치의 과도한 설계 없이 특정 티어 내에서 모든 ESD 이벤트들에 장치가 충분히 탄력적인 것을 보증하도록 장치를 설계하는 데 사용될 수 있다.

본 발명의 실시예들은 그와 같이 진술된 경우를 제외하고 반도체 다이의 설계에 제한되는 것을 의미하지 않는다. 여러 실시예들이 시스템 보드, 인쇄회로기판, 마더보드, 인터페이스 보드 등과 같은 반도체 부품들만이 아니라 반도체 칩들의 설계에 적용될 수 있을 것으로 생각된다.

본 발명의 넓은 범위를 언급하는 수치 범위 및 파라미터들은 대략적임에도 불구하고, 특정 예들에 기재된 수치값들은 가능한 정확하게 보고된다. 그러나, 각각의 시험 측정들에서 발견된 표준편차로부터 불가피하게 초래된 특정 오차들을 일정한 수치값들은 내재적으로 포함한다. 또한, 여기 개시된 모든 범위들은 거기 포함되는 모든 부수적인 범위들을 포괄하는 것으로 이해된다. 예컨대, "10보다 작은"이라는 범위는 제로의 최소값과 10의 최대값 사이의 (그리고 포함하는) 모든 부수적인 범위들, 즉 제로와 같거자 제로보다 큰 최소값과 10과 같거나 10보다 작은 즉, 1-5의 최대값을 가지는 모든 부수적인 범위들을 포함할 수 있다. 특정의 경우에는 파라미터들에 대해 기재된 수치값들은 음의 값들을 취할 수 있다. 이 경우, "10보다 작은"이라고 기재된 예의 범위값은 음의 값들, 즉, -1, -2, -3, -10, -20, -30, 등의 값을 가질 수 있다.

본 발명이 하나 이상의 실시예들과 관련하여 설명되었지만, 변형예들 및/또는 수정예들이 첨부의 특허청구범위의 사상 및 범위로부터 벗어남이 없이 예시된 예들에 대해 이루어질 수 있다.

또한, 발명의 특정 특징이 여러 실시예들의 오직 하나에 대해서만 개시되었더라도, 이러한 특징은 주어지거나 특정의 기능을 위해서는 소망되고 유리할 수 있는 다른 실시예들의 하나 이상의 특징들과 결합할 수 있다.

또한, 상세한 설명 및 특허청구범위에서 "포함하는", "포함하다", "가지는", "가지다", "같이" 혹은 그 변형된 형태와 같은 용어들이 사용되는 한, 이러한 용어들은 "포함하는(comprising)"과 같은 용어에 유사하게 포함하는 것을 의미하도록 의도된다. "적어도 하나"라는 용어는, 열거된 사항들의 하나 이상이 선택됨을 의미하도록 사용된다. 또한, 상세한 설명 및 특허청구범위에서, 두 소재들과 관련하여, 다른 것 "위"에 있는 하나와 같이 사용되는 "위(on)"라는 용어는 소재들 사이의 적어도 어떤 접촉을 의미하나, "위(over)"는 소재들이 근접하나, 접촉이 가능하지만 요구되지는 않는 하나 이상의 부가적인 중간의 소재를 가질 수 있는 것을 의미한다. "위(on)" 또는 "위(over)"의 어느 것도 여기 사용되는 바와 같은 방향성을 의미하지는 않는다. "등각(conformal)"이라는 용어는 하부 소재의 각도들이 등각 소재에 의하여 보존되는 코팅소재를 설명한다. "약"이라는 용어는, 변경이 예시된 실시예에 대한 구조나 변경을 초래하지 않는 한도에서 열거된 값이 다소 변경될 수 있음을 의미한다. 마지막으로, "예시적인"은 설명이 그것이 이상적이라는 의미라기보다 설명이 예로서 사용된 것을 나타낸다.

발명의 다른 실시예들은 명세서 및 여기 개시된 발명의 실시의 고려로부터 이 기술 분야의 기술자들에게 명확하다. 명세서와 예들은 단지 예로서 고려되며 발명의 진실한 범위와 사상은 이하의 특허청구범위에 의하여 표시되는 것으로 의도된다.

60: 네트워크 시스템
62: 컴퓨터 장치
64:서버
70: 티어

Claims (7)

1. 컴퓨터판독가능한 기록매체로서:
   컴퓨터로 하여금 상호접속의 상세 기준의 공정 또는 인증방법을 수행하게 하는 컴퓨터판독가능한 저장기구를 구비하며,
   상기 상세 기준은 반도체장치 회로를 위한 복수의 방전(ESD) 명세를 포함하는 컴퓨터판독가능한 기록매체.
2. 제 1 항에 있어서,
   상기 상세 기준은:
   복수의 티어(tiers)들;
   복수의 티어들 각각 내의 복수의 상이한 방전(ESD) 모델들; 및
   상기 복수의 상이한 방전(ESD) 모델들 각각에 대한 복수의 ESD 실험 기준을 더 포함하는 컴퓨터판독가능한 기록매체.
3. 제 2 항에 있어서,
   상기 상세 기준은 또한 각각의 ESD 모델을 통과시키기 위해 필요한 알려진 값들의 일람표를 포함하는 컴퓨터판독가능한 기록매체.
4. 제 1 항에 있어서,
   상기 상세기준은 또한 복수의 상이한 방전(ESD) 모델들을 포함하며, 각각의 ESD 모델은 세트를 이루는 ESD 이벤트 상세를 포함하는 컴퓨터판독가능한 기록매체.
5. 반도체장치 부품을 설계하는(designing) 방법으로서:
   적어도 하나의 ESD 모델을 포함하는 세트를 이루는 반도체장치 부품 설계 기준을 특정하는(specifying) 단계;
   상기 반도체장치의 제조에 앞서, 상기 반도체장치 부품 설계 위에 적어도 하나의 ESD 모델을 위한 ESD 이벤트를 실험하는(simulating) 단계; 및
   실험을 통해 상기 반도체장치 부품 설계가 상기 적어도 하나의 ESD 모델에 대한 상기 ESD 이벤트에 대해 탄력성(resilient)이 있는 것을 인증하는(veri-fying) 단계를 포함하는 반도체장치 부품의 설계방법.
6. 제 5 항에 있어서,
   상기 세트를 이루는 반도체장치 부품설계 기준은 적어도 두 개의 ESD 모델들을 포함하며;
   상기 반도체장치 부품을 제조하기 앞서, 상기 반도체장치 부품 설계 위에 적어도 두 개의 ESD 모델 각각을 위한 ESD 이벤트를 실험하는 단계; 및
   실험을 통해 상기 반도체장치 부품 설계가 상기 적어도 두 개의 ESD 모델에 대한 상기 ESD 이벤트에 대해 탄력성이 있는 것을 인증하는 단계를 포함하는 반도체장치 부품의 설계방법.
7. 반도체 장치 회로의 설계방법으로서:
   방전 (ESD) 보호회로를 포함하는 반도체장치 회로를 설계하는 단계;
   상기 반도체장치 회로 상에 제 1 ESD 모델을 이용하여 제 1 ESD 이벤트를 실험하는 단계;
   상기 제1의 실험된 ESd 이벤트 중에 상기 반도체장치 회로가 실패하면:
   반도체 장치 회로의 어느 특징이 상기 제1 ESD 이벤트를 실패시켰는지 결정하는 단계;
   상기 제1 ESD 이벤트의 실패에 반응하여 수정을 위해 장치의 특징 파라미터를 선택하는 단계;
   상기 제1 ESD 이벤트 실패에 반응하여 선택된 상기 장치 특성 파라미터를 수정하는 단계; 및
   재차 상기 반도체장치 회로 상에 상기 제 1 ESD 이벤트를 실험하는 단계;
   상기 제 1 ESD 이벤트의 실험 후에, 상기 반도체장치 회로 상에서 상기 제1 ESD 모델과 상이한 제 2의 ESD 모델을 사용하여 제 2의 ESD 이벤트를 실험하는 단계;
   상기 제 2의 실험된 ESD 이벤트 동안 상기 반도체장치 회로가 손상되면: 반도체 장치 회로의 어느 특징이 상기 제 2 ESD 이벤트를 실패시켰는지 결정하는 단계;
   상기 제 2 ESD 이벤트의 실패에 반응하여 수정을 위해 장치의 특징 파라미터를 선택하는 단계;
   상기 제 2 ESD 이벤트의 실패에 반응하여 선택된 상기 장치 특성 파라미터를 수정하는 단계; 및
   재차 상기 반도체장치 회로 상에 상기 제 2 ESD 이벤트를 실험하는 단계를 포함하는 반도체 장치의 회로 설계방법.
   

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