KR20100079314A - 풀-칩의 결함 메탈라인 검출 방법 및 시스템 - Google Patents

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Abstract

풀-칩의 결함 메탈라인 검출 방법은 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계, 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계를 포함한다. 따라서 풀-칩의 결함 메탈라인 검출 방법은 정전기 방전 발생시 메탈라인들에 발생할 수 있는 결함을 검출하는 속도, 정확도 및 범위 면에서 우수하다.

Description

풀-칩의 결함 메탈라인 검출 방법 및 시스템 {METHODS AND SYSTEMS OF DETECTING METAL-LINE FAILURES FOR FULL-CHIP}
본 발명은 풀-칩의 결함 메탈라인 검출 방법 및 시스템에 관한 것으로서, 보다 상세하게는 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들에 발생할 수 있는 결함을 검출할 수 있는 풀-칩의 결함 메탈라인 검출 방법 및 시스템에 관한 것이다.
일반적으로 풀-칩은 외부에서 발생된 정전기 방전(electro static discharge; ESD)의 영향을 많이 받는다. 특히, 정전기 방전이 발생하는 경우에 풀-칩의 소자들 및 메탈라인들에 결함이 발생하면 풀-칩은 정상적으로 동작할 수 없다.
이러한 정전기 방전의 영향을 감소시키기 위하여 풀-칩에는 소자들 및 메탈라인들을 보호하기 위한 보호 회로들이 구비되는데, 이러한 보호 회로들로 인하여 풀-칩의 집적도 및 성능이 저하되는 문제점이 있다.
따라서 풀-칩의 설계 단계에서 정전기 방전 발생시 발생할 수 있는 메탈라인들의 결함 및/또는 소자들의 결함을 검출하고, 이를 개선하여 풀-칩을 제조하는 것 이 요구된다. 소자들 특히, 전계 효과 트랜지스터들의 결함에 대해서는 여러 방식들이 실제 사용되고 있으나, 메탈라인들의 결함에 대해서는 디자인 룰 체크(design rule check) 방식만이 제시되고 있을 뿐이다.
그러나 디자인 룰 체크 방식은 메탈라인들의 폭이 지정된 디자인 룰보다 작은지를 판단하여 메탈라인들의 결함을 검출하는 방식인데, 검출 속도, 검출 정확성 및 검출 적용 범위 면에서 효율성이 없어 풀-칩의 설계 단계에서 정전기 방전 발생시 발생할 수 있는 메탈라인들의 결함을 검출하는 데에는 적합하지 못하다.
상술한 문제점을 해결하기 위하여, 본 발명은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들에 발생할 수 있는 결함을 빠르고 정확하게 검출할 수 있으며, 내부 회로 내의 결함도 검출할 수 있어 검출 적용 범위가 넓은 풀-칩의 결함 메탈라인 검출 방법 및 시스템을 제공하는 것을 일 목적으로 한다.
본 발명은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들 및 전계 효과 트랜지스터들에 발생할 수 있는 결함을 빠르고 정확하게 검출할 수 있으며, 내부 회로 내의 결함도 검출할 수 있어 검출 적용 범위가 넓은 풀-칩의 시뮬레이션 방법을 제공하는 것을 일 목적으로 한다.
다만, 본 발명이 해결하고자 하는 과제는 상기에서 언급된 기술적 과제로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 기술적 과제들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있 을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법은 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계, 상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계 및 상기 전류의 밀도에 기초하여 상기 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계를 포함한다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 방법은 외부 장치로부터 입력된 상기 풀-칩의 네트리스트를 수정하여 상기 제 1 네트리스트를 생성하는 단계를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 방법은 상기 풀-칩의 레이아웃에 기초하여 상기 제 1 네트리스트를 생성하는 단계를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 제 1 네트리스트는 상기 소자들에 상응하는 전계 효과 트랜지스터들 및 커패시터들과 상기 메탈라인들에 상응하는 제 1 저항들에 관한 정보를 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 제 2 네트리스트로 변환하는 단계는 상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계, 상기 커패시터들을 제거하여 개방(open) 상태로 변환하는 단계 및 입력 핀과 접지 핀 사이에 전류 소스를 추가하는 단계를 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 전류 소스는 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계는 상기 전계 효과 트랜지스터들 각각의 드레인 전류를 계산하는 단계, 상기 전계 효과 트랜지스터들 각각의 드레인과 소스 간의 전압 차를 계산하는 단계 및 상기 드레인 전류를 상기 전압 차로 나눈 값을 상기 제 2 저항들 각각의 저항 값으로 설정하는 단계를 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 결함 메탈라인들을 검출하는 단계는 상기 전류의 밀도가 기 설정된 값을 초과하는 경우에 상기 메탈라인을 상기 결함 메탈라인으로 판단하는 단계를 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 방법의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 방법은 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템은 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 변환부, 상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 시뮬레이션 부 및 상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 검출부를 포함한다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 시스템은 외부 장치로부터 입력된 상기 풀-칩의 네트리스트를 수정하여 상기 제 1 네트리스트를 생성하는 인터페이스부를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 시스템은 상기 풀-칩의 레이아웃에 기초하여 상기 제 1 네트리스트를 생성하는 생성부를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 변환부는 상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하고, 상기 커패시터들을 제거하여 개방 상태로 변환하며, 입력 핀과 접지 핀 사이에 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스를 추가할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 변환부는 상기 전계 효과 트랜지스터들 각각의 드레인 전류 및 드레인과 소스 간의 전압 차를 계산하여 상기 드레인 전류를 상기 전압 차로 나눈 값을 상기 제 2 저항들 각각의 저항 값으로 설정할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 시스템은 상기 제 1 네트리스트에서 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하여 최종 네트리스트를 생성하 는 개선부를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 시스템은 상기 제 2 네트리스트에서 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하여 제 3 네트리스트를 생성하는 개선부를 더 포함할 수 있다.
상기 풀-칩의 결함 메탈라인 검출 시스템의 실시예에 의하면, 상기 풀-칩의 결함 메탈라인 검출 시스템은 상기 제 3 네트리스트에서 상기 제 2 저항들을 상기 전계 효과 트랜지스터들로 변환하고, 상기 커패시터들을 복원하며, 상기 전류 소스를 제거함으로써 최종 네트리스트를 생성하는 역변환부를 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 저장 매체는 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계, 상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계, 상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단계 및 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 수행하는 프로그램을 기록한다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 풀-칩의 설계 시스템은 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계, 상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르 는 전류의 밀도를 계산하는 단계, 상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단계 및 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 수행하는 프로그램을 실행한다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 풀-칩의 시뮬레이션 방법은 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트로부터 직류 전류 해석을 위해 변환된 제 2 네트리스트를 이용하여 정전기 방전에 의한 결함 메탈라인들을 검출하는 단계 및 상기 제 1 네트리스트에서 상기 전계 효과 트랜지스터들이 모델링 회로로 변환된 제 4 네트리스트를 이용하여 정전기 방전에 의한 결함 전계 효과 트랜지스터들을 검출하는 단계를 포함한다.
상기 풀-칩의 시뮬레이션 방법의 실시예에 의하면, 상기 제 2 네트리스트는 상기 제 1 네트리스트에서 상기 전계 효과 트랜지스터들을 저항들로 변환하고, 상기 커패시터들을 제거하여 개방 상태로 변환하며, 입력 핀과 접지 핀 사이에 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스를 추가함으로써 생성될 수 있다.
상기 풀-칩의 시뮬레이션 방법의 실시예에 의하면, 상기 결함 메탈라인들을 검출하는 단계는 상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계 및 상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단 계를 포함할 수 있다.
본 발명의 실시예들에 따른 풀-칩의 결함 메탈라인 검출 방법 및 시스템은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들에 발생할 수 있는 결함을 넓은 적용 범위에서 빠르고 정확하게 검출할 수 있으므로, 풀-칩의 설계 단계에서 정전기 방전을 고려한 풀-칩을 설계할 수 있다.
본 발명의 실시예들에 따른 풀-칩의 시뮬레이션 방법은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들 및 전계 효과 트랜지스터들에 발생할 수 있는 결함을 넓은 적용 범위에서 빠르고 정확하게 검출할 수 있으므로, 풀-칩의 설계 단계에서 정전기 방전을 고려한 풀-칩을 설계할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 제 1 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 1을 참조하면, 풀-칩의 결함 메탈라인 검출 방법은 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S120), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S140) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S160)를 포함할 수 있다.
전계 효과 트랜지스터들 및 커패시터들과 같은 소자들 및 메탈라인들을 포함하는 풀-칩(full-chip)을 제조함에 있어서 정전기 방전(electro static discharge; ESD)에 의한 메탈라인들의 결함 또는/및 결함 전계 효과 트랜지스터들을 풀-칩의 설계 단계에서 검출함으로써 정전기 방전을 고려한 풀-칩을 설계할 수 있다. 이를 위하여 풀-칩의 결함 메탈라인 검출 방법은 정전기 방전에 의한 메탈라인들의 결함을 풀-칩의 설계 단계에서 검출 및 개선함으로써 정전기 방전을 고려한 풀-칩을 설계할 수 있다. 이하, 풀-칩의 결함 메탈라인 검출 방법에 대해서 자세히 설명하기로 한다.
소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S120)에서는 풀-칩의 레이아웃(layout)에 기초하여 생성된 제 1 네트리스트(netlist)가 직류 전류(direct current; DC) 해석을 위한 제 2 네트리스트로 변환된다. 제 1 네트리스트는 전계 효과 트랜지스터들과 커패시터들에 관한 정보 및 메탈라인들에 상응하는 제 1 저항들에 관한 정보를 포함한다. 전계 효과 트랜지스터들이 제 2 저항들로 변환되고, 커패시터들은 제거되어 개방(open) 상태로 변환되며, 입력 핀과 접지 핀 사이에 전류 소스가 추가됨으로써 제 1 네트리스트가 제 2 네트리스트로 변환된다. 그 결과, 제 2 네트리스트는 메탈라인들에 상응하는 제 1 저항들, 전계 효과 트랜지스터들에 상응하는 제 2 저항들 및 전류 소스에 관한 정보만을 포함한다.
제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S140)에서는 제 1 네트리스트가 제 2 네트리스트 로 변환된 이후 제 2 네트리스트에 대한 직류 전류 해석이 수행되고, 이러한 직류 전류 해석에 기초하여 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도가 계산된다. 상술한 바와 같이, 제 2 네트리스트는 메탈라인들에 상응하는 제 1 저항들, 전계 효과 트랜지스터들에 상응하는 제 2 저항들 및 전류 소스에 관한 정보만을 포함하기 때문에, 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도는 정량적으로 계산될 수 있다. 이 때, 전류의 밀도는 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류를 메탈라인들의 폭으로 나눔으로써 계산된다.
메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S160)에서는 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도가 기 설정된 값 즉, 기준치를 초과하는지 여부에 따라 결함 메탈라인을 검출한다. 즉, 전류의 밀도가 기 설정된 값보다 큰 경우에는 정전기 방전 발생시 해당 메탈라인에 흐르는 과도한 전류에 의하여 메탈라인에 결함이 발생할 수 있으므로 풀-칩의 설계 단계에서 결함 메탈라인으로 판단함으로써 해당 메탈라인을 개선할 수 있게 한다.
이와 같이, 풀-칩의 결함 메탈라인 검출 방법은 직류 전류 해석이 가능한 제 2 네트리스트를 이용하기 때문에 결함 메탈라인의 검출 시간이 짧고, 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 결함 메탈라인을 검출하기 때문에 검출 정확도가 높으며, 내부 회로에 포함된 메탈라인들의 결함 여부도 판단할 수 있어 적용 범위가 넓다.
도 2는 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 제 1 네트리스트를 제 2 네트리스트로 변환하는 단계를 나타내는 도면이다.
도 2를 참조하면, 풀-칩의 결함 메탈라인 검출 방법에서 제 1 네트리스트를 제 2 네트리스트로 변환하는 단계(S120)는 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계(S220), 커패시터들을 제거하여 개방(open) 상태로 변환하는 단계(S240) 및 입력 핀과 접지 핀 사이에 전류 소스를 추가하는 단계(S260)를 포함할 수 있다.
전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계(S220)에서는 전계 효과 트랜지스터들이 각각의 드레인 전류 및 드레인과 소스 간의 전압 차에 기초하여 제 2 저항들로 변환되고, 커패시터들을 제거하여 개방 상태로 변환하는 단계(S240)에서는 커패시터들이 직류 전류 해석에 필요하지 않으므로 제거되어 개방 상태로 변환된다. 또한, 입력 핀과 접지 핀 사이에 전류 소스를 추가하는 단계(S260)에서는 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스가 입력 핀과 접지 핀 사이에 추가된다. 예를 들어, 정전기 방전에 의해 파손되는 모델 중에서 휴먼 바디 모델(human body model; HBM) 2000V에 해당하는 경우에는 1.3A의 전류를 공급하는 전류 소스가 입력 핀과 접지 핀 사이에 추가될 수 있다.
상기에서는 일반적으로 풀-칩이 포함하는 소자들이 전계 효과 트랜지스터들 및 커패시터들임을 고려하여 전계 효과 트랜지스터들 및 커패시터들이 직류 전류 해석을 위해 변환되는 단계가 설명되었으나, 이것은 하나의 예시로서 전계 효과 트 랜지스터들 및 커패시터들 외의 소자들을 포함하는 풀-칩의 경우에는 전계 효과 트랜지스터들 및 커패시터들 외의 소자들이 직류 전류 해석을 위하여 변환되는 단계가 더 추가될 수 있다.
도 3은 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계를 나타내는 도면이다.
도 3을 참조하면, 풀-칩의 결함 메탈라인 검출 방법에서 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계(S220)는 전계 효과 트랜지스터들 각각의 드레인 전류를 계산하는 단계(S320), 전계 효과 트랜지스터들 각각의 드레인과 소스 간의 전압 차를 계산하는 단계(S340) 및 드레인 전류를 드레인과 소스 간의 전압 차로 나눈 값을 제 2 저항들 각각의 저항 값으로 설정하는 단계(S360)를 포함할 수 있다.
전계 효과 트랜지스터들 각각의 드레인 전류를 계산하는 단계(S320)에서는 전계 효과 트랜지스터들 각각의 드레인 전류가 계산되고, 전계 효과 트랜지스터들 각각의 드레인과 소스 간의 전압 차를 계산하는 단계(S340)에서는 전계 효과 트랜지스터들 각각의 드레인과 소스 간의 전압 차가 계산된다. 여기서, 전계 효과 트랜지스터들 각각의 드레인 전류 및 드레인과 소스 간의 전압 차는 풀-칩의 제 1 네트리스트의 시뮬레이션을 통해 얻어질 수 있다. 드레인 전류를 드레인과 소스 간의 전압 차로 나눈 값을 제 2 저항들 각각의 저항 값으로 설정하는 단계(S360)에서는 제 2 저항들 각각의 저항 값으로 드레인 전류를 드레인과 소스 간의 전압 차로 나눈 값이 설정된다.
상술한 바와 같이, 전계 효과 트랜지스터들 각각은 각각의 드레인 전류 및 드레인과 소스 간의 전압 차에 기초하여 제 2 저항들로 변환되기 때문에 풀-칩의 제 2 네트리스트는 제 1 저항들, 제 2 저항들 및 전류 소스에 관한 정보만을 포함한다. 즉, 풀-칩의 결함 메탈라인 검출 방법은 풀-칩의 제 1 네트리스트를 직류 전류 해석이 가능한 제 2 네트리스트로 변환하고, 제 2 네트리스트에 대하여 직류 전류 해석을 함으로써 얻어진 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 결함 메탈라인들을 검출하기 때문에, 종래의 결함 메탈라인 검출 방법에 비하여 검출 속도, 검출 정확도 및 검출 적용 범위 면에서 우수하다. 상기에서는 전계 효과 트랜지스터들이 각각의 드레인 전류 및 드레인과 소스 간의 전압 차에 기초하여 제 2 저항들로 변환되는 단계가 설명되었으나, 이것은 하나의 예시로서 전계 효과 트랜지스터들이 제 2 저항들로 변환되는 단계에서 환경 변수, 가중치 등을 적용하는 단계가 포함될 수도 있다.
도 4는 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계를 나타내는 도면이다.
도 4를 참조하면, 풀-칩의 결함 메탈라인 검출 방법에서 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S160)를 살펴보면, 풀-칩의 제 1 네트리스트를 변환한 제 2 네트리스트에 대하여 직류 전류 해석을 함으로써 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도를 계산하고, 이러한 전류의 밀도가 기 설정된 값(즉, 기 준치)을 초과하는지 여부에 따라 해당 메탈라인이 결함 메탈라인인지를 판단(S420)한다.
상술한 바와 같이, 제 2 네트리스트에 대하여 직류 전류 해석을 하였을 때, 제 1 저항들 각각에 흐르는 전류를 메탈라인들 각각의 폭으로 나눈 값이 메탈라인들 각각에 흐르는 전류의 밀도에 해당한다. 따라서 제 1 저항들 각각에 흐르는 전류의 밀도가 기 설정된 값을 초과하는 경우에는 정전기 방전 발생시 해당 메탈라인들에 결함이 발생할 수 있으므로 해당 메탈라인들을 결함 메탈라인들로 판단(S440)하고, 제 1 저항들 각각에 흐르는 전류 밀도가 기 설정된 값을 초과하지 않는 경우에는 정전기 방전 발생시 해당 메탈라인들에 결함이 발생하지 않으므로 해당 메탈라인들을 비결함 메탈라인들로 판단(S460)한다. 이 때, 기 설정된 값 즉, 기준치는 정전기 방전 발생시 메탈라인들에 결함을 일으킬 수 있는 전류의 밀도에 상응하며, 요구되는 풀-칩의 설계 조건에 따라 다양하게 변경될 수 있다.
도 5a는 제 1 네트리스트의 예를 나타내는 회로도이고, 도 5b는 도 5a의 제 1 네트리스트가 변환된 제 2 네트리스트의 예를 나타내는 회로도이다.
도 5a 및 도 5b를 참조하면, 풀-칩의 제 1 네트리스트(100)는 소자들에 상응하는 전계 효과 트랜지스터들(TR1, ..., TR5)과 커패시터들(C1, ..., C4) 및 메탈라인들에 상응하는 제 1 저항들(R1, ..., R9)에 관한 정보들을 포함하고, 풀-칩의 제 2 네트리스트(200)는 메탈라인들에 상응하는 제 1 저항들(R1, ..., R9), 전계 효과 트랜지스터들(TR1, ..., TR5)이 변환된 제 2 저항들(IR1, ..., IR5) 및 전류 소스(CS)에 관한 정보들을 포함할 수 있다.
제 1 네트리스트(100)가 직류 전류 해석을 위하여 제 2 네트리스트(200)로 변환됨에 있어서, 전계 효과 트랜지스터들(TR1, ..., TR5)은 각각의 드레인 전류 및 드레인과 소스 간의 전압 차에 기초하여 제 2 저항들(IR1, ..., IR5)로 변환된다. 이 때, 제 2 저항들(IR1, ..., IR5)의 저항 값은 전계 효과 트랜지스터들(TR1, ..., TR5) 각각의 드레인 전류를 드레인과 소스 간의 전압 차로 나눈 값인데, 풀-칩의 제 1 네트리스트에 대하여 시뮬레이션을 수행함으로써 얻어질 수 있다. 커패시터들(C1, ..., C4)은 직류 전류 해석에서 필요하지 않기 때문에 제거되어 개방 상태로 변환된다. 즉, 직류 전류 해석에서는 커패시터들(C1, ..., C4)에 전류가 흐르지 않아 개방 상태와 동일시되므로 커패시터(C1, ..., C4)가 연결된 브랜치(branch)가 개방 상태로 변환된다. 또한, 입력 핀(PIN)과 접지 핀(PGND) 사이에는 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스(CS)가 추가된다. 예를 들어, 정전기 방전에 의해 파손되는 모델 중에서 휴먼 바디 모델 2000V에 해당하는 경우에는 1.3A의 전류를 공급하는 전류 소스(CS)가 입력 핀(PIN)과 접지 핀(PGND) 사이에 추가될 수 있다.
이와 같이, 소자들에 상응하는 전계 효과 트랜지스터들(TR1, ..., TR5)과 커패시터들(C1, ..., C4) 및 메탈라인들에 상응하는 제 1 저항들(R1, ..., R9)에 관한 정보들을 포함하는 제 1 네트리스트(100)가 메탈라인들에 상응하는 제 1 저항들(R1, ..., R9), 전계 효과 트랜지스터들(TR1, ..., TR5)에 상응하는 제 2 저항들(IR1, ..., IR5) 및 전류 소스(CS)에 관한 정보만을 포함하는 제 2 네트리스트(200)로 변환되기 때문에, 메탈라인들(R1, ..., R9) 각각에 흐르는 전류의 밀도 를 계산하기 위한 직류 전류 해석이 가능하며 직류 전류 해석을 통해 얻어진 전류의 밀도에 기초하여 결함 메탈라인들을 검출할 수 있다. 상기에서는 도 5a 및 도 5b를 참조하여 제 1 네트리스트를 제 2 네트리스트로 변환하는 과정을 설명하였지만, 이것은 하나의 예시로서 풀-칩이 전계 효과 트랜지스터들 및 커패시터들 외의 소자들을 더 포함하는 경우에는 전계 효과 트랜지스터들 및 커패시터들 외의 소자들이 직류 전류 해석을 위하여 변환되는 과정이 더 추가될 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 6을 참조하면, 풀-칩의 결함 메탈라인 검출 방법은 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트를 생성하는 단계(S510), 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S520), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S540) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S560)를 포함할 수 있다.
외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트를 생성하는 단계(S510)에서는 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함하는 제 1 네트리스트가 외부 장치로부터 입력된 풀-칩의 네트리스트에 기초하여 생성된다. 일반적으로 네트리스트의 포맷(format)은 이를 사용하는 프로그램 및/또는 장치에 따라 서로 상이할 수 있기 때문에, 외부 장치에서 생 성되는 다른 포맷의 네트리스트를 입력받아 결함 메탈라인을 검출하기 위해서는 외부 장치에서 생성되는 다른 포맷의 네트리스트를 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함하는 제 1 네트리스트로 수정 즉, 포맷 변환을 하는 것이 요구된다.
이후, 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S520), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S540) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S560)가 수행되는데, 이에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
도 7은 본 발명의 제 3 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 7을 참조하면, 풀-칩의 결함 메탈라인 검출 방법은 풀-칩의 레이아웃에 기초하여 제 1 네트리스트를 생성하는 단계(S610), 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S620), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S640) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S660)를 포함할 수 있다.
풀-칩의 레이아웃에 기초하여 제 1 네트리스트를 생성하는 단계(S610)에서는 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함하는 제 1 네트리스트가 풀-칩의 레이아웃에 기초하여 생성된다. 일반적으로 풀-칩은 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하므로 제 1 네트리스트는 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함하도록 풀-칩의 레이아웃에 기초하여 생성된다. 예를 들어, 메탈라인들에 관한 정보는 메탈라인들에 상응하는 제 1 저항들의 위치, 폭, 길이, 영역 등에 관한 정보들을 포함할 수 있다.
이후, 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S620), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S640) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S660)가 수행되는데, 이에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
도 8은 본 발명의 제 4 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 8을 참조하면, 풀-칩의 결함 메탈라인 검출 방법은 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S720), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S740), 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S760) 및 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 단계(S770)를 포함할 수 있다.
결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 단계(S770) 이전에 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계(S620), 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계(S640) 및 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계(S660)가 수행되는데, 이에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 단계(S770)에서는 정전기 방전 발생시 결함이 발생할 수 있다고 판단된 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들이 개선될 수 있다. 즉, 전류의 밀도는 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류를 메탈라인들의 폭으로 나눈 값이기 때문에, 결함 메탈라인들의 폭을 증가시키면 결함 메탈라인들에 흐르는 전류의 밀도가 낮아져서 정전기 방전 발생시 폭이 증가된 결함 메탈라인들에는 결함이 발생하지 않는다.
이와 같이, 풀-칩의 결함 메탈라인 검출 방법은 결함 메탈라인들을 검출하는 것에서 나아가 풀-칩의 설계 단계에서 결함 메탈라인들의 폭을 증가시켜 결함 메탈라인들을 개선함으로써 정전기 방전 발생시 풀-칩의 메탈라인들에 결함이 발생하지 않도록 할 수 있다. 다만, 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인 들을 개선하는 것은 하나의 예시로서, 결함 메탈라인들은 본 발명의 기술적 사상의 범위 내에서 다양한 방법으로 개선될 수 있을 것이다.
또한, 도 8에는 도시되지 않았지만 풀-칩의 결함 메탈라인 검출 방법은 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트를 생성하는 단계 또는 풀-칩의 레이아웃에 기초하여 제 1 네트리스트를 생성하는 단계를 포함함으로써, 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트를 생성하거나 또는 풀-칩의 레이아웃에 기초하여 직접 제 1 네트리스트를 생성할 수 있다.
도 9는 본 발명의 제 1 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 9를 참조하면, 풀-칩의 결함 메탈라인 검출 시스템(300)은 변환부(320), 시뮬레이션부(340) 및 검출부(360)를 포함할 수 있다.
변환부(320)는 풀-칩의 레이아웃(layout)에 기초하여 생성된 제 1 네트리스트(NET1)를 직류 전류 해석을 위한 제 2 네트리스트(NET2)로 변환한다. 즉, 변환부(320)는 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 상응하는 제 1 저항들에 관한 정보를 포함하는 제 1 네트리스트(NET1)를 입력받아 메탈라인들에 상응하는 제 1 저항들, 전계 효과 트랜지스터들에 상응하는 제 2 저항들 및 전류 소스에 관한 정보만을 포함하는 제 2 네트리스트(NET2)로 변환할 수 있다.
변환부(320)는 전계 효과 트랜지스터들을 제 2 저항들로 변환함에 있어서 전계 효과 트랜지스터들 각각의 드레인 전류를 드레인과 소스 간의 전압 차로 나눈 값을 제 2 저항들의 저항 값으로 설정하고, 커패시터들을 제거함에 있어서 커패시터들이 직류 전류 해석에 필요하지 않으므로 개방 상태로 변환하며, 입력 핀과 접지 핀 사이에 전류 소스를 추가함에 있어서 전류 소스가 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하도록 한다. 예를 들어, 정전기 방전에 의해 파손되는 모델 중에서 휴먼 바디 모델 2000V에 해당하는 경우에는 1.3A의 전류를 공급하는 전류 소스가 입력 핀과 접지 핀 사이에 추가될 수 있다.
상기에서는 일반적으로 풀-칩이 포함하는 소자들이 전계 효과 트랜지스터들 및 커패시터들임을 고려하여 변환부(320)가 전계 효과 트랜지스터들 및 커패시터들을 변환하는 것에 대해서 설명하였으나, 이는 하나의 예시로서 전계 효과 트랜지스터들 및 커패시터들 외의 소자들을 포함하는 풀-칩의 경우에는 변환부(320)가 직류 전류 해석을 위하여 전계 효과 트랜지스터들 및 커패시터들 외의 소자들을 변환할 수 있다.
시뮬레이션부(340)는 제 2 네트리스트(NET2)를 입력받아 직류 전류 해석을 수행한다. 즉, 시뮬레이션부(340)는 제 2 네트리스트(NET2)에 대한 직류 전류 해석을 통하여 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도(CD)를 계산하는데, 전류의 밀도(CD)는 제 1 저항들 각각에 흐르는 전류를 메탈라인들의 폭으로 나눔으로써 계산된다. 시뮬레이션부(340)에서 계산된 전류의 밀도(CD)는 검출부(360)로 출력된다. 이와 같이, 제 2 네트리스트(NET2)는 메탈라인들에 상응하는 제 1 저항들, 전계 효과 트랜지스터들에 상응하는 제 2 저항들 및 전류 소스에 관한 정보만을 포함하기 때문에, 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류를 정량적으로 측정하고 이를 메탈라인들의 폭으로 나눔으로써 정전기 방전 발생시 메탈라인들 각각에 흐를 수 있는 전류의 밀도(CD)를 정확하게 계산할 수 있다.
검출부(360)는 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류의 밀도(CD)가 기 설정된 값 즉, 기준치를 초과하는 경우에 해당 메탈라인을 결함 메탈라인으로 판단하여 결함 메탈라인 검출 신호(DS)를 출력한다. 이 때, 기 설정된 값은 정전기 방전 발생시 메탈라인들에 결함을 일으킬 수 있는 전류의 밀도에 상응하며, 요구되는 풀-칩의 설계 조건에 따라 다양하게 변경될 수 있다.
이와 같이, 풀-칩의 결함 메탈라인 검출 시스템(300)은 변환부(320)에서 제 1 네트리스트(NET1)를 제 2 네트리스트(NET2)로 변환하고, 시뮬레이션부(340)에서 제 2 네트리스트(NET2)에 대한 직류 전류 해석을 통하여 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 정량적으로 측정하며, 검출부(360)에서 메탈라인들 각각에 흐르는 전류의 밀도(CD)에 기초하여 결함 메탈라인들을 검출하기 때문에, 종래의 디자인 룰 체크(design rule check) 방식을 채용한 시스템에 비하여 결함 메탈라인들에 대한 검출 속도가 빠르고 검출 정확도가 높다. 또한, 풀-칩의 결함 메탈라인 검출 시스템(300)은 내부 회로에 포함된 메탈라인들의 결함 여부도 판단할 수 있기 때문에 적용 범위도 넓다.
도 10은 본 발명의 제 2 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 10을 참조하면, 풀-칩의 결함 메탈라인 검출 시스템(400)은 인터페이스부(410), 변환부(420), 시뮬레이션부(440) 및 검출부(460)를 포함할 수 있다.
인터페이스부(410)는 외부 장치로부터 입력된 풀-칩의 네트리스트(NET)를 수정하여 제 1 네트리스트(NET1)를 생성하고, 생성된 제 1 네트리스트(NET1)를 변환부(420)로 출력한다. 일반적으로 네트리스트의 포맷은 이를 사용하는 프로그램 및/또는 장치에 따라 서로 상이할 수 있기 때문에, 외부 장치에서 생성되는 다른 포맷의 네트리스트(NET)를 입력받아 풀-칩의 결함 메탈라인 검출 시스템(400)에서 결함 메탈라인을 검출하기 위해서는 외부 장치에서 생성되는 다른 포맷의 네트리스트(NET)를 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함하는 제 1 네트리스트(NET1)로 수정 즉, 포맷 변환을 할 수 있는 인터페이스부(410)가 필요하다.
이후, 풀-칩의 결함 메탈라인 검출 시스템(400)은 변환부(420)에서 제 1 네트리스트(NET1)를 직류 전류 해석을 위한 제 2 네트리스트(NET2)로 변환하고, 시뮬레이션부(440)에서 제 2 네트리스트(NET2)에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 계산하며, 검출부(460)에서 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 기초로 결함 메탈라인들을 검출하여 결함 메탈라인 검출 신호(DS)를 출력한다. 다만, 변환부(420), 시뮬레이션부(440) 및 검출부(460)에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
도 11은 본 발명의 제 3 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 11을 참조하면, 풀-칩의 결함 메탈라인 검출 시스템(500)은 생성부(510), 변환부(520), 시뮬레이션부(540) 및 검출부(560)를 포함할 수 있다.
생성부(510)는 풀-칩의 레이아웃에 관한 정보(FLI)를 입력받고, 풀-칩의 레이아웃에 기초하여 제 1 네트리스트(NET1)를 생성하며, 생성된 제 1 네트리스트(NET1)를 변환부(520)로 출력한다. 일반적으로 풀-칩은 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하므로 제 1 네트리스트(NET1)는 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들에 관한 정보를 포함한다. 예를 들어, 메탈라인들에 관한 정보는 메탈라인들에 상응하는 제 1 저항들의 위치, 폭, 길이, 영역 등에 관한 정보들을 포함할 수 있다.
이후, 풀-칩의 결함 메탈라인 검출 시스템(500)은 변환부(520)에서 제 1 네트리스트(NET1)를 직류 전류 해석을 위한 제 2 네트리스트(NET2)로 변환하고, 시뮬레이션부(540)에서 제 2 네트리스트(NET2)에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 계산하며, 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 기초로 결함 메탈라인들을 검출하여 결함 메탈라인 검출 신호(DS)를 출력한다. 다만, 변환부(520), 시뮬레이션부(540) 및 검출부(560)에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
도 12는 본 발명의 제 4 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 12을 참조하면, 풀-칩의 결함 메탈라인 검출 시스템(600)은 변환부(620), 시뮬레이션부(640), 검출부(660) 및 개선부(670)를 포함할 수 있다.
풀-칩의 결함 메탈라인 검출 시스템(600)은 변환부(620)에서 제 1 네트리스트(NET1)를 직류 전류 해석을 위한 제 2 네트리스트(NET2)로 변환하고, 시뮬레이션부(640)에서 제 2 네트리스트(NET2)에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 계산하며, 검출부(660)에서 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 기초로 결함 메탈라인들을 검출하여 결함 메탈라인 검출 신호(DS)를 개선부(670)에 출력한다. 다만, 변환부(620), 시뮬레이션부(640) 및 검출부(660)에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
개선부(670)는 검출부(660)에서 출력된 결함 메탈라인 검출 신호(DS)에 기초하여 제 1 네트리스트(NET1)에서 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하고, 최종 네트리스트(NETF)를 출력한다. 전류의 밀도(CD)는 메탈라인들에 상응하는 제 1 저항들 각각에 흐르는 전류를 메탈라인들의 폭으로 나눈 값이기 때문에, 결함 메탈라인들의 폭을 증가시키면 결함 메탈라인들에 흐르는 전류의 밀도(CD)가 낮아져서 정전기 방전 발생시 폭이 증가된 결함 메탈라인들에는 결함이 발생하지 않는다. 그러므로 개선부(670)에서 출력된 최종 네트리스트(NETF)에 기초하여 풀-칩을 제조하는 경우에는 정전기 방전 발생시 메탈라인들에 결함이 발생하지 않는 풀-칩을 제조할 수 있다.
따라서 풀-칩의 결함 메탈라인 검출 시스템(600)은 결함 메탈라인들을 검출하는 것에서 나아가 결함 메탈라인들의 폭을 증가시켜 결함 메탈라인들을 개선하는 개선부(670)까지 포함함으로써 풀-칩의 설계 단계에서 정전기 방전 발생시 풀-칩의 메탈라인들에 결함이 발생하지 않도록 하는 설계를 가능하게 한다. 다만, 개선 부(670)에서 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 것은 하나의 예시로서, 본 발명의 기술적 사상의 범위 내에서 개선부(670)는 결함 메탈라인들을 다양한 방법으로 개선하도록 설계 변경될 수 있다. 나아가, 도 12에는 도시되지 않았지만 풀-칩의 결함 메탈라인 검출 시스템(600)은 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트(NET1)를 생성하는 인터페이스부 또는 풀-칩의 레이아웃에 기초하여 제 1 네트리스트(NET1)를 생성하는 생성부를 더 포함하도록 설계될 수 있을 것이다.
도 13은 본 발명의 제 5 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 13을 참조하면, 풀-칩의 결함 메탈라인 검출 시스템(700)은 변환부(720), 시뮬레이션부(740), 검출부(760), 개선부(770) 및 역변환부(780)를 포함할 수 있다.
풀-칩의 결함 메탈라인 검출 시스템(700)은 변환부(720)에서 제 1 네트리스트(NET1)를 직류 전류 해석을 위한 제 2 네트리스트(NET2)로 변환하고, 시뮬레이션부(740)에서 제 2 네트리스트(NET2)에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 계산하며, 검출부(760)에서 메탈라인들 각각에 흐르는 전류의 밀도(CD)를 기초로 결함 메탈라인들을 검출하여 결함 메탈라인 검출 신호(DS)를 개선부(770)에 출력한다. 다만, 변환부(720), 시뮬레이션부(740) 및 검출부(760)에 대해서는 위에서 설명한 바 있으므로 자세한 설명은 생략하도록 한다.
개선부(770)는 검출부(760)에서 출력된 결함 메탈라인 검출 신호(DS)에 기초 하여 제 2 네트리스트(NET2)에서 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하고, 개선된 제 2 네트리스트(NET2) 즉, 제 3 네트리스트(NET3)를 생성하여 출력한다. 역변환부(780)는 제 3 네트리스트(NET3)에서 제 2 저항들을 전계 효과 트랜지스터들로 변환하고, 제거된 커패시터들을 복원하며, 추가된 전류 소스를 제거함으로써 최종 네트리스트(NETF)를 생성하여 출력한다. 즉, 역변환부(780)는 변환부(720)와 역의 동작을 수행한다. 이와 같이, 최종 네트리스트(NETF)에서는 정전기 방전 발생시 메탈라인들에 결함이 발생하지 않으므로, 역변환부(780)에서 출력된 최종 네트리스트(NETF)에 기초하여 풀-칩을 제조하는 경우 정전기 방전 발생시 메탈라인들에 결함이 발생하지 않는 풀-칩을 제조할 수 있다.
다만, 개선부(770)에서 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 것은 하나의 예시로서, 본 발명의 기술적 사상의 범위 내에서 개선부(770)는 결함 메탈라인들을 다양한 방법으로 개선하도록 설계 변경될 수 있다. 나아가, 도 13에는 도시되지 않았지만 풀-칩의 결함 메탈라인 검출 시스템(700)은 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트(NET1)를 생성하는 인터페이스부 또는 풀-칩의 레이아웃에 기초하여 제 1 네트리스트(NET1)를 생성하는 생성부를 더 포함하도록 설계될 수 있을 것이다.
도 14는 본 발명의 실시예들에 따른 풀-칩의 시뮬레이션 방법을 나타내는 도면이다.
도 14를 참조하면, 풀-칩의 시뮬레이션 방법은 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트로부터 직류 전 류 해석을 위해 변환된 제 2 네트리스트를 이용하여 정전기 방전에 의한 결함 메탈라인들을 검출하는 단계(S820) 및 제 1 네트리스트에서 전계 효과 트랜지스터들이 모델링 회로로 변환된 제 4 네트리스트를 이용하여 정전기 방전에 의한 결함 전계 효과 트랜지스터들을 검출하는 단계(S840)를 포함할 수 있다.
풀-칩의 시뮬레이션 방법은 전계 효과 트랜지스터들 및 커패시터들과 같은 소자들 및 메탈라인들을 포함하는 풀-칩을 제조함에 있어서 정전기 방전에 의한 메탈라인들의 결함 및 전계 효과 트랜지스터들의 결함을 풀-칩의 설계 단계에서 검출하고, 이러한 결함들을 개선함으로써 정전기 방전을 고려한 풀-칩을 설계할 수 있다. 이하, 풀-칩의 시뮬레이션 방법에 대해서 설명하기로 한다.
제 1 네트리스트로부터 직류 전류 해석을 위해 변환된 제 2 네트리스트를 이용하여 정전기 방전에 의한 결함 메탈라인들을 검출하는 단계(S820)에서는 전계 효과 트랜지스터들이 저항들로 변환되고, 커패시터들이 제거되어 개방 상태로 변환되며, 입력 핀과 접지 핀 사이에 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스가 추가됨으로써 제 1 네트리스트가 제 2 네트리스트로 변환된다. 이후, 제 2 네트리스트에 대한 직류 전류 해석에 기초하여 메탈라인들 각각에 흐르는 전류의 밀도가 계산되면, 메탈라인들 각각에 흐르는 전류의 밀도가 기 설정된 값을 초과하는지 여부에 따라 메탈라인들이 결함 메탈라인들에 해당하는지 판단된다.
제 1 네트리스트에서 전계 효과 트랜지스터들이 모델링 회로로 변환된 제 4 네트리스트를 이용하여 정전기 방전에 의한 결함 전계 효과 트랜지스터들을 검출하 는 단계(S840)에서는 전계 효과 트랜지스터들이 모델링 회로로 변환됨으로써 제 1 네트리스트가 제 4 네트리스트로 변환된다. 이후, 제 4 네트리스트에 대한 소자 해석 즉, 시뮬레이션에 기초하여 결함 전계 효과 트랜지스터들이 검출된다. 다만, 전계 효과 트랜지스터들을 모델링 회로로 변환하여 소자 시뮬레이션(해석)을 하는 것은 하나의 예시로서, 해당 기술 분야의 당업자라면 결함 전계 효과 트랜지스터들을 검출하기 위하여 다양한 방법을 사용할 수 있을 것이다.
본 발명의 실시예들에 따른 풀-칩의 시뮬레이션 방법에 의하면, 제 1 네트리스트로부터 직류 전류 해석을 위해 변환된 제 2 네트리스트를 이용하여 정전기 방전에 의한 결함 메탈라인들을 검출하는 단계(S820)는 외부 장치로부터 입력된 풀-칩의 네트리스트를 수정하여 제 1 네트리스트를 생성하는 단계 또는 풀-칩의 레이아웃에 기초하여 제 1 네트리스트를 직접 생성하는 단계를 더 포함할 수 있고, 검출된 결함 메탈라인들의 폭을 증가시킴으로써 결함 메탈라인들을 개선하는 단계를 더 포함할 수 있다. 또한, 제 1 네트리스트에서 전계 효과 트랜지스터들이 모델링 회로로 변환된 제 4 네트리스트를 이용하여 정전기 방전에 의한 결함 전계 효과 트랜지스터들을 검출하는 단계(S840)도 검출된 결함 전계 효과 트랜지스터들을 개선하는 단계를 더 포함할 수 있다.
이상, 본 발명의 실시예들을 참조하여 풀-칩의 결함 메탈라인 검출 방법, 풀-칩의 결함 메탈라인 검출 시스템 및 풀-칩의 시뮬레이션 방법에 대해서 설명하였지만, 이는 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있음을 알아야 할 것이다. 따라서 본 발명의 기술적 사상은 풀-칩의 결함 메탈라인 검출 방법을 수행하는 프로그램을 기록한 저장 매체, 풀-칩의 결함 메탈라인 검출 방법을 수행하는 프로그램을 실행하는 컴퓨터 시스템, 풀-칩의 시뮬레이션 방법을 수행하는 프로그램을 기록한 저장 매체, 풀-칩의 시뮬레이션 방법을 수행하는 프로그램을 실행하는 컴퓨터 시스템 등으로 확장될 수 있다.
본 발명에 따르면, 풀-칩의 결함 메탈라인 검출 방법, 시스템, 저장 매체 및 컴퓨터 시스템은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들에 발생할 수 있는 결함을 넓은 적용 범위에서 빠르고 정확하게 검출할 수 있고, 풀-칩의 시뮬레이션 방법은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들 및 전계 효과 트랜지스터들에 발생할 수 있는 결함을 넓은 적용 범위에서 빠르고 정확하게 검출할 수 있다. 따라서 본 발명의 기술적 사상은 풀-칩의 설계 단계에서 정전기 방전 발생시 메탈라인들 및/또는 소자들에 발생할 수 있는 결함들을 사전에 검출함으로써 정전기 방전을 고려한 풀-칩을 설계할 수 있는 반도체 설비 장비 등으로 확장될 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 2는 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 제 1 네트리스트를 제 2 네트리스트로 변환하는 단계를 나타내는 도면이다.
도 3은 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계를 나타내는 도면이다.
도 4는 도 1의 풀-칩의 결함 메탈라인 검출 방법에서 메탈라인들 각각에 흐르는 전류의 밀도에 기초하여 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계를 나타내는 도면이다.
도 5a는 제 1 네트리스트의 예를 나타내는 회로도이고, 도 5b는 도 5a의 제 1 네트리스트가 변환된 제 2 네트리스트의 예를 나타내는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 7은 본 발명의 제 3 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 8은 본 발명의 제 4 실시예에 따른 풀-칩의 결함 메탈라인 검출 방법을 나타내는 도면이다.
도 9는 본 발명의 제 1 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 10은 본 발명의 제 2 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 11은 본 발명의 제 3 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 12는 본 발명의 제 4 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 13은 본 발명의 제 5 실시예에 따른 풀-칩의 결함 메탈라인 검출 시스템을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 풀-칩의 시뮬레이션 방법을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
300: 풀-칩의 결함 메탈라인 검출 시스템
320: 변환부 340: 시뮬레이션부 360: 검출부

Claims (22)

  1. 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계;
    상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계; 및
    상기 전류의 밀도에 기초하여 상기 메탈라인들 중에서 결함이 있는 결함 메탈라인들을 검출하는 단계를 포함하는 풀-칩의 결함 메탈라인 검출 방법.
  2. 제 1 항에 있어서,
    외부 장치로부터 입력된 상기 풀-칩의 네트리스트를 수정하여 상기 제 1 네트리스트를 생성하는 단계를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  3. 제 1 항에 있어서,
    상기 풀-칩의 레이아웃에 기초하여 상기 제 1 네트리스트를 생성하는 단계를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  4. 제 1 항에 있어서, 상기 제 1 네트리스트는 상기 소자들에 상응하는 전계 효과 트랜지스터들 및 커패시터들과 상기 메탈라인들에 상응하는 제 1 저항들에 관한 정보를 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  5. 제 4 항에 있어서, 상기 제 2 네트리스트로 변환하는 단계는
    상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계;
    상기 커패시터들을 제거하여 개방(open) 상태로 변환하는 단계; 및
    입력 핀과 접지 핀 사이에 전류 소스를 추가하는 단계를 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  6. 제 5 항에 있어서, 상기 전류 소스는 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  7. 제 5 항에 있어서, 상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하는 단계는
    상기 전계 효과 트랜지스터들 각각의 드레인 전류를 계산하는 단계;
    상기 전계 효과 트랜지스터들 각각의 드레인과 소스 간의 전압 차를 계산하는 단계; 및
    상기 드레인 전류를 상기 전압 차로 나눈 값을 상기 제 2 저항들 각각의 저항 값으로 설정하는 단계를 포함하는 풀-칩의 결함 메탈라인 검출 방법.
  8. 제 1 항에 있어서, 상기 결함 메탈라인들을 검출하는 단계는
    상기 전류의 밀도가 기 설정된 값을 초과하는 경우에 상기 메탈라인을 상기 결함 메탈라인으로 판단하는 단계를 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  9. 제 8 항에 있어서,
    상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 방법.
  10. 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 변환부;
    상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 시뮬레이션부; 및
    상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 검출부를 포함하는 풀-칩의 결함 메탈라인 검출 시스템.
  11. 제 10 항에 있어서,
    외부 장치로부터 입력된 상기 풀-칩의 네트리스트를 수정하여 상기 제 1 네트리스트를 생성하는 인터페이스부를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  12. 제 10 항에 있어서,
    상기 풀-칩의 레이아웃에 기초하여 상기 제 1 네트리스트를 생성하는 생성부를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  13. 제 10 항에 있어서, 상기 변환부는 상기 전계 효과 트랜지스터들을 제 2 저항들로 변환하고, 상기 커패시터들을 제거하여 개방 상태로 변환하며, 입력 핀과 접지 핀 사이에 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스를 추가하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  14. 제 13 항에 있어서, 상기 변환부는 상기 전계 효과 트랜지스터들 각각의 드레인 전류 및 드레인과 소스 간의 전압 차를 계산하여 상기 드레인 전류를 상기 전압 차로 나눈 값을 상기 제 2 저항들 각각의 저항 값으로 설정하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  15. 제 14 항에 있어서,
    상기 제 1 네트리스트에서 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하여 최종 네트리스트를 생성하는 개선부를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  16. 제 14 항에 있어서,
    상기 제 2 네트리스트에서 상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하여 제 3 네트리스트를 생성하는 개선부를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  17. 제 16 항에 있어서,
    상기 제 3 네트리스트에서 상기 제 2 저항들을 상기 전계 효과 트랜지스터들로 변환하고, 상기 커패시터들을 복원하며, 상기 전류 소스를 제거함으로써 최종 네트리스트를 생성하는 역변환부를 더 포함하는 것을 특징으로 하는 풀-칩의 결함 메탈라인 검출 시스템.
  18. 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계;
    상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계;
    상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단계; 및
    상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 수행하는 프로그램을 기록한 저장 매체.
  19. 소자들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트를 직류 전류 해석을 위한 제 2 네트리스트로 변환하는 단계;
    상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계;
    상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단계; 및
    상기 결함 메탈라인들의 폭을 증가시킴으로써 상기 결함 메탈라인들을 개선하는 단계를 수행하는 프로그램을 실행하는 컴퓨터 시스템.
  20. 전계 효과 트랜지스터들, 커패시터들 및 메탈라인들을 포함하는 풀-칩에 관한 제 1 네트리스트로부터 직류 전류 해석을 위해 변환된 제 2 네트리스트를 이용하여 정전기 방전에 의한 결함 메탈라인들을 검출하는 단계; 및
    상기 제 1 네트리스트에서 상기 전계 효과 트랜지스터들이 모델링 회로로 변환된 제 4 네트리스트를 이용하여 정전기 방전에 의한 결함 전계 효과 트랜지스터들을 검출하는 단계를 포함하는 풀-칩의 시뮬레이션 방법.
  21. 제 20 항에 있어서, 상기 제 2 네트리스트는 상기 제 1 네트리스트에서 상기 전계 효과 트랜지스터들을 저항들로 변환하고, 상기 커패시터들을 제거하여 개방 상태로 변환하며, 입력 핀과 접지 핀 사이에 정전기 방전 발생시 발생되는 전류 값 중에서 최대 값에 해당하는 전류를 공급하는 전류 소스를 추가함으로써 생성되는 것을 특징으로 하는 풀-칩의 시뮬레이션 방법.
  22. 제 21 항에 있어서, 상기 결함 메탈라인들을 검출하는 단계는
    상기 제 2 네트리스트에 대한 상기 직류 전류 해석에 기초하여 상기 메탈라인들 각각에 흐르는 전류의 밀도를 계산하는 단계; 및
    상기 전류의 밀도가 기 설정된 값을 초과하는 경우 상기 메탈라인들을 결함 메탈라인들로 검출하는 단계를 포함하는 것을 특징으로 하는 풀-칩의 시뮬레이션 방법.
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