CN101901282A - 用于多个静电放电规范的互连检查和验证的方法 - Google Patents

Abstract

一种用于设计包括静电放电(ESD)保护电路的半导体器件电路的方法可包括利用至少一个——例如两个或三个——ESD测试模型，并将器件特征设计成使得它们能从两个或更多个ESD测试模型的破坏中恢复的器件模拟。

Description

用于多个静电放电规范的互连检查和验证的方法

相关申请的交叉引用

本申请要求2009年5月28提交的美国临时专利申请S/N.61/181,802的优先权，该申请的全部内容通过引用整体结合在本文中。

发明领域

本发明涉及半导体器件设计领域，且更具体地涉及静电放电电路和半导体芯片。

背景技术

已知半导体器件对因静电放电(ESD)引起的损坏敏感，因此通常包括ESD保护电路。在正常操作期间，半导体器件在输入板上接收传送到器件电路的信号。在ESD事件期间，ESD电流流过交流回路：从输入板至ESD器件然后至供电轨，并且从供电轨至接地节点，其中电流被消耗而没有对器件电路系统造成损坏。

ESD保护电路通常被设计成根据所需保护的类型和层级来通过若干不同的ESD测试模型(例如，ESD测试标准)之一。当前的ESD测试模型包括人体模型(HBM)、机器模型(MM)、带电器件模型(CDM)、传输线脉冲(TLP)模型、极快传输线脉冲(VF-TLP)模型、人金属模型(HMM)和电缆放电事件(CDE)等。

半导体芯片需要通过这些ESD规范。期待半导体芯片通过一个以上这些ESD测试规范并不稀奇。在设计要通过特定ESD模型的电路时考虑若干要素。

一般而言，随着诸如导线或互连之类的器件特征的横截面积的增加，ESD保护增加。用于该特征的材料也影响ESD保护，熔点越高且电阻越低的材料所提供的保护越好。与能够用作散热片的一个或多个相邻结构的接近度也影响对抗ESD的稳健性，因为在存在可用的散热片的情况下器件特征不会非常快地达到其熔点。类似地，周围电介质材料的吸热特性也影响ESD稳健性，具有高传热特性的电介质在ESD事件期间更有效地从导电结构吸收热，并且有助于使温度最低。

物理尺寸和参数影响结构的ESD稳健性和发生失效的ESD层级。ESD电路中诸如互连之类的导线宽度或晶体管栅极和至下层的触点尺寸通常被最小化，从而提供半导体芯片表面上的最大器件密度。然而，ESD电路系统必需足够稳健以耐受指定的ESD事件。尽管大多数器件电路的尺寸随着后续的器件换代而减小，ESD电路系统必需保持足够的大小和稳健性来防止因ESD事件引起的损坏。

在将半导体器件设计成使其通过一个ESD模型(例如，ESD规范)之后，能够测试该器件以确保它符合其它所需规范。典型的ESD测试包括将特定电压和电流的电荷放置在电容器上、并在特定的时间长度上使其放电到半导体器件。电压、电流和脉冲持续时间取决于用于测试的ESD模型。此外，取决于器件操作期间ESD事件的预期强度和所需保护层级，能够选择诸如2.0千伏(kV)、4.0kV、8.0kV等电压电平之类的各种模型值并供各种模型使用。

附图简述

包含在此说明书中且构成此说明书一部分的附图例示了本发明的实施例，而且与说明书一起用来说明本发明的原理。在附图中：

图1是描绘在半导体器件电路的设计期间使用的方法的一个实施例的流程图；

图2是描绘在半导体器件电路的设计期间使用的方法的另一个实施例的流程图；

图3是可供在半导体器件电路的设计期间使用的方法的一个实施例使用的计算机网络的示意图；以及

图4是描绘用于利用多个ESD模型的ESD验证测试的分层方法的示图。

应当注意到已经简化了附图的一些细节，并将这些附图绘制成便于理解本发明实施例而不是保持严格的结构精度、细节和比例。

实施例的描述

现在将具体参考本发明的现有实施例(示例性实施例)，其示例在附图中示出。在可能时，将在所有附图中使用相同的附图标记来指示相同或类似的部件。

半导体器件制造的现有方法一般包括在一个特定层级上对一个特定的静电放电(ESD)模型进行设计和测试。目前，设计规则和设计验证方法仅涉及一个ESD规范。然而，在半导体芯片的鉴定中，期望执行多种不同的测试，且要求器件“通过”这些测试。另外，预期在未来需要“分层可靠性”，其中要求设计系统基于ESD规范值——“层”或层级——来调节ESD设计规则。

对一个以上的ESD模型的设计和测试将有利于产生更可靠和更稳健的器件(例如，半导体芯片)。在一个以上ESD模型下检查对ESD的可恢复性的验证方法将得到为一个以上的ESD模型定制的更可靠器件，且仍具有最小化特征尺寸从而使器件密度最大化。这一方法可避免规范层级以下的金属失效、实现与多个ESD标准的顺应性、避免功能器件失效，并且避免影响模拟网络的电阻变化和潜在的金属失效。

图1描绘示例性方法10，该方法包括特征——例如在信号板和ESD网络之间的金属线——的一个或多个操作特性的设计检查和验证。本教示的各实施例可被实现为诸如Cadence

(Cadence设计系统公司，圣何塞，美国中部)、Knights Camelot^TM(Magma

设计自动化，圣何塞，美国中部)和Spice(SiSoft，梅纳德，MA)的半导体器件设计软件程序以及其它设计和观测环境的一部分。

在第一步骤12中，选择至少一个——例如两个或三个——ESD模型以包括在设计过程中。条件可包括例如利用人体模型(HBM)和机器模型(MM)的电路应对ESD可恢复的规范。在该步骤中，图形单元界面(GUI)将允许设计多个不同ESD规范(例如ESD模型)。这些ESD规范可包括HBM、MM、CDM、HMM、TLP、VF-TLP以及其它模型。这些模型选择可取决于例如客户规范和/或器件的最终用途以及与特定用途相关联的ESD事件的预期类型。在该步骤中，GUI将指定供半导体组件的鉴定调用的特定模型。设计系统将验证所有的关键互连、布线并选择器件大小以通过这些规范。

在第二步骤14中，选择用于每个ESD模型的电压、电路和脉冲条件。在HBM或MM模型的情况下，仅指定电压电平。在TLP模型的情况下，将指定脉冲宽度、上升时间和电流大小。例如，可指定电路应能对于人体模型在4kV电压下的损坏、以及机器模型在800V的损坏有恢复性。设计系统可在GUI中指定技术“分层”，其还将ESD规范归组。例如，可指定分层1为将不同模型的特定范围组合成组或层。以此方式，可将设计参数指定成确保通过该分层组中的所有规范。

在第三步骤16中，标识可能易受到ESD损坏的电连接。例如，从输入信号板至ESD网络的金属线可能受到ESD损坏。可将金属互连宽度限定成(对于给定的设计层级)足够大以通过组或分层内的所有规范。在半导体设计中，通过工艺技术限定膜厚和材料。基于给定的半导体工艺限定每个金属互连层级、通孔和触点。允许电路设计者改变互连线宽度、互连线长度、方向和设计层级。设计系统将标识布线互连特征、该特征的一个或多个尺寸，然后检查并验证对于该给定的膜厚和材料类型指定尺寸可能以某一概率指标符合ESD规范和ESD值。在半导体工艺的开发者、卡或板开发者的情况下，开发者有权限定膜厚和材料。

在第四步骤18中，标识可被设计以检查、验证或改进对ESD损坏的可恢复性的特征的要素。例如，对于技术开发者，标识金属线的横截面积、金属线的材料、用于改进导电性的衬垫、围绕金属特征的绝缘材料等。对于其中仅物理尺寸(例如，设计宽度和长度)受到控制的系统，可限定金属线的横截面积，然而金属线的材料、用于改进导电性的衬垫、围绕金属特征的绝缘材料等被预定义并标识。设计系统针对设计层级(或设计层)和材料类型进行设计，因为金属化的每个设计层级(或设计层)将具有不同的ESD稳健性。设计系统沿ESD输入和ESD网络之间的路径获取设计层级的信息。在该过程中，路径通过不同的金属层、通孔和触点；设计系统确定该路径并检查每个设计层级上的顺应性，以满足多个ESD规范和大小。

在第五步骤20中，调节改进ESD稳健性的要素，直到特征模拟指示该特征将通过在第一步和第二步中选择的ESD模型组合。设计系统还指定“没有通过”规范；限定警告设计者布线不符合规范的“标志”。

在第六步骤22中，测试与特征相关联的连接性，以确保电学完整性。在示例性实施例中，测试信号板和ESD网络之间沿金属线的电连接性。

一旦测试了易受ESD损坏的所有器件特征并通过指定的ESD模型和层级，就可利用另外的常规设计和制造工艺继续器件制造。

应该理解，本发明的该实施例或其它实施例的其它步骤可由本领域的技术人员构想到。此外，步骤的顺序是示例性的，且除本文指定以外的步骤次序是可能的。

在图2中描绘了另一个示例性实施例30。在该实施例中，该方法开始，并且指定“N”个ESD模型用于测试(32)。“N”个ESD模型可被指定为特定组或可靠性分层，其可包括特定模型和用于每个模型的特定电事件层级。例如，可选择人体模型(HBM)、机器模型(MM)和带电器件模型(CDM)用于半导体器件的测试，并且为每个模型限定特定的电压电平和诸如脉冲持续时间之类的其它测试参数(34)。一旦设计了初始电路(36)，就选择第一ESD模型(38)，在初始电路设计上模拟利用所选模型的ESD事件(40)，并且确定通过/未通过结果(42)。如果电路没有通过所模拟的ESD事件，则确定失效特征并选择特征设计参数以便改进(44)。改进所选的特征参数(46)，并且在重新设计的电路上再次模拟ESD事件。如果电路再次失效，则可进一步改进先前改进的特征设计参数，或者可选择与失效的特征有关的另一个设计特征以供改进。当电路通过该ESD模型时，如果另一个模型尚待测试(48)，则选择下一个ESD模型(50)，并且根据需要继续利用下一个ESD模型的测试(40)和电路的校正。当所模拟的电路通过在32限定的所有ESD模型模拟时，检查信号板和ESD元件之间的连接性并根据需要校正(52)。

图3描绘示例性计算机网络系统60，其可包括接收用户输入并显示半导体器件设计信息的一个或多个计算机设备62。该计算机网络系统还可包括服务器64。未单独描绘的服务器64、计算机设备62或另一个设备结构可包括计算机可读存储设备，诸如只读存储器、随机存取存储器、硬盘驱动器、CD、DVD、其它光介质、软盘驱动器等。计算机可读存储设备可具有存储的信息，该信息包括具有根据本教义提供对多个ESD规范的互连检查和验证的方法的模块的半导体器件设计软件。所存储的信息可使计算机执行互连规范标准的验证的过程和方法，该互连规范标准可包括用于半导体器件电路系统的多个ESD规范。

应注意到可从所描绘和描述的顺序修改各步骤，并且可执行其它附加步骤。因此，该描述提供了对多个ESD规范的互连检查和校验的方法的概括。

在另一个实施例中，可利用通过各个ESD模型所需的已知值的查找表来设计各设备元件参数。例如，如果已知在第一ESD模型下铝互连线需要特定面积的横截面来耐受给定电压的ESD事件，则最初可将互连线设计成该最小规范。在检查对第二ESD模型的顺应性时，如果第二模型对特征具有更大的损坏效果且需要更大的最小横截面积(或诸如不同材料、具有更好热导率的围绕电介质的其它设计标准等)来耐受ESD事件，则在该较大的横截面积(或其它设计标准)上指定特征。依次针对每个ESD模型检查受到ESD损坏的每个特征，并且使每个特征的最终设计值是通过最具损坏性的ESD模型所需的最小值。

与先前的实施例一样，可从所描述的顺序修改各步骤，并且可执行其它附加步骤。

图4是描绘在器件设计期间用于ESD建模的分层方法的实施例的示意图。该实施例包括“N”个不同分层70，“分层1”至“分层N”，每个分层指定一个或多个ESD模型72。器件或器件电路的分层要求基于预期该器件在其使用期间所遭受的ESD事件来指定，并且可将器件设计成耐受所指定分层内的所有ESD事件。

在特定器件或器件电路、以及器件应该通过的规范的初始设计之后，可在为该事件所指定的层级74处的电路上模拟例如分层1的事件——分层1ESD事件(在指定层级处的HBM模型)。如果器件或电路失效，则例如根据图2确定失效特征并选择要改进的特征设计参数。改进所选择的特征，并且再次执行电路模拟直到器件通过ESD事件。在列76中指明了通过ESD事件所需的与特定特征设计有关的示例性要素(例如特征尺寸等)。应注意到分层70、每个分层70内的ESD模型72、每个ESD模型72的测试层级74、通过每个ESD事件所需的设计要求76是任选的并且仅用于示例性目的。

随后，可在电路上模拟下一个分层1ESD事件(在指定层级处的MM模型)。依次模拟每个事件，并且改进失效特征直到电路通过所有的ESD事件。作为一个示例，第一分层1事件可要求人体模型(HBM)电压为4000V，机器模型(MM)电压为400V。分层1对象的第二示例可要求2000V的HBM电平和200V的MM电平。作为第二示例，可能需要开发一种需要通过HBM、MM、CDM、HMM和VF-TLP规范的产品。在这种情况下，该产品可能要求2000V的HBM、200V的MM、1000V的CDM、8000V的HMM和5A的VF-TLP事件。在这种情况下，将要求分层3通过用于产品鉴定的所有这些不同的事件。

关于图4，可在74处包括各种ESD事件条件，例如电压、安培、脉冲持续时间等中的一个或多个。对于特定模型，ESD事件条件对于不同分层可以是相同的，或者对于特定模型ESD事件条件对于不同分层可以是不同的。此外，在76标识的设计标准可包括允许在工艺开发之后的设计阶段修改的一个或多个参数，诸如线宽、互连线长度、方向、设计层级等。利用在76处针对特定分层标识的最严格设计标准设计电路能够得到能够通过所有指定的ESD事件模型和层级的电路。不超过在76处标识的最严格标准将使ESD电路的空间需求最小化。

在工艺被限定的情况下，在技术中限定材料类型。尽管开发者可改变材料，但材料类型可被指定。在大多数半导体开发中，膜厚和材料特性由半导体制造者预定义。可执行另外的方法步骤，并且可改变所描述和所描绘的方法的顺序。

在替换方法中，可执行器件特征的模拟以确定特定的器件特征通过指定层级处的ESD模型所需的特定设计标准。例如，在图4中列76处指定的每个要求可通过实际器件特征的模拟或物理测试来确定并将其包括在查找表中。当在另一个器件的后续设计期间指定分层时，可查阅查找表并将其用于确定通过指定分层内的所有ESD事件所需的最小特征设计标准。例如，用于指定分层的来自列76的大多数稳健特征可用于设计器件以确保该器件足够从指定分层内的所有ESD事件恢复，而不过度设计该器件，这将导致该器件的不必要的成本。

本发明的实施例不旨在限于半导体管芯的设计，除非明确地这样陈述。可构想到各实施例可被应用于其它半导体组件的设计，诸如系统板、印刷电路板、主板、接口板等以及半导体芯片。

尽管陈述本发明的宽范围的数值范围和参数是近似值，但在特定示例中陈述的数值范围被尽可能精确地报告。然而，任何数值固有地包含由于在其相应的测试测量中发现的标准差必然导致的某些误差。此外，应理解本文所公开的所有范围包括其中包含的任何和全部子范围。例如，“小于10”的范围可包括最小值0和最大值10之间的任何和全部子范围(且包括边界值)，即，最小值等于或大于0且最大值等于或小于10的任何和全部子范围，例如，1至5。在某些情况下，针对参数陈述的数值可采用负值。在这种情况下，陈述为“小于10”的范围的示例值可以采用负值，例如，-1、-2、-3、-10、-20、-30等。

尽管已经参考一个或多个实现示出本发明，但可对所示示例进行改变和/或修改而不背离所附权利要求的精神和范围。此外，尽管已经仅参考若干实现之一公开本发明的特定特征，但这些特征可与任何给定或特定功能所需要的且对其有利的其它实现的一个或多个其它特征组合。此外，就术语“包含”、“具有”、“带有”或其变形在本具体说明和权利要求书中使用的范畴而言，此类术语旨在以与术语“包括”相类似的方式作包括在内之解。术语“至少一个”用于表示所列出的项中的一个或多个可被选择。此外，在本文的讨论和权利要求中，针对两种材料所使用的术语“在...上”，一个在另一个上，表示材料之间的至少某些接触，而“在...上方”表示材料接近，但可能有一个或多个附加的介入材料，使得接触是可能的但不是必需的。如本文中所使用的，“在...上”或“在...上方”都不表示任何方向性。术语“共形”描述涂层材料，其中下层材料的角受到共形材料的保护。术语“约”指示所列出的值可有某种改变，只要改变不会导致所示实施例的过程或结构的不一致即可。最后，“示例性”指示该描述用作示例，而不表示它是理想的。对本领域普通技术人员而言，根据对此处公开的说明书的思考和本发明的实施，本发明的其它实施例将显而易见。本说明书和示例旨在仅被认为是示例性的，本发明的真实范围和精神由以下权利要求指明。

Claims (7)

1.一种计算机可读介质，包括：

计算机可读存储设备，使计算机执行互连规范标准的验证的过程和方法，

其中所述规范标准包括用于半导体器件电路的多个静电放电(ESD)规范。

2.如权利要求1所述的计算机可读介质，其特征在于，所述规范标准还包括：

多个分层；

所述多个分层的每一个内的多个不同ESD模型；以及

用于所述多个不同ESD模型的每一个的多个ESD模拟标准。

3.如权利要求2所述的计算机可读介质，其特征在于，所述规范标准还包括通过每个ESD模型所需的已知值的查找表。

4.如权利要求1所述的计算机可读介质，其特征在于，所述规范标准还包括多个不同ESD模型，其中每个ESD模型包括一组ESD事件规范。

5.一种用于设计半导体器件组件的方法，包括：

指定一组半导体器件组件设计标准，其中该组半导体器件组件设计标准包括至少一个ESD模型；

在制造所述半导体器件组件之前，在半导体器件组件设计上仿真所述至少一个ESD模型的ESD事件；以及

通过模拟验证所述半导体器件组件设计能从所述至少一个ESD模型的所述ESD事件恢复。

6.如权利要求5所述的方法，其特征在于：

所述一组半导体器件组件设计标准包括至少两个ESD模型；

在制造所述半导体器件组件之前，在半导体器件组件设计上模拟至少两个ESD模型的每一个的ESD事件；以及

通过模拟验证所述半导体器件组件设计能从所述至少两个ESD模型的所述ESD事件恢复。

7.一种用于设计半导体器件电路的方法，包括：

设计包括静电放电(ESD)保护电路的半导体器件电路；

在所述半导体器件电路上利用第一ESD模型模拟第一ESD事件；

如果在第一模拟ESD事件期间所述半导体器件电路失效：

确定哪个半导体器件电路特征未通过第一ESD事件；

响应于未通过第一ESD事件而选择器件特征参数以供修改；

修改响应于未通过第一ESD事件而选择的所述器件特征参数；以及

在所述半导体器件电路上再次模拟第一ESD事件；

在模拟第一ESD事件之后，在所述半导体器件电路上利用不同于第一ESD模型的第二ESD模型模拟第二ESD事件；

如果在第二模拟ESD事件期间所述半导体器件电路失效：

确定哪个半导体器件电路特征未通过第二ESD事件；

响应于未通过第二ESD事件而选择器件特征参数以供修改；

修改响应于未通过第二ESD事件而选择的所述器件特征参数；以及

在所述半导体器件电路上再次模拟第二ESD事件。

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