DE2830436A1 - Mehrfachphasen-taktueberwachungsschaltung - Google Patents

Mehrfachphasen-taktueberwachungsschaltung

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Description

PATENTANWALT DIPU-ING. 800C MÖNCHEN 22
KARL H. WAGNER gewORZMOHlSRASSE 5
POSTFACH 246
11. Juli 1978
78-T-3254 76E127
ROCKWELL INTERNATIONAL CORPORATION, 2230 East Imperial Highway, El Segundo, California 90245, V.St.A.
Mehrfachphasen-Taktüberwachungsschaltung
Die Erfindung bezieht sich auf eine Testschaltung zur kontinuierlichen Überwachung der Zuverlässigkeit von Taktgebern (Clocks), die ein Zwei- oder Vierphasen-Clock- oder Taktsystem aufweisen.
Übliche Mehrfachphasen-Clock- oder Taktüberwachungsschaltungen sind typischerweise externe Testschaltungen. Das heißt, die bekannten Taktmonitorschaltungen werden außerhalb des die zu testenden Taktgeber enthaltenden mikroelektronischen Chips hergestellt. Dies hat unerwünschte Wirkungen hinsichtlich einer Erhöhung des Raumverbrauchs, der Kosten und des LeistungsVerbrauchs, wobei der Gesamtwirkungsgrad des Takt- oder Clockmonitors reduziert wird.
Zusammenfassung der Erfindung. Kurz gesagt sieht die Erfindung allgemein eine auf dem Chip vorgesehene Testschaltung vor, um sowohl Taktgeber mit schmaler und großer Breite bei einem Mehrphasen-Taktsystem zu überwachen, und zwar für einen ordnungsgemäßen Kipp- oder Schaltbetrieb. Die Schaltung weist erste und zweite Testabschnitte von im wesentlichen identischer Konstruktion auf, um Taktgeber mit schmaler Breite bzw. Takt-
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geber mit breiter oder großer Breite zu überwachen. Die Testschaltung weist auch ein NOR-Gatter auf, um Ausgangssignale zu erzeugen, welche die Zuverlässigkeit der Taktgeber für das ordnungsgemäße Schalten angeben. Ein Paar von Signalinvertern liegt zwischen jedem Testabschnitt und den Eingangsklemmenmitteln des NOR-Gatters. Die Schaltung weist eine Vielzahl von Transistorvorrichtungen auf, die in besonderer Weise bezüglich einander bemessen sind, um den richtigen Schaltungsbetrieb vorzusehen.
Wenn ein Taktgeber richtig kippt oder schaltet, so wird ein Speicherkondensator des ersten oder zweiten TestabSchnitts geladen, um dadurch zu bewirken, daß die Ausgangsklemme des NOR-Gatters selektiv auf einen ersten Logikpegel festgelegt wird, der die Taktgeberzuverlässigkeit anzeigt. Sollte jedoch der Taktgeber darauffolgend ausfallen, so wird der Speicherkondensator des ersten oder zweiten Testabschnitts entladen, so daß die Ausgangsklemme des NOR-Gate selektiv auf einen zweiten Logikpegel gebracht wird, der einen Taktgeberausfall anzeigt.
Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:
Fig. 1 eine schematische Darstellung einer bevorzugten Schaltung des erfindungsgemäßen Taktmonitors;
Fig. 2 Beispiele von schmalen und breiten Wellenformen, die durch die Mehrf.achphasen-Taktgeber erzeugt werden, welche durch die Taktüberwachungsschaltung der Fig. 1 getestet werden.
Fig. 1 zeigt eine bevorzugte Schaltung der erfindungsgemäßen Mehrfachphasen-Taktgeberüberwachungsvorrichtung. Die Taktüberwachungsschaltung weist folgendes auf: Erste und zweite Taktsignaltestabschnitte 2 und 4; vier Signalinverter 6, 8, 10, 12 und ein NOR-Gatter 14, welches ein Ausgangssignal erzeugt,
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das die Gültigkeit (den ordnungsgemäßen Betrieb) oder den Ausfall jedes der getesteten Mehrphasen-Taktgeber anzeigt.
Typischerweise weist, wie man am besten in Fig. 2 erkennt, ein Mehrfachphasen-Taktgebersystem sowohl Einzelbreitentaktsignale (beispielsweise φ* und φ-) als auch Doppelbreitentaktsignale (beispielsweise ^1+2 un<^ $-3+4) auf. Der erste Taktsignaltestabschnitt 2 überwacht die Einfachbreiten-Mehrfachphasen-Taktsignale φ* und φ-, wohingegen der zweite Taktsignaltestabschnitt 4 die Doppelbreiten-Mehrfachphasen-Taktsignale ^1+2 und ^3+4 überwacht. Da die Konstruktion jedes der ersten und zweiten Takt- oder Clocksignaltestabschnitte 2 und 4 im wesentlichen identisch ist, wird im folgenden nur der erste Signaltaktabschnitt 2 der erfindungsgemäßen Taktüberwachungsvorrichtung im einzelnen beschrieben.
Der erste Taktsignaltestabschnitt 2 weist eine Vielzahl von Mehrfachklemmen-Halbleitertransistorvorrichtungen auf, wie beispielsweise p-Kanal-Feldeffekttransistoren (FET's) Q3 - O*Q· Eine erste Hälfte des Testabschnitts 2 weist einen Vorladungs-Feldeffekttransistor Q3 auf mit einer Leitungsbahn zwischen einer Source mit relativ negativem Bezugspotential Vn- und einem elektrischen Verbindungspunkt 15. Die entsprechenden Leitungsbahnen oder -pfade der Feldeffekttransistoren Q. und Qg sind miteinander elektrisch in Serie geschaltet, und zwar zwischen dem elektrischen Verbindungspunkt 15 und einer Source mit einem relativ positiven Bezugspotential,wie beispielsweise Erde. Die Steuer- oder Gate-Elektroden der FET's Q3 und Q4 sind mit einem Mehrfachphasen-Taktsignalgenerator (nicht gezeigt) verbunden, um das erste Einzelbreitentaktsignal φ* zu . empfangen. Die Gateelektrode des FET Q, ist mit dem Mehrfachphasen-Taktsignalgenerator zum Empfang des zweiten Einzelbreitentaktsignals φ- verbunden. Der Leitungspfad eines weiteren Feldeffekttransistors Q5 liegt zwischen dem elektrischen Verbindungspunkt 15und der Bezugspotentialquelle, wie beispielsweise Erde, wodurch der Leitungspfad des Transistors Q5 elektrisch parallelgeschaltet ist mit der Serienschaltung aus den Leitungspfaden der FET's Q4 und Qß. Die Gateelektrode des FET Qg ist mit einem elektrischen Verbindungspunkt 17 verbun-
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den. In einem bevorzugten Ausführungsbeispiel ist der FET Qtmit einem sehr hohen Ein-Widerstand (einer sehr kleinen Kanalbreite) bezüglich dem des Vorladungs- (precha,rged) FET Q_ und der FET's Q4 und Q6 hergestellt. Darüber hinaus ist der Ein-Widerstand der FET's Q4 und Q6 sehr niedrig gemacht bezüglich desjenigen des Vorladungs-FET Q3. Eine Platte eines ersten Ladungsspeicherkondensators C1 ist mit dem elektrischen Verbindungspunkt 15 verbunden. Die zweite Platte des Speicherkondensators C1 liegt an Erde.
Eine zweite Hälfte des ersten Taktsignaltestabschnitts 2 weist einen Vorladungs-Feldeffekttransistor Q0 auf, der einen Lei-
tungspfad zwischen der Bezugspotentialquelle VnD und e'inem elektrischen Verbindungspunkt 19 aufweist. Die entsprechenden Leitungspfade der Feldeffekttransistoren Qg und Q10 liegen miteinander elektrisch in Serie zwischen dem elektrischen Verbindungspunkt 19 und Erde. Die Gateelektroden der FET's Qg und Qg sind mit dem Mehrfachphasen-Taktsignalgenerator verbunden, um das Einzelbreitentaktsignal <f>- zu empfangen. Die Gateelektrode von FET Q10 ist mit dem Mehrfachphasen-Taktsignalgenerator verbunden, um das Einzelbreitentaktsignal 52L zu empfangen. Der Leitungspfad eines weiteren Feldeffekttransistors Q7 liegt zwischen dem elektrischen Verbindungspunkt 19 und Erde, wodurch der Leitungspfad des FET Q_ elektrisch parallel zur Serienschaltung der Leitungspfade Qg und Q10 liegt. Die Gateelektrode des FET Q7 ist mit dem elektrischen Verbindungspunkt 17 und infolgedessen auch mit der Gateelektrode des FET Q5 verbunden. In einem bevorzugten Ausführungsbeispiel ist der FET Q7 mit einem sehr hohen Ein-Widerstand bezüglich demjenigen der FET's Qg und Q10 hergestellt. Darüber hinaus wird der Ein-Widerstand der FET's Qg und Q1n sehr klein gemacht bezüglich des Ein-Widerstandes des Vorladungs-FET Q„. Eine Platte eines zweiten Ladungsspeicherkondensators C2 ist mit dem elektrischen Verbindungspunkt 19 verbunden. Die zweite Platte des Speicherkondensators C2 ist mit Erde mit der zweiten Platte des Ladungsspeicherkondensators C1 verbunden.
Da der Aufbau des zweiten Taktsignaltestabschnitts 4 der erfin-
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dungsgemäßen Taktüberwachungsschaltung im wesentlichen identisch zum ersten Testabschnitt 2 der Überwachungsschaltung ist, wird nur eine kurze Beschreibung des zweiten Testabschnitts 4 gegeben. Feldeffekttransistoren Q11 bis Q„o, die den zweiten Takt-Signaltestabschnitt 4 bilden, sind eingesetzt für die entsprechenden Feldeffekttransistoren Q_ bis Q1 des ersten Taktsignaltes tabs chnitts 2,und dritte und vierte Speicherkondensatoren C_ und C4 sind eingesetzt für Speicherkondensatoren C1 und C2. Darüber hinaus sind die Gateelektroden der FET's Q11 und Q12 (ähnlich den FET1S Q3 und Q.) verbunden mit dem Mehrfachphasen-Taktsignalgenerator, um das erste Doppelbreitentaktsignal ^1+? zu empfangen. Die Gateelektrode des FET Q14 (ähnlich dem FET Q,) ist mit dem Mehrfachphasen-Taktsignalgenerator zum Empfang des zweiten Doppelbreitentaktsignals ^3+4 verbunden. Die Gateelektroden der FET's Q15 und Q-. g (ähnlich den FET's Qg und Qg) sind verbunden mit dem Mehrfachphasen-Taktsignalgenerator zum Empfang des zweiten Doppelbreitentaktsignals 0o+4· Di-e Gateelektrode des FET Q„o ist (ähnlich dem FET Q4 ) mit dem Mehr-
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fachphasen-Taktsignalgenerator zum Empfang des ersten Doppelbreitentaktsignals Φλ, η verbunden. Die Gateelektroden der FET's Q13 und Q14 sind (ähnlich den FET's Q5 und Q7) miteinander an einem elektrischen Verbindungspunkt 22 (ähnlich dem elektrischen Verbindungspunkt 17) verbunden. Die elektrischen Verbindungspunkte 17 und 22 sind miteinander verbunden. Speicherkondensator C3 liegt zwischen einem elektrischen Verbindungspunkt 20 (ähnlich dem elektrischen Verbindungspunkt 15) und Erde« Speicherkondensator C4 liegt zwischen einem elektrischen Verbindungspunkt 24 (ähnlich dem elektrischen Verbindungspunkt 19) und Erde.
,Die entsprechenden Leitungspfade eines Paars von Feldeffekttransistoren Q1 und Q2 sind miteinander in Serie geschaltet, und zwar zwischen den Bezugspotentialquellen V D und Erde. Die Gateelektrode des FET Q1 ist ebenfalls mit der V-.- Bezugspotentialquelle verbunden. Die Gateelektrode und eine Leitungspfadelektrode des FET Q2 sind miteinander und mit dem elektrischen Verbindungspunkt 17 des ersten Taktsignaltestabschnitts 2
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verbunden. In einem bevorzugten Ausführungsbeispiel wird FET Q2 mit einem sehr niedrigen Ein-Widerstandswert (einer sehr großen Kanalbreite) bezüglich dem des FET Q1 hergestellt. Ein Paar von Signalinvertern 6 und 8 liegt zwischen dem ersten Taktsignaltestabschnitt 2 und dem NOR-Gate 14. Ein zweites Paar von Signalinvertern 10 und 12 liegt zwischem dem Taktsignaltestabschnitt 4 und dem NOR-Gatter 14. Da die Konstruktion der Inverter 6und 8 im wesentlichen identisch zu der der Inverter IO und 12 ist, werden im einzelnen nur die Inverter 6 und 8 beschrieben. Der Inverter 6 weist ein Paar von Feldeffekttransistoren Q1 „ und Q20 auf, deren entsprechenden Leitungspfade miteinander in Serie zwischen V und Erde geschaltet sind. Die Gateelektrode des FET Q1q liegt an der Vn -Bezugspotentialquelle und die Gateelektrode des FET Q2 ist mit dem elektrischen Verbindungspunkt 15 des ersten Taktsignaltestabschnitts 2 verbunden, wobei der elektrische Verbindungspunkt 15 eine Eingangsklemme des Inverters 6 bildet. Der Inverter 8 besitzt ein Paar von Feldeffekttransistoren Q21 und Q22/ deren entsprechende Leitungspfade elektrisch in Serie zwischen VDQ und Erde geschaltet sind. Die Gateelektrode des FET Q21 ist mit der V -Bezugspotentialquelle verbunden, und die Gateelektrode des FET Q22 ist mit dem elektrischen Verbindungspunkt 19 des ersten Taktsignaltestabschnitts 2 verbunden, wobei der elektrische Verbindungspunkt 19 eine Eingangsklemme des Inverters 8 bildet. In einem bevorzugten Ausführungsbeispiel werden die FET's Q2 und Q22 mit einem sehr niedrigen Ein-Widerstand (einer sehr großen Kanalbreite) bezüglich dem der FET's Q1g und Q21 ausgebildet.
Da die Konstruktion der Signalinverter 10 und 12 im wesentlichen identisch zu dem Aufbau der Inverter 6 und 8 ist, sei hier nur eine kurze Beschreibung der Inverter 10und 12 gegeben. Die Feldeffekttransistoren Q33 und Q3. des Inverters 10 sind ähnlich den entsprechenden Feldeffekttransistoren Q19 und Q2 des Inverters 6 vorgesehen. Jedoch ist die Gateelektrode des FET Q24 mit dem elektrischen Verbindungspunkt 20 des zweiten Taktsignaltes tabschnitts 4 verbunden, wobei der elektrische Verbindungspunkt 20 eine Eingangsklemme des Inverters TO bildet. Die Feldeffekttransistoren Q25 und Q26 des Inverters 12 sind ähnlich den Feldeffekttransistoren Q21 und Q32 des Inverters 8 vorgesehen.
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Jedoch ist die Gateelektrode des FET Q?ß mit dem elektrischen Verbindungspunkt 24 des zweiten Taktsignalabschnitts 4 verbunden, wobei der elektrische Verbindungspunkt 24 eine Eingangsklemme des Inverters 12 bildet.
Das NOR-Gatter 14 der erfindungsgemäßen Taktüberwachungsschaltung umfaßt fünf Feldeffekttransistoren Q7 bis Qo1* Die Gateelektrode und eine Leitungspfadelektrode des FET Q27 sind mit der V D~ Bezugspotentialquelle verbunden. Die zweite Verbindungspfadelektrode des FET Q27 ist mit einem elektrischen Verbindungspunkt 34 verbunden, der eine Ausgangsklemme von sowohl NOR-Gatter als auch der erfindungsgemäßen Taktüberwachungsschaltung bildet. Der Leitungspfad des FET Q „ liegt zwischen Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Q„8 ist mit einem elektrischen Verbindungspunkt 26 verbunden, der zwischen den Leitungspfaden der FET's Q. und Q des Inverters 6 gebildet ist. Der elektrische Verbindungspunkt 26 bildet eine erste Eingangsklemme des NOR-Gatters 14. Der Leitungspfad des FET Q g liegt zwischen der Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Q g ist mit einem elektrischen Verbindungspunkt 28 verbunden, der zwischen den entsprechenden Leitungspfaden der FET's Q?1 und Q22 des Inverters 8 gebildet ist. Der elektrische Verbindungspunkt 28 bildet eine zweite Eingangsklemme des NOR-Gatters 14. Der Leitungspfad des FET Qon liegt zwischen Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Q_ liegt an einem elektrischen Verbindungspunkt 30, der zwischen den entsprechenden Leitungspfaden der FET's Q?_ und Q„. des Inverters 10 gebildet ist. Der elektrische Verbindungspunkt 30 bildet eine dritte Eingangsklemme des NOR-Gatters 14. Der Leitungspfad des FET Q_,- liegt zwischen Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Ο.-., ist mit einem elektrischen Verbindungspunkt 32 verbunden, der zwischen den entsprechenden Leitungspfaden der FET's QJC. und Q26 des Inverters 12 gebildet ist. Der elektrische Verbindungspunkt 32 bildet eine vierte Eingangsklemme des NOR-Gatters 14. In einem bevorzugten Ausführungsbeispiel wird FET Q„7 mit einem sehr hohen Ein-Widerstand (einer sehr kleinen Kanalbreite)
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bezüglich dem Ein-Widerstandswert für die FET's Q_„ bis Q^1 hergestellt.
Fig. 2 zeigt die Wellenformen der Mehrfachphasen-Taktsignale, die durch die erfindungsgemäße Taktüberwachungsschaltung der Fig. 1 getestet werden sollen. Jedes der Einzelbreitentaktsignale φ. und 5Zi3 und jedes der Doppelbreitentaktsignale $zL „ und Φ-3+α kippen oder schalten zwischen einem relativ hohen HI (wahr)-Logikpegel entsprechend einem negativen Spannungssignal, wie beispielsweise V, und einem relativ niedrigen LOW (falsch)-Logikpegel entsprechend einem relativ positiven Spannungssignal, wie beispielsweise Erde.
Wie im folgenden noch im einzelnen erläutert werden wird, empfängt dann, wenn jeder der Mehrfachphasen-Taktgeber richtig umschaltet oder kippt, jeder der elektrischen Verbindungspunkte 15, 19, 20 und 24 der ersten und zweiten Taktsignaltestabschnitte 2 und 4 eine nahezu konstante negative Spannungsladung. Der elektrische Verbindungspunkt 34 des NOR-Gatters 14 (d.h. die Ausgangsklemme des Taktüberwachers) empfängt jedoch ein relativ negatives Spannungssignal über den Leitungspfad des FET Q97' wobei dieses Signal die Taktgeberzuverlässigkeit anzeigt. Wenn jedoch irgendeiner oder mehrere der Mehrphasen-Taktgeber nicht richtig kippt oder kippen, so werden einige der elektrischen Verbindungspunkte 15, 19, 20 und 24 entladen. Die Ausgangsklemme 34 empfängt dann andererseits ein relativ positives Spannungssignal (beispielsweise Erde) über den Leitungspfad einer der NOR-Gatter-FET's Q2g' Q2Q' Q30 und °-31' wobei dieses Signal einen Taktgeberausfall anzeigt. Da der Schaltungsbetrieb der ersten und zweiten Taktsignaltestabschnitte 2 und 4 im wesentlichen identisch ist, wird nur der Betrieb des ersten Abschnitts im einzelnen erläutert.
Die Zuverlässigkeit, mit der das eine schmale Breite aufweisende φ*-Clocksignal auf einen relativ hohen HI(logischen "1")-Pegel kippt, wird getestet mittels der ersten Hälfte des ersten Clock-
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signaltestabschnitts 2, der die FET's Q3 bis Q6 und Speicherkondensator C1 aufweist. Unter gleichzeitiger Bezugnahme auf Fig. 1 und 2 erkennt man, daß während eines Zeitintervalls φ ^ dann, wenn ein ordnungsgemäß gekipptes φ.-Taktsignal einen relativ HI-Logikpegel hesitzt und ein richtig gekipptes ^-Taktsignal einen relativ LOW(logischen 11O")-Pegel besitzt, die FET's Q, und Q. leitend gemacht werden, da das relativ HI-Pegeltaktsignal $zL an die Gateelektroden derselben angelegt wird. Wie zuvor beschrieben, ist der FET Q5 mit einem relativ hohen Ein-Widerstand (verglichen mit den FET's Q4 und Qg) hergestellt, und FET Q2 ist mit einem relativ niedrigen Ein-Widerstand (verglichen mit Q..) hergestellt. FET Qfi wird nichtleitend gemacht, da das relativ niedrige LOW-Pegel-Taktsignal φ- an die Gateelektrode angelegt ist. Daher wird der FET Q,- nahezu nichtleitend gemacht, da die Gateelektrode desselben, die mit dem elektrischen Verbindungspunkt 17 verbunden ist, eine Spannung über den Leitungspfad des FET Q- empfängt, wobei diese Spannung kaum das Schwellenerfordernis des FET Q^ übersteigt. Somit werden der elektrische Verbindungspunkt 15 und Speicherkondensator C1 auf eine relativ negative Spannung über den Leitungspfad des Vorladungs-FET Q3 aufgeladen. Solange das φ*-Taktsignal weiterhin in wiederholter Weise auf einen relativ hohen HI-Logikpegel während jedes darauffolgenden Taktzyklus kippt, so daß der elektrische Verbindungspunkt 15 und die Speicherkapazität C. über FET Q3 vorgeladen werden, wird der Speicherkondensator C. nicht über den Leitungspfad des FET Q5 entladen. Infolgedessen wird der FET Q2 , der den ersten Testabschnittsignalinverter 6 bildet, leitend gemacht, da die Gateelektrode desselben ebenfalls durch die relativ negative Spannung am elektrischen Verbindungspunkt 15 (d.h. der Eingangsklemme des Inverters 6) geladen wird. Der elektrische Verbindungspunkt 26 des Inverters 6 (d.h. die erste Eingangsklemme des NOR-Gatters 14) ist über den Leitungspfad des FET Q30 auf Erde festgelegt (clamped). Wenn daher das φ ^-Taktsignal ordnungsgemäß auf einen relativ hohen HI-Logikpegel kippt, so wird die Gateelektrode des FET Q28 des NOR-Gatters 14 ebenfalls auf Erde an der NOR-Gatter-Eingangsklemme 26 festgelegt. Demgemäß wird FET Q„„ nichtleitend gemacht. Die Taktüberwachungsvorrichtungs-Ausgangsklemme
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34 wird auf ein negatives Spannur.gspegelsignal getrieben, und zwar über den Leitungspfad des FET Q27* der dadurch die Gültigkeit {den ordnungsgemäßen Betriebszustand) des φ^-Taktsignals während des φ ^-Zeitintervalls anzeigt.
Sollte jedoch das φ*-Taktsignal nicht auf einen relativ hohen HI-Pegel während des φ*-Zeitintervalls bei darauffolgenden Taktzyklen kippen, so daß der Vorladungs-FET Q- nichtleitend gemacht wird, so wird der Kondensator C1 schließlich entladen und der elektrische Verbindungspunkt 15 wird auf Erde festgelegt, und zwar über den Leitungspfad des FET Q- des Signalinverters 6 der leitendgemacht wird, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 15 verbunden ist. Der FET Q19 des Inverters 6 wird daraufhin leitend gemacht, da die Gateelektrode desselben mit der V -Bezugspotentialquelle verbunden ist. Der elektrische Verbindungspunkt 26 des Inverters 6 (d.h. die erste Eingangsklemme des NOR-Gates 14) empfängt ein relativ negatives Spannungssignal über den Leitungspfad des FET Q19· Der FET Q33 des NOR-Gatters 14 wird leitend gemacht, um den elektrischen Verbindungspunkt 34 zu treiben, da die Gateelektrode des FET Q_a mit dem elektrischen Verbindungspunkt 26 verbunden ist. Daher wird während des φ*-Zeitintervalls dann, wenn das φ«-Taktsignal nicht ordnungsgemäß auf einen relativ hohen HI-Logikpegel kippt, die Taktüberwachungsausgan gsklemme, gebildet durch den elektrischen Verbindungspunkt 34 des NOR-Gatters 14, auf Erde festgelegt über die Leitungsbahn des FET Q2R' ^^ au^ diese Weise eine Anzeige für das Ausfallen des φ* -Taktsignals während des φ*-Zeitintervalls vorzusehen.
Die Zuverlässigkeit, mit der die Schmalbreiten-0.. -Taktsignale auf einen relativ niedrigen LOW (logischen "O")-Pegel kippen, wird mittels der zweiten Hälfte des ersten Taktsignaltestabschnitts 2 getestet, der die FET1S Q« bis Q1 und Speicherkondensator C2 umfaßt. Während eines mit φ 3 bezeichneten Zeitintervalls werden dann, wenn ein richtig kippendes 0..-Taktsignal einen relativ niedrigen LOW-Pegel besitzt und ein richtiges kippendes ^--Taktsignal einen relativ hohen HI-Pegel aufweist, die FET1S QQ und QQ leitend gemacht, da das relativ
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hohe HI-Pegel-Taktsignal φ-> an die Gateeiektroder. der FET 1S Q
und Qg angelegt ist. FET Q1 ist nichtleitend gemacht, da das relativ niedrige LOW-Pegel-Taktsignal φ« an dessen Gateelektrode angelegt ist. Wie zuvor beschrieben, wird der FET Q7 mit einem relativ hohen Ein-Widerstand hergestellt. Daher ist der FET Q7 nahezu nichtleitend gemacht, da seine Gateelektrode, die mit dem elektrischen Verbindungspunkt 17 in Verbindung steht, über den Leitungspfad des FET Q2 eine Spannung empfängt, die kaum das Schwellenerfordernis des FET Q7 übersteigt. Somit wird der elektrische Verbindungspunkt 19 und der Speicherkondensator C- auf eine relativ negative Spannung über den Leitungspfad des Vorladungs-FET Qg aufgeladen. Solange der elektrische Verbindungspunkt 19 und der Speicherkondensator C2 über FET Qp vor auf geladen sind, wird der Speicherkondensator C2 ni-cht über den Leitungspfad des FET Q7 entladen. Infolgedessen wird der den ersten Testabschnitt-Signalinverter 8 bildende FET Q22 leitend gemacht, da dessen Gateelektrode ebenfalls durch die relativ negative Spannung am elektrischen Verbindungspunkt 19 (d.h. der Eingangsklemme des Inverters 8) geladen wird. Der elektrische Verbindungspunkt 28 des Inverters 8 (d.h. die zweite Eingangsklemme des NOR-Gatters 14) ist über den Leitungspfad des FET Q22 auf Erde festgelegt. Wenn daher das {zL-Taktsignal ordnungsgemäß auf ein relativ niedriges LOW-Logikniveau (Pegel) kippt, so wird die Gateelektrode des FET Q„g des NOR-Gatters 14 ebenfalls auf Erde festgelegt an der zweiten NOR-Gattereingangsklemme 28. Demgemäß wird der FET Q„„ nichtleitend gemacht. Die Taktüberwachungsausgangsklemme 34 wird auf ein negatives Spannungspegelsignal über den Leitungspfad des FET Q27 getrieben, welches dadurch die Gültigkeit des φ*-Taktsignals während des 0,-Zeitintervalls anzeigt.
Sollte jedoch das φ.-Taktsignal nicht ordnungsgemäß auf einen relativ niedrigen LOW-Pegel während des 0.,-Zeitintervalls kippen (sondern andererseits auf einem relativ hohen HI-Pegel verbleiben), so wird jeder der FET1S Qg, Qg und Q1 leitend gemacht, da ein relativ hohes HI-Pegelsignal an deren Gateelektroden angelegt wird. Wie zuvor beschrieben, werden die FET's Qg und Q1 mit einem relativ niedrigen Ein-Widerstands (und einer
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sehr großen Kanalbreite) bezüglich dem des Vorladungs-FET Q„ hergestellt. Daher wird infolge der relativ kleinen kombinier-
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ten Ein-Widerstände der FET's Qg und Q1 der Speicherkondensator C2 entladen und der elektrische Verbindungspunkt 19 wird auf Erde während des φ~-Zeitintervalls festgelegt, und zwar über die Leitungspfade der FET's Q9 und Q1 . Das FET Q33 des Signalinverters 8 wird nichtleitend gemacht, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 19 (d.h. der Eingangsklemme des Inverters 8) verbunden ist. Der FET Q21 des Inverters 8 wird daraufhin leitend gemacht, da dessen Gateelektrode mit der Vn -Bezugspotentialquelle verbunden ist. Der elektrische Verbindungspunkt 28 des Inverters 8 (d.h. die zweite Eingangsklemme des NOR-Gatters 14) empfängt ein relativ negatives Spannungssignal über den Leitungspfad des FET Q31. Der FET Q39 des NOR-Gatters14 wird leitend gemacht, um den elektrischen Verbindungspunkt 34 zu treiben, da die Gateelektrode des FET Q29 mit dem elektrischen Verbindungspunkt 28 verbunden ist. Wenn daher während des 0.,-Zeitintervalls das φ.-Taktsignal nicht richtig auf einen relativ niedrigen LOW-Logikpegel kippt, so wird die Taktüberwachungsausgangsklemme, gebildet durch den elektrischen Verbindungspunkt 34 des NOR-Gatters 14, über den Leitungspfad des FET Q29 auf Erde festgelegt, um dadurch eine Anzeige des Ausfalls des φ*-Taktsignals während des 03~Zeitintervalls vorzusehen.
Da die erste Hälfte des ersten Taktsignaltestabschnitts 2 (der die FET's Q3 bis Qg und Speicherkondensator C1 aufweist) identisch im Aufbau mit der zweiten Hälfte (d.FET's Q7 bis Q1 und Speicherkondensator C3 aufweist) ist und da das ^-Taktsignal das gleiche wie das φ*-Taktsignal ist (mit der Ausnahme, daß das ^-.-Taktsignal verzögert oder um 180 verschoben ist), wird das 0,-Taktsignal in identischer Weise wie das 0..-Taktsignal getestet. Jedoch testet die zweite Hälfte des ersten Taktsignaltestabschnitts 2 die Zuverlässigkeit des 03~Taktsignals beim Kippen auf einen relativ hohen HI-Logikpegel während des 03-Zeitintervalls, während die erste Hälfte des ersten Taktsignaltestabschnitts 2 die Zuverlässigkeit testet, mit der das {^-Taktsignal auf einen relativ niedrigen LOW-Logikpegel während des φ*-Zeitintervalls kippt.
Die Feldeffekttransistoren (FET's Q19 bis Q22)' welche die
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Signalinverter 6 und 8 bilden, werden verwendet, um zu bestimmen, ob jeder der φ*- und 03-Taktgeber oder Clocks in zuverlässiger Weise kippt oder, anderenfalls, ausfällt, wobei als Ergebnis ein konstanter Ausgangsspannungspegel im Bereich der Spannungen zwischen V und Erde erzeugt wird. In einem bevorzugten Ausführungsbeispiel sind die FET's Q1 q und Q„ mit besonderen Schwellenspannungen ausgewählt, um so sicherzustellen, daß der elektrische Verbindungspunkt 15 in dem Falle auf oder nahe Erde festgelegt (clamped) ist, daß ein Mehrphasen-Taktgeber nicht richtig kippt. Die Schwellenspannung der FET's ζ).,« und Q_ (und auch diejenige der FET's Q_ bis Q1o) ist typischerweise -1,0 Volt Gleichspannung (wenn V mit -5 Volt Gleichspannung ausgewählt ist). Darüber hinaus ist der FET Q_Q speziell derart bemessen, daß seine Gateelektrode eine Spannung von beispielsweise mindestens 1,5 Volt negativer als die Schwellenspannung empfangen muß, um leitend gemacht zu werden. Als erstes Beispiel sei angenommen, daß der Ausgangsspannungspegel eines ausgefallenen φ«-Taktgebers auf irgendeiner Spannung (beispielsweise -2,0 Volt) in einem Spannungsbereich zwischen Erde und -3,5 Volt Gleichspannung konstant verbleibt. Daherwerden während des φ*-Zeitintervalls der elektrische Verbindungspunkt 15 und der Speicherkondensator C1 auf einen Spannungspegel von annähernd -1 Volt Gleichspannung voraufgeladen (einen Schwellenpegel positiver als das konstante φ ^- Taktsignal angelegt an die Gateelektrode des Vorladungs-FET1S Q-)c Somit wird der FET Q2o nichtleitend gemacht, da dessen mit dem elektrischen Verbindungspunkt 15 verbundene Gateelektrode eine unzureichende Spannung empfängt. Der FET Q28 wird leitend gemacht, da dessen Gate mit der V -Quelle über den Leitungspfad des FET Q1g und Inverterausgangsklemme 26 verbunden ist. Somit wird während des φ*-Zeitintervalls die durch den elektrischen Verbindungspunkt 34 des NOR-Gates 14 gebildete Taktgeberüberwachungs-Ausgangsklemme auf Erde über den Leitungspfad des FET Q2o festgelegt, um dadurch eine Anzeige des Ausfalls des ^1-Taktgebers vorzusehen.
Als zweite Beispiel sei angenommen, daß der Ausggangsspannungspegel eines ausgefallenen ^--Taktgebers konstant auf -3,5 Volt
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Gleichspannung verbleibt. Somit werden während des ^..-Zeitintevalls der elektrische Verbindungspunkt 15 und der Speicherkondensator C. auf einen Spannungspegel von annähernd -2,5 Volt Gleichspannung vorgeladen (einen Schwellenpegel positiver als das konstante φ«-Taktgebersignal angelegt an die Gateelektrode des FET Q3). Daher wird der FET Q2 gerade leitend gemacht, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 15 verbunden ist, um die minimale erforderliche Schwellenspannung zu empfangen. In der zuvor beschriebenen Weise wird die Taktgeberüberwachungs-Ausgangsklemme, gebildet durch den elektrischen Verbindungspunkt 34 des NOR-Gates 14, auf ein negatives Spannungspegelsignal über den Leitungspfad des FET Q2-, getrieben, der (in unrichtiger Weise) die Zuverlässigkeit des φ ^-Taktgebers während des φ..-Zeitintervalls anzeigt. Es muß jedoch auch die zweite Hälfte des ersten Taktsignaltestabschnitts 2, bestehend aus FET's Q- bis Q1 und Speicherkondensator C2, betrachtet werden.
Wenn während des gi~-Zeitintervalls der Ausgangssignalpegel eines ausgefallenen φ«-Taktgebers konstant auf irgendeiner Spannung im Bereich der Spannungen zwischen -2 Volt Gleichspannun bis V verbleibt, um dadurch FET Q1 zu betätigen, so ist der elektrische Verbindungspunkt 19 auf Erde festgelegt, und zwar über die Leitungspfade der FET's Q und Q1 » da die EinWiderstände der FET's Qg und Q1 relativ niedrig bezüglich desjenigen von FET Qg sind, und da die Gateelektrode des FET Qg mit einem relativ hohen HI-Pegel 9J3-Taktsignal beliefert ist. Daher wird der FET Q22 nichtleitend gemacht, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 19 verbunden ist. In einem bevorzugten Ausführungsbeispiel sind die FET's Qi und Q22(des Inverters 8) mit einer bestimmten Schwellenspannung (beispielsweise -1 Volt Gleichspannung) ausgewählt, um sicherzustellen, daß der elektrische Verbindungspunkt 19 auf oder nahe Erde festgelegt ist im Falle, daß ein Mehrphasen-Taktgeber für das ordnungsgemäße Schalten oder Kippen ausfällt. Darüber hinaus ist der FET Q22 in besonderer Weise derart bemessen, daß dessen Gateelektrode eine Spannung von mindestens 1,5 Volt negativer empfangen muß als dessen Schwellenspannung,
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um leitend gemacht zu werden. Eine ausreichende Spannung wird an die Gateelektrode des FET Q„g über den Leitungspfad des FET Q21 angelegt. Somit wird FET Q39 leitend gemacht und die Taktgeberüberwachungsvörrichtungs-Ausgangsklemme, welche den elektrischen Verbindungspunkt 34 des NOR-Gatters 14 umfaßt, wird auf Erde festgelegt über den Leitungspfad des FET Q.„, um auf diese Weise eine Anzeige für den Ausfall des 52$ -Taktsignals während des 03~Zeiterintervalls vorzusehen. Daher wird eine Kombination von Tests durch den ersten Taktgebersignaltestabschnitt 2 vorgesehen, wobei sich diese Tests miteinander überlappen (der elektrische Verbindungspunkt 15 spricht auf irgendeine Spannung im Bereich von Spannungen zwischen Erde bis -3,5 Volt Gleichspannung an, und der elektrische Verbihdungspunkt 19 spricht auf irgendeine Spannung im Bereich der Spannung zwischen -2 Volt Gleichspannung bis V an). Wenn somit der 9J1-Taktgeber irgendeinen konstanten Ausgangsspannungspegel zwischen Erde und Vn vorsieht, so empfängt mindestens eine der Eingangsklemmen (beispielsweise 26 oder 28) des NOR-Gates 14 ein relativ hohes HI-Logikpegelsignal, um dadurch die den elektrischen Verbindungspunkt 34 aufweisende Taktgeberüberwach ungsausgangsklemme auf Erde festzulegen, um eine Anzeige für den Ausfall des φ*-Taktgebers vorzusehen.
Wenn der φ~-Taktgeber ausfällt, d.h. nicht mehr richtig kippt, aber ansonsten einen konstanten Ausgangsspannungspegel zwischen Erde und V vorsieht, so wird die Taktgeberüberwachungsausgangsklemme, welche den elektrischen Verbindungspunkt 34 des NOR-Gatters 14 aufweist, auf Erde festgelegt, um eine Anzeige für den Ausfall während eines der φ-- oder 0..-Zeitintervalle vorzusehen. Der 0_-Takt wird für einen konstanten Ausgangsspannungspegel in identischer Weise wie der φ*-Takt getestet. Wenn jedoch der 0.,-Takt für einen konstanten Ausgangsspannungspegel getestet wird, so spricht der elektrische Verbindungspunkt 19 der zweiten Hälfte des Testabschnitts 2 auf den Bereich der Spannungen zwischen Erde und -3,JVoIt Gleichspannung an, während der elektrische Verbindungspunkt 15 der ersten Hälfte des Test- ab'schnitts 2 auf den Bereich der Spannungen zwischen -2 Volt Gleichspannung bis Vn-. anspricht.
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Die eine große Breite aufweisenden Mehrphasentakte oder Taktgeber ^1+2 unc^ ^-5+4 werden auf das richtige Kippverhalten hin durch den zweiten Taktsignaltestabschnitt 4 überprüft oder getestet. Insbesondere wird der $zL 2~Takt in einer Weise identisch zu der getestet, mit der der φ ..-Takt getestet wird, wohingegen der 03+.-Takt in identischer Weise in der Weise getestet wird, mit der der 0_-Takt getestet wird.
Abwandlungen der Erfindung, insbesondere des oben beschriebenen bevorzugten Ausführungsbeispiels, sind möglich. Beispielsweise repräsentieren die in Fig. 2 gezeigten Wellenformen von eine schmale und eine große Breite aufweisenden Takten ein Vierphasen-Taktgebersystem«, Die erfindungsgemäße Taktgeberüberwachungsschaltung ist aber auch zum Testen von Taktgebern geeignet, die ein Zweiphasen-Taktgebersystem bilden. Wenn ein Zweiphasen-Taktgebersystem verwendet wird, so wird der zweite Taktsignaltest 4 eliminiert. Es sei auch darauf hingewiesen, daß die φ*- φ~-, Φλ,ο~1 ^3+4~ un^ VnDSignalpegel und auch die vorgeschlagenen Schwellenspannungen der Feldeffekttransistoren, die die vorliegende Taktüberwachungsschaltung bilden, als Beispiele ausgewählt wurden. Es können auch andere geeignete Signalpegel oder Spannungen verwendet werden.
Zusammenfassend sieht die Erfindung somit eine Testschaltung vor, die in kontinuierlicher Weise sowohl eine schmale Breite (φ* und φ~) aufweisende, als auch eine breite Breite (°-ι+2 und 0o+4) aufweisende Mehrfachphasen-Taktgeber überprüft im Hinblick auf richtiges Kippen oder Schalten. Wenn irgendeiner der Taktgeber oder Takte ausfällt beim Kippen (d.h. auf einem konstanten Ausgangsspannungspegel verbleibt) oder aber wenn .irgendeiner der 5ZS1- und 9S3- oder ^1+2" und ^3+4"Taktgeber zur gleichen Zeit "ein" sind, so sieht die Schaltung ein entsprechendes Ausgangssignal vor, welches einen Taktgeberausfall anzeigt.
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Claims (16)

Ansprüche
1. / Schaltung zum Testen der Zuverlässigkeit von Taktgebern eines Multiphasen-Taktgebersystems zum wiederholten Schalten zwischen ersten und zweiten wiederholt auftretenden Taktsignalpegeln, gekennzeichnet durch Quellenmittel zur Erzeugung einer Vielzahl von Bezugspotentialen, erste Ladungsspeicherkapazitätsmittel, Mittel zur Aufladung der ersten Ladungsspeicherkapazitätsmittel während eines ersten Phasenzeitintervalls, erste und zweite Multiklemmen-Halbleitervorrichtungen elektrisch in Serie geschaltet zur Bildung eines ersten möglichen Entladungspfades zwischen den ersten Ladungsspeicherkapazitätsmitteln und den Quellenmitteln,
wobei die Steuerklemme der ersten Multiklemmenvorrichtung mit einem ersten der zu untersuchenden Multiphaseh-Taktgeber verbunden ist,
daß die Steuerklemme der zweiten Multiklemmenvorrichtung mit einer zweiten der zu untersuchenden Multiphasen-Taktgeber verbunden ist,
daß eine dritte Multiklemmen-Halbleitervorrichtung zwischen den ersten Ladungsspeicherkapazitätsmitteln und den Quellenmitteln zur Bildung eines zweiten möglichen Entladungspfades liegt,
daß die ersten Ladungsspeicherkapazitätsmittel geladen verbleiben während eines zweiten Phasenzeitintervalls, wenn jeder der ersten und zweiten zu untersuchenden Taktgeber zwischen ersten und zweiten Signalpegeln schaltet oder die ersten Ladungsspeicherkapazitätsmittel entladen werden über einen der ersten oder zweiten möglichen Entladungspfade während des zweiten Phasenzeitintervalls, wenn einer der ersten und zweiten zu untersuchenden Taktgeber ausfällt und nicht zwischen den ersten und zweiten Signalpegeln schaltet, daß Äusgangsklemmenmittel auf die Ladung der ersten Ladungs-
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Speicherkapazitätsmittel ansprechen, und daß Mittel vorgesehen sind, um selektiv die Ausgangsklemmenmittel mit den Sourcemitteln zu verbinden, um ein erstes der erwähnten Bezugspotentiale dann zu erhalten, wenn die erstenLadungsSpeicherkapazitätsmittel geladen verbleiben, um dadurch die Taktgeberzuverlässigkeit anzuzeigen, oder wobei die Mittel die Ausgangsklemmenmittel mit den Quellenmittteln verbinden, um ein zweites der Bezugspotentiale dann zu empfangen, wenn die ersten Ladungsspeicherkapazitätsmittel entladen werden, um dadurch einen Taktgeberausfall anzuzeigen.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zum Vorladen der ersten Ladungsspeicherkapazitätsmittel und jeder der erwähnten ersten, zweiten und dritten Multi- oder Mehrfachklemmen-Halbleitervorrichtungen einen Feldeffekttransistor aufweisen.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Ein-Widerstand des erwähnten dritten Feldeffekttransistors wesentlich höher ist als derjenige der ersten und zweiten Feldeffekttransistoren .
4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Ein-Widerstand des Vorladungsmittel-Feldeffekttransistors wesentlich höher liegt als derjenige der ersten und zweiten Feldeffekttransistoren.
5. Schaltung nach Anspruch 1, gekennzeichnet durch vierte und fünfte Mehrfach- oder Multiklemmen-Halbleitervorrichtungen verbunden .in elektrischer Serienschaltung, wobei die Steuerklemme und eine Leitungspfadklemme der vierten Mehrfachklemmenvorrichtung mit den Sourcemitteln verbunden ist, und wobei die Steuerklemme und eine Leitungspfadklemme der fünften Mehrfachklemmenvorrichtung verbunden ist mit der Steuerklemme der dritten Mehrfachklemmenvorrichtung.
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6. Schaltung nach. Anspruch 5/ dadurch gekennzeichnet, daß die vierten und fünften Mehrfachklemmenhalbleitervorrichtungen einen Feldeffekttransistor aufweisen, und daß der Ein-Widerstand des vierten Feldeffekttransistors wesentlich höher liegt als derjenige des fünften Feldeffekttransistors.
7. Schaltung nach Anspruch 1, gekennzeichnet durch Invertermittel(6, 8, 10, 12) verbunden mit den Ladungsspeicherkapazitätsmitteln, wobei die Ausgangsklemme der Invertermittel verbunden ist mit den Mitteln zur selektiven Verbindung der Schaltungsausgangsklemmenmittel mit den Quellenmitteln.
8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Mittel zur selektiven Verbindung der Schaltungsklemmenmittel mit den Quellenmitteln Transmissions-Gatemittel aufweisen, die mindestens erste und zweite Mehrfachklemmen-Halbleitervorrichtungen besitzen, wobei jede dieser Vorrichtungen zwischen den Quellenmitteln und den Schaltungsausgangsklemmenmitteln liegen,
wobei die erste Transmissionsgate-Mehrfachklemmenvorrichtung eine Steuerklemme aufweist, die mit den Quellenmitteln verbunden ist, um so selektiv die Schaltungsausgangsklemmenmittel mit den Quellenmitteln zu verbinden, um das erste der Bezugspotentiale zu empfangen, welches die Taktgeberzuverlässigkeit dann anzeigt, wenn die ersten Ladungsspeicherkapazitätsmittel geladen verbleiben, und wobei die zweiten Transmissionsgate-Mehr fachklemmenvorrichtung eine Steuerklemme aufweist, die mit der Ausgangsklemme der Invertermittel derart verbunden ist, um so selektiv die Schaltungsausgangsklemmenmittel mit den Quellenmitteln zu verbinden, und zwar zum Empfang des zweiten der Bezugspotentiale, welches den Taktgeberausfall anzeigt, wenn die ersten Ladungsspeicherkapazitätsmittel entladen sind.
9. Schaltung nach einem oder mehreren der vorhergehenden Ansprüche, gekennzeichnet durch zweite LadungsSpeicherkapazitätsmittel, Mittel,durch welche die zweiten Ladungsspeicherkapazitätsmittel während des zweiten Phasenzeitintervalls vorgeladen werden, vierte und fünfte Mehrfachklemmen-Halb-
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leitervorrichtungen verbunden in elektrischer Serienschaltung zur Bildung einer ersten möglichen Entladungsbahn zwischen den zweiten Entladungsspeicherkapazitätsmitteln und den Quellenmitteln, wobei die Steuerklemme der vierten Mehrfachklemmenvorrichtung mit dem zweiten der zu untersuchenden Mehrfachphasen-Taktgeber verbunden ist, wobei die Steuerklemme der fünften Mehrfachklemmenvorrichtung mit dem ersten der zu untersuchenden Mehrfachphasen-Taktgeber verbunden ist, und daß eine sechste Mehrfachklemmenhalbleitervorrichtung zwischen den zweiten Ladungsspeicherkapazitätsmitteln und den Quellenmitteln liegt, um eine zweite mögliche Entladungsbahn für die zweiten Kapazitätsmittel zu bilden, wobei die Steuerklemmen der dritten und sechsten Mehrfachklemmenvorrichtungen miteinander verbunden sind, und wobei ferner die zweiten Ladungsspeicherkapazitätsmittel geladen verbleiben während des ersten Phasenzeitintervalls-, wenn jeder der ersten und zweiten zu untersuchenden Taktgeber zwischen den ersten und zweiten Signalpegeln schaltet oder die zweite LadungsSpeicherkapazität entladen wird über einen der ersten oder zweiten möglichen Entladungspfade während des ersten Phasenzeitintervalls, wenn der zweite der ersten und zweiten zu untersuchenden Taktgeber ausfällt beim Schalten zwischen ersten und zweiten Signalpegeln, und wobei schließlich Mittel vorgesehen sind, um selektiv die Schaltungsausgangsklemmenmittel mit den Quellenmitteln zu verbinden, um das erste der erwähnten Bezugspotentiale dann zu empfangen, wenn die zweiten LadungsSpeicherkapazitätsmittel beladen verbleiben, um dadurch die Taktgeberzuverlässigkeit anzuzeigen oder aber um selektiv die Ausgangsklemmenmittel mit den Quellenmitteln zu verbinden, um das zweite der Bezugspotentiale dann zu empfangen, wenn die zweiten Ladungsspeichermittel entladen werden, um dadurch den Ausfall des Taktgebers anzuzeigen.
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10, Taktgeberzuverlässigkeits-überwachungsschaltung, insbesondere nach einem oder mehreren der vorhergehenden Ansprüche, gekennzeichnet durch Bezugsquellenmittel, Taktgebertestabschnittsmittel mit ersten und zweiten Hälften (2, 4), wobei jede der Hälften einen LadungsSpeicherkondensator, Mittel zur Vorladung des Kondensators, mindestens einen möglichen Entladungspfad zwischen dem Kondensator und den Quellenmitteln, sowie erste und zweite Taktgeber aufweist, die verbunden sind, um die Leitfähigkeit des möglichen Entladungspfades zu steuern, und wobei ferner NOR-Gattermittel (14) vorgesehen sind, die Ausgangsklemmen besitzen, die selektiv mit den Quellenmitteln verbunden sind, um erste und zweite Bezugssignale zu erzeugen, die die Zuverlässigkeit oder den Ausfall von entweder dem ersten oder dem zweiten Taktgeber anzeigen, wobei schließlich Invertermittel (26, 28, 30, 32) mit einer Eingangsklemme vorgesehen sind, die jeweils mit dem'Kondensator in jeder Hälfte des Taktgebertestabschnitts verbunden sind und auf die darauf befindliche Ladung ansprechen, und wobei eine Ausgangsklemme mit den Eingangsklemmenmitteln der NOR-Gattermittel in Verbindung steht.
11. Schaltung nach Anspruch 10, gekennzeichnet durch erste und zweite Transistorvorrichtungen, die jeweils verbunden sind in elektrischer Serie zwischen dem Kondensator jeder Hälfte jedes Taktgebertestabschnitts und den Quellenmitteln zur Bildung des erwähnten mindestens einen möglichen Entladungspfades für jede der Hälften, wobei die Steuerelektrode jeder ersten Halbleitervorrichtung mit dem ersten Taktgeber verbunden ist, während die Steuerelektrode jeder zweiten Transistprvorrichtung mit dem zweiten Taktgeber verbunden ist.
12. Schaltung nach Anspruch 11, gekennzeichnet durch eine dritte Transistorvorrichtung, die verbunden ist mit dem Kondensator jeder Hälfte des Taktgebertestabschnitts und den Quellenmitteln zur Bildung eines zweiten möglichen Entladungspfades für jede der Hälften, wobei die Steuerelektroden jeder dritten Halbleitervorrichtung miteinander in Verbindung stehen.
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13. Schaltung nach Anspruch 12, gekennzeichnet durch eine vierte und fünfte Transistorvorrichtung elektrisch in Serie geschaltet, wobei eine Leitungspfadelektrode und die Steuerelektrode der vierten Transistorvorrichtung miteinander verbunden sind und mit den Quellenmitteln, wobei eine Leitungspfadelektrode und die Steuerelektrode der fünften Transistorvorrichtung miteinander verbunden sind mit den Steuerelektroden der dritten Transistorvorrichtungen.
14. Schaltung, insbesondere nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß erste und zweite Testabschnitte (2, 4) von im wesentlichen identischem Aufbau vorgesehen sind, um die Schmalbreiten-Taktgeber und Breit-Breiten-Taktgeber zu überwachen und mit einem NOR-Gatter (14) zur Erzeugung von AusgangsSignalen, welche die Zuverlässigkeit der Taktgeber anzeigen.
15. Schaltung, insbesondere nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Paar von Signalinvertern (26, 28; 30, 32) zwischen jedem Testabschnitt und den Eingangsklemmen des NOR-Gatters vorgesehen ist.
16. Schaltung, insbesondere nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Abschnitt (2) eine Vielzahl von p-Kanal-Feldeffekttransistoren (Q3 bis Q10) und einen Vorladungs-Feldeffekttransistor (Q3) aufweist und daß die entsprechenden Leitungspfade der Feldeffekttransistoren (Q., Qc) miteinander elektrisch in
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Serie geschaltet sind zwischen einem Verbindungspunkt (15) und einer Quelle relativ positiven Bezugspotentials, daß die Gateelektroden der FET1S (Q3 und Q4) mit einem Mehrfachphasen-Taktsignalgenerator in Verbindung stehen und daß die Gateelektrode des FET(Qß) ein zweites eine einzige Breite aufweisendes Taktsignal empfängt, und wobei schließlich der Leitungspfad eines v/eiteren Feldeffekttransistors (Q5) zwischen dem elektrischen Verbindungspunkt (15) und der Bezugspotentialquelle liegt und die Gateeiektrode des FET (Q5) an einen
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elektrischen Verbindungspunkt (17) angelegt ist (vgl. Fig. 1)
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