DE69636156T2

DE69636156T2 - Verfahren und Einrichtung zur Ausgleichung von Stromquellen

Info

Publication number: DE69636156T2
Application number: DE69636156T
Authority: DE
Inventors: Troy L. Phoenix Stockstad
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 1995-10-04
Filing date: 1996-09-23
Publication date: 2007-05-10
Anticipated expiration: 2016-09-24
Also published as: EP0767524B1; US5646503A; EP0767524A2; DE69636156D1; JPH09252543A; EP0767524A3

Description

Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf den Ausgleich von Energiequellen, und insbesondere die Angleichung der Spannungen von Batteriezellen in einer Reihenkombination.
Ein Batteriezellenausgleich ist erforderlich bei der Lithiumbatterietechnologie. Wenn eine Batteriepackung von Lithiumbatteriezellen in einer Reihenkombination einer Anzahl von Lade- und Entladezyklen unterliegt, entwickelt sich eine Spannungsdifferenz unter den Batteriezellen, da jede Lithiumbatteriezelle eine eigene bestimmte Lade- und Entladecharakteristik besitzt. Die Spannungsdifferenz erzeugt ein Ungleichgewicht zwischen den Batteriezellen, das dazu führt, dass Kapazität im Batteriepack verloren geht.
In einem Ansatz zur Vermeidung des Verlustes von Batteriekapazität werden die Batteriezellen in einem Batteriepack während des Ladeprozesses ausgeglichen. Die Spannungen der Batteriezellen eines Batteriepacks werden untereinander verglichen, indem jede Batteriezelle in dem Batteriepack gemessen wird, ob sie eine Spannung gleich oder größer als eine bestimmte Überspannungsgrenze besitzt. Wenn alle Batteriezellen an der Überspannungsgrenze liegen, werden die Batteriezellen in dem Batteriepack als ausgeglichen betrachtet. Anderenfalls wird die Batteriezelle mit der höchsten Spannung für eine bestimmte Zeitdauer entladen. Dieser Ansatz erlaubt es nicht, den Batteriepack zu verwenden, während die Batteriezelle ausgeglichen wird, da der Ladeprozess unterbrochen werden muss, wenn eine Batteriezelle an der Überspannungsgrenze liegt. Dieser Ansatz ermöglicht daher nicht die ununterbrochene Verwendung des Batteriepacks.
Die Patentanmeldung EP-A-0662744 beschreibt ein Ladeausgleichsmodul zum Ausgleich individueller Modulspannungen in einem Mehrfachmodulbatteriepack während der Wiederaufladung. Es werden zwei individuelle Modulspannungen verglichen und durch einen Schaltmodekonverter wird eine Ladungsumverteilung bewirkt, wenn die Spannungen nicht gleich sind.
Das US-Patent Nr. 4,238,721 beschreibt ein Batterieladungssystem, das in der Lage ist, die Ladung jeder individuellen Zelle bei einer gewählten vollen Ladungsspannung auszugleichen.
Die europäische Patentanmeldung Nr. EP-A-0525744 beschreibt eine Schaltung zur Vermeidung einer Überladung und der Überentladung von Sekundärbatterien.
Die internationale Patentanmeldung Nr. WO-A-9308629 beschreibt ein Überwachungssystem zur Überwachung von Batterien, während diese geladen oder entladen werden.
Die europäische Patentanmeldung Nr. EP-A-0691725, die nur als Stand der Technik für Deutschland und Großbritannien gemäß Artikel 54 (3) EPC erhältlich ist, beschreibt eine Überwachungsschaltung für Batterien.
Dementsprechend wäre es vorteilhaft, eine Batterieausgleichsschaltung und ein Verfahren zum Ausgleich von Batteriezellen in einem Batteriepack zu haben, während der Batteriepack sich im Ruhezustand, im Lade- und Entladezustand befindet, wobei eine ununterbrochene Verwendung des Batteriepacks möglich ist. Es wäre ferner von Vorteil, eine Batterieausgleichsschaltung zu haben, die keine Batterieenergie verbraucht, während die Ausgleichsfunktion abgeschaltet ist.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Schaltung zum Ausgleich einer Mehrzahl von Energiequellen in einer Reihenkombination gemäß den Merkmalen des Anspruchs 1 angegeben. Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Ausgleich von Energiequellen gemäß den Merkmalen des Anspruchs 6 angegeben.
Kurze Beschreibung der Zeichnungen
1 ist ein schematisches Diagramm einer Ausgleichsschaltung für eine Energiequelle gemäß einer Ausführungsform der vorliegenden Erfindung, und
2 ist ein Zeitdiagramm für Vorspannungs-, Takt- und Reset-Signale, die beim Betrieb der Schaltung zur Energiequellenangleichung von 1 verwendet werden.
Detaillierte Beschreibung der Zeichnungen
Die vorliegende Erfindung gibt allgemein eine Schaltung und ein Verfahren zum elektrischen Ausgleich von Energiequellen an. Insbesondere werden Energiequellen, wie z. B. Batteriezellen in einem Batteriepack, durch Überwachung der Spannungen der Batteriezellen ausgeglichen und die Batteriezelle, die die höchste Spannung im Vergleich zu anderen Batteriezellen in dem Batteriepack aufweist, entladen.
1 ist ein schematisches Diagramm einer Schaltung 10 zum Energiequellenausgleich gemäß einer Ausführungsform der vorliegenden Erfindung. Die Schaltung 10 zum Energiequellenausgleich überwacht und gleicht die Spannungen von zwei Energiequellen ab. Als Beispiel werden zwei Energiequellen, die als Batteriezellen 12 und 42 ausgebildet sind, derart konfiguriert, dass eine negative Elektrode der Batteriezelle 12 mit einer positiven Elektrode der Batteriezelle 42 verbunden ist.
Die Schaltung 10 zum Energiequellenausgleich enthält zwei Entladewiderstände 14 und 44 und zwei mit isoliertem Gate versehene Feldeftekttransistoren (FETs) 16 und 46. Der FET 16 dient als Entladeschalter, der einen Stromweg zur Entladung der Batteriezelle 12 schließt. Eine Sourceelektrode des FET 16 ist mit der negativen Elektrode der Batteriezelle 12 verbunden. Eine Drainelektrode des FET 16 ist mit einer positiven Elektrode der Batteriezelle 12 über den Entladewiderstand 14 gekoppelt. Der FET 46 dient als Entladeschalter, der einen Stromweg zur Entladung der Batteriezelle 42 schließt. Eine Sourceelektrode des FET 46 ist mit einer negativen Elektrode der Batteriezelle 42 verbunden. Eine Drainelektrode des FET 46 ist mit der positiven Elektrode der Batteriezelle 42 über den Entladewiderstand 44 verbunden. Es ist darauf hinzuweisen, dass die Entladeschalter nicht auf Feldeffekttransistoren mit isoliertem Gate beschränkt sind. Jede Schalteinrichtung, die in der Lage ist, mittels eines Steuersignals ein- und ausgeschaltet zu werden, kann die FETs 16 oder 46 ersetzen. Einige Beispiele solcher Schalteinrichtungen sind bipolare Transistoren, Metallhalbleiterfeldtransistoren und ähnliches. Wie Fachleuten bekannt ist, wenn Feldeffekttransistor als Schalter verwendet werden, dient eine Gateelektrode des Feldeffekttransistors als Steuerelektrode des Schalters und die Source- und Drainelektroden des Feldeffekttransistors dienen als stromleitende Elektroden des Schalters.
Die Schaltung 10 zum Ausgleich von Energiequellen enthält außerdem ein Ausgleichselement 15 zur Überwachung der Batteriezelle 12 und der Batteriezelle 42. Wenn ein Ungleichgewicht festgestellt wird, sendet das Ausgleichselement 15 ein Steuersignal an die Gateelektrode des FET 16 oder die Gateelektrode des FET 46 gemäß den Spannungen der Batteriezellen 12 und 42. Das Ausgleichselement 15 enthält ein Sensorelement 25 und ein Steuerelement 35. Das Sensorelement 25 überwacht die Batteriezellen 12 und 42 und erfasst ein Ungleichgewicht, wenn eine Batteriezelle eine höhere Spannung als die andere hat. Das Steuerelement 35 empfängt Signale vom Sensorelement 25. Wenn ein Ungleichgewicht festgestellt wird, schaltet das Steuerelement 35 entweder FET 16 ein, um die Batteriezelle 12 zu entladen, oder schaltet FET 46 ein, um die Batteriezelle 42 zu entladen, abhängig von der Spannung der Batteriezelle 12 im Vergleich zur Spannung der Batteriezelle 42. Wenn die Batteriezellen 12 und 42 ausgeglichen sind, bringt das Steuerelement 35 beide FETs 16 und 46 in den nicht leitenden Zustand.
Das Sensorelement 25 enthält zwei Operationsverstärker 18 und 48, die jeweils einen nicht invertierenden Eingang, einen invertierenden Eingang, einen Ausgang und einen Ausgleichsport aufweisen. Der invertierende Eingang des Verstärkers 18 dient als gemeinsamer Eingang des Sensorelements 25 und ist mit der negativen Elektrode der Batteriezelle 12 verbunden. Der Ausgleichsport des Verstärkers 18 ist mit einem Anschlussport 20 zum Empfang eines Vorspannungssignals verbunden. Ein Widerstand 22 weist eine erste Elektrode auf, die mit der positiven Elektrode der Batteriezelle 12 und eine zweite Elektrode, die mit dem nicht-invertierenden Eingang des Verstärkers 18 verbunden ist. Die erste Elektrode des Widerstands 22 dient als erster Eingang des Sensorelements 25. Der invertierende Eingang des Verstärkers 48 ist mit dem gemeinsamen Eingang des Sensorelements 25 und der positiven Elektrode der Batteriezelle 42 verbunden. Der Ausgleichsanschluss des Verstärkers 48 ist mit dem Anschlussport 20 zum Empfang des Ausgleichssignals verbunden. Ein Widerstand 52 weist eine erste Elektrode auf, die mit der negativen Elektrode der Batteriezelle 42 und eine zweite Elektrode, die mit dem nicht-invertierenden Eingang des Verstärkers 48 verbunden ist. Die erste Elektrode des Widerstands 52 dient als zweiter Eingang des Sensorelements 25. Der Widerstandswert des Widerstands 22 ist so gebildet, dass er dem Widerstandswert des Widerstands 52 gleicht. Das Sensorelement 25 enthält ferner zwei Stromspiegel. Der erste Stromspiegel enthält drei n-Kanal-FETs 24, 26 und 28. FET 24 weist eine Gateelektrode auf, die mit dem Ausgang des Verstärkers 18, eine Sourceelektrode, die mit der negativen Elektrode der Batteriezelle 42 und eine Drainelektrode auf, die mit dem nicht-invertierenden Eingang des Verstärkers 18 verbunden ist. FET 26 weist eine Gateelektrode auf, die mit der Gateelektrode des FET 24 verbunden ist, eine Sourceelektrode, die mit der Sourceelektrode des FET 24 verbunden ist und eine Drainelektrode auf, die als erster Eingang des Sensorelements 25 dient. FET 28 hat eine Gateelektrode, die mit der Gateelektrode des FET 24 verbunden ist, eine Sourceelektrode, die mit der Sourceelektrode des FET 24 verbunden ist und eine Drainelektrode verbunden ist, die als zweiter Ausgang des Sensorelements 25 dient. Der zweite Stromspiegel enthält drei p-Kanal-FETs 54, 56 und 58. FET 54 weist eine Gateelektrode auf, die mit dem Ausgang eines Verstärkers 48 verbunden ist, eine Sourceelektrode, die mit der positiven Elektrode der Batteriezelle 12 verbunden ist, und eine Drainelektrode, die mit dem nicht-invertierenden Eingang des Verstärkers 48 verbunden ist. FET 56 weist eine Gateelektrode auf, die mit der Gateelektrode des FET 54 verbunden ist, eine Sourceelektrode, die mit der Sourceelektrode des FET 54 verbunden ist, und eine Drainelektrode, die mit der Drainelektrode des FET 26 verbunden ist. FET 58 weist eine Gateelektrode auf, die mit der Gateelektrode des FET 54 verbunden ist, eine Sourceelektrode, die mit der Sourceelektrode des FET 54 verbunden ist, und eine Drainelektrode, die mit der Drainelektrode des FET 28 verbunden ist. Es ist darauf hinzuweisen, dass die Ausbildung der Stromspiegel des Sensorelements 25 nicht auf die in 1 dargestellten beschränkt ist. Z. B. können die Feldeffekttransistoren in den Stromspiegeln durch bipolare Transistorschaltungen ersetzt werden. Da die FETs 24, 26 und 28 einen Stromspiegel bilden, sind sie der gleichen Art. Entsprechend sind die drei Transistoren in dem zweiten Stromspiegel FET 54, 56 und 58 der gleichen Art.
Das Steuerelement 35 enthält einen Inverter 31, ein Flip-Flop 32 und ein Flip-Flop 62. Ein Eingang des Inverters 31 dient als erster Eingang des Steuerelements 35 und ist mit dem ersten Ausgang des Sensorelements 25 verbunden. Das Flip-Flop 32 hat einen Takteingang, der mit einem Knoten 30 zum Empfang eines Taktsignals verbunden ist, einen Reset-Eingang, der mit einem Knoten 40 zum Empfang eines Reset-Signals verbunden ist und einen Dateneingang, der mit einem Ausgang des Inverters 31 verbunden ist, und einen Ausgang, der mit einer Gateelektrode des FET 16 verbunden ist. Der Ausgang des Flip-Flops 32 dient als erster Ausgang des Steuerelements 35. Das Flip-Flop 62 weist einen Takteingang auf, der mit dem Knoten 30 zum Empfang des Taktsignals verbunden ist, einen Reset-Eingang, der mit dem Knoten 40 zum Empfang des Reset-Signals verbunden ist, einen Dateneingang, der mit dem zweiten Ausgang des Sensorelements 25 verbunden ist, und einen Ausgang auf, der mit einer Gateelektrode des FET 46 verbunden ist. Der Dateneingang des Flip-Flops 62 dient als zweiter Eingang des Steuerelements 35 und der Ausgang des Flip-Flops 62 dient als zweiter Ausgang des Steuerelements 35.
2 ist ein Zeitdiagramm, das die zeitliche Beziehung zwischen einem Ausgleichssignal 120, wie z. B. der momentanen Vorspannung der Operationsverstärker 18 und 48 von 1, einem Taktsignal 130 an einem Reset-Signal 140, zeigt. Das Vorspannungs- oder Ausgleichssignal 120 wird auf den Terminalport 20 von 1 gegeben. Das Taktsignal 130 ist auf dem Knoten 30 von 1 aufgebracht. Das Reset-Signal 140 wird an den Knoten 40 von 1 angelegt. Das Ausgleichssignal 120, das Taktsignal 130 und das Reset-Signal 140 weisen die gleiche Zeitperiode, z. B. 1 Sekunde, auf. Eine Zeit t₁ repräsentiert eine Anstiegsflanke des Reset-Signals 140 in einer Periode. Eine Zeit t₂ repräsentiert eine Anstiegsflanke des Ausgleichssignals 120 in der Periode. Eine Zeit t₃ repräsentiert eine fallende Flanke des Reset-Signals 140 in der Periode. Eine Zeit t₄ repräsentiert eine Anstiegsflanke des Taktsignals 130 in der Periode. Eine Zeit t₅ repräsentiert eine fallende Flanke des Ausgleichssignals 120 in der Periode. Eine Zeit t₆ repräsentiert eine fallende Kante des Taktsignals 130 in der Periode. Eine Zeit t₇ repräsentiert eine Anstiegsflanke des Reset-Signals 140 in einer folgenden Periode. Eine Zeit t₈ repräsentiert eine Anstiegsflanke des Ausgleichssignals 120 in der folgenden Periode. Eine Zeit t₉ repräsentiert eine fallende Flanke des Reset-Signals 140 in der folgenden Periode. Eine Zeit t₁₀ repräsentiert eine Anstiegsflanke des Taktsignals 130 in der folgenden Periode. Eine Zeit t₁₁ repräsentiert eine fallende Flanke des Ausgleichssignals 120 in der folgenden Periode. Eine Zeit t₁₂ repräsentiert eine fallende Flanke des Taktsignals 130 in der folgenden Periode. Ein Zeitintervall zwischen der Zeit t₁ und t₇ repräsentiert die Periode der angelegten Signale, z. B. 1 Sekunde. Entsprechend repräsentieren die Zeitintervalle zwischen den Zeiten t₂ und t₈, zwischen den Zeiten t₃ und t₉, zwischen den Zeiten t₄ und t₁₀, zwischen den Zeiten t₅ und t₁₁ und zwischen den Zeiten t₆ und t₁₂ die Periode der angelegten Signale. Ein Zeitintervall zwischen einer Zeit t₂ und einer Zeit t₅ repräsentiert die Dauer von z. B. einer Millisekunde für das Ausgleichssignal 120. Es ist darauf hinzuweisen, dass die Periode des Ausgleichssignals 120 des Taktsignals 130 und des Reset-Signals 140 nicht auf eine Sekunde beschränkt ist. Kürzere Perioden können eine häufigere Überwachung der Batteriezellen 12 und 42 der Energiequellenausgleichsschaltung 10 in 1 hervorrufen, können jedoch die Batterie schneller entleeren. Entsprechend ist die Dauer des Ausgleichssignals 120 nicht auf eine Millisekunde beschränkt. Eine längere Dauer für das Ausgleichssignal 120 zieht mehr Batterieleistung, kann jedoch eine genauere Bestimmung des Zustands der Batteriezellen 12 und 42 bewirken. Eine Zeitdauer des Taktsignals 130 und eine Zeitdauer des Reset-Signals 140 können ebenfalls variieren. Gemäß der Ausführungsform der vorliegenden Erfindung entsprechend 2 geht die Zeit t₁, die die Anstiegsflanke des Reset-Signals 140 repräsentiert, der Zeit t₂ davor, die die Anstiegsflanke des Ausgleichssignals 120 repräsentiert. Die Zeit t₃, die eine fallende Flanke des Reset-Signals 140 repräsentiert, geht der Zeit t₄ vor, die eine Anstiegsflanke des Taktsignals 130 repräsentiert. Die Anstiegsflanke des Taktsignals 130, die Zeit t₄, liegt nach der Anstiegsflanke des Ausgleichssignals 120, Zeit t₂ und vor der fallenden Flanke des Ausgleichssignals 120, Zeit t₅.
Im Betrieb werden die Flip-Flops 32 und 62 von 1 durch die Anstiegsflanke des Reset-Signals 140, das auf den Knoten 40 zur Zeit t₁ aufgebracht wird, zurückgesetzt. Das Rücksetzen der Flip-Flops 32 und 62 resultiert in einem logischen LOW-Spannungspegel, der an den Gateelektroden der FETs 16 und 46 auftritt. Der logische LOW-Spannungspegel entwickelt eine Spannung über das Gate und die Sourceelektroden der FETs 16 und 46 kleiner als die Gatespannungen der FETs 16 und 46. Damit sind die FETs 16 und 46 nichtleitend.
Zur Zeit t₂ werden die Verstärker 18 und 48 durch das Ausgleichssignal 120, das an den Terminalport 20 angelegt ist, aktiviert. Die Spannung der Batteriezelle 12 wird an den Widerstand 22 und den Eingang des Verstärkers 18 angelegt. Die Spannung über dem Widerstand 22 wird durch den Strom bestimmt, der durch den Widerstand 22 fließt. Der Strom, der durch den Widerstand 22 fließt, ist gleich dem Strom, der durch die Drain- und Sourceelektroden des FET 24 fließt, dessen Strom durch die Ausgangsspannung des Verstärkers 18 bestimmt wird. Wenn anfänglich ein kleiner Strom durch den Widerstand 22 fließt, entwickelt dieser kleine Strom eine kleine Spannung über dem Widerstand 22. Da der Widerstand 22 und die Eingänge des Verstärkers 18 die Spannung über der Batteriezelle 12 teilen, entwickelt sich eine große positive Spannung über den Eingängen des Verstärkers 18, wobei die positive Spannung anzeigt, dass das Potential des nicht-invertierenden Eingangs des Verstärkers 18 höher ist als das Potential des invertierenden Eingangs des Verstärkers 18 ist. Eine positive Spannung an den Eingängen des Verstärkers 18 erhöht das Potential am Ausgang des Verstärkers 18, wodurch die Gate-Sourcespannung des FET 24 ansteigt. Daher wird FET 24 leitender. Wenn der Strom, der durch den Widerstand 22 und den FET 24 anwächst, wächst die Spannung über dem Widerstand 22 an, was in einem Abfall der positiven Spannung über die Eingänge des Verstärkers 18 resultiert. Das Potential am Ausgang des Verstärkers 18 vergrößert sich, solange eine positive Spannung über den Eingängen des Verstärkers 18 anliegt. Der Prozess setzt sich fort, bis die Spannung über den Eingängen des Verstärkers 18 Null ist und die Spannung über dem Widerstand 22 gleicht der Spannung der Batteriezelle 12 ist. Entsprechend wird die Spannung der Batteriezelle 42 an die Eingänge des Verstärkers 48 und des Widerstands 52 angelegt. Die Spannung über dem Widerstand 52 wird durch den Strom bestimmt, der durch den Widerstand 52 fließt. Der Strom, der durch den Widerstand 52 fließt ist gleich dem Strom, der durch die Drain- und Sourceelektroden des FET 54 fließt, dessen Strom durch die Ausgangspannung des Verstärkers 48 bestimmt wird. Wenn anfänglich ein kleiner Strom durch den Widerstand 52 fließt, entwickelt der kleine Strom eine kleine Spannung über dem Widerstand 52. Da der Widerstand 52 und die Eingänge des Verstärkers 48 die Spannung über der Batteriezelle 42 teilen, entwickelt sich eine große negative Spannung über den Eingängen des Verstärkers 48, wobei die negative Spannung anzeigt, dass das Potential des invertierenden Eingangs des Verstärkers 48 höher als das Potential des nicht-invertierenden Eingangs des Verstärkers 48 ist. Eine negative Spannung an den Eingängen des Verstärkers 48 senkt das Potential am Ausgang des Verstärkers 48, wodurch ein absoluter Wert der Gate-Sourcespannung des FET 54 anwächst. Daher wird FET 54 mehr leitend. Mit dem Anwachsen des Stroms durch den Widerstand 52 und 54, wächst die Spannung über dem Widerstand 52, welches in einem Abfall der negativen Spannung über den Eingängen des Verstärkers 48 resultiert. Das Potential am Ausgang des Verstärkers 48 fällt weiter, solange eine negative Spannung über den Eingängen des Verstärkers 48 anliegt. Der Prozess setzt sich fort, bis die Spannung über den Eingängen des Verstärkers 48 Null ist und die Spannung über den Widerstand 52 gleich der Spannung der Batteriezelle 42 ist. Da der Widerstandswert des Widerstands 22 gleich dem Widerstandswert des Widerstands 52 ist, ist das Verhältnis des Stroms, der durch den FET 24 fließt, zu dem Strom, der durch den FET 54 fließt, gleich dem Verhältnis der Spannung der Batteriezelle 12 zur Spannung der Batteriezelle 42.
Die FETs 26 und 24 bilden einen Stromspiegel und die FETs 56 und 54 bilden einen anderen Stromspiegel. FET 26 ist so gestaltet, dass dieser die gleiche stromleitende Kapazität wie der des FET 24 hat. Dies kann z. B. dadurch erreicht werden, dass das Verhältnis von Kanalbreiten zu Kanallängen (WIL) des FET 26 gleich dem des FET 24 gewählt ist. FET 56 ist so gestaltet, dass die Stromleitungskapazität höher als die des FET 54 um einen bestimmten Wert, wie z. B. 1%, ist. Dies wird z. B. dadurch erreicht, dass das WIL-Verhältnis des FET 56 um 1% größer als das WIL-Verhältnis des FET 54 ist. Der Strom, der durch den FET 26 fließt, ist immer gleich dem Strom, der durch FET 56 fließt, da die FETs 26 und 56 eine Reihenkombination bilden.
Die FETs 28 und 24 bilden einen Stromspiegel und die FETs 58 und 54 bilden einen anderen Stromspiegel. FET 28 ist so ausgebildet, dass dessen Stromleitungskapazität höher als die des FET 24 um einen bestimmten Wert, wie z. B. 1%, ist. FET 58 ist so ausgestaltet, dass dieser die gleiche Stromleitungskapazität wie die des FET 54 ist. Der durch FET 28 fließende Strom ist immer gleich dem Strom, der durch FET 58 fließt, da die FETs 28 und 58 eine Reihenkombination bilden.
Wenn die Batteriezellen 12 und 42 im Wesentlichen zueinander ausgeglichen sind, ist der Strom, der durch FET 24 fließt, im Wesentlichen gleich dem Strom, der durch FET 54 fließt, innerhalb eines Bereichs, der durch eine Anpassung der FETs 24, 26 und 28 und der Anpassung der FETs 54, 56 und 58 bestimmt ist. Aufgrund der höheren Stromleitungskapazität des FET 56 gegenüber dem FET 54 ist der Widerstand zwischen der Source- und Drainelektrode des FET 56 kleiner als der Widerstand zwischen der Drain- und der Sourceelektrode des FET 26. Die Spannung über den Source- und Drainelektroden des FET 56 ist kleiner als die Spannung über den Drain- und Sourceelektroden des FET 26. Das Potential an der Drainelektrode des FET 56 und des Eingangs des Inverters 31 liegt auf einem HIGH-Spannungspegel. Der HIGH-Spannungspegel am Eingang des Inverters 31 wird durch den Inverter 31 umgekehrt, was in einem logischen LOW-Spannungspegel am Dateneingang des Flip-Flops 32 resultiert. Entsprechend ist, da die Stromleitungskapazität des FET 28 höher als die des FET 24 ist, der Widerstand zwischen dem Drain- und Sourceelektroden FET 28 kleiner als der Widerstand zwischen der Source- und Drainelektrode des FET 58. Die Spannung über den Drain- und Sourceelektroden des FET 28 ist kleiner als die Spannung über den Source- und Drainelektroden des FET 58. Das Potential der Drainelektrode des FET 28 liegt auf einem LOW-Spannungspegel, was in einem logischen LOW-Spannungspegel am Dateneingang des Flip-Flops 62 resultiert. Zur Zeit t₄ wird das Anstiegsflankentaktsignal 130 an den Takteingang des Flip-Flops 32 übertragen und zum Takteingang des Flip-Flops 62. Die logischen LOW-Spannungspegel an den Dateneingängen der Flip-Flops 32 und 62 werden jeweils auf die Gateelektroden der FET 16 und 46 übertragen. Da die Gateelektroden der FETs 16 und 46 auf LOW-Spannungspegel liegen, sind die FETs 16 und 46 nicht-leitend. Daher werden weder die Batteriezelle 12 noch die Batteriezelle 42 entladen.
Wenn die Spannung der Batteriezelle 12 höher als die Spannung der Batteriezelle 42 ist, ist der Strom, der durch FET 24 fließt, größer als der Strom, der durch FET 54 fließt. Da die Stromleitungskapazität des FET 56 um 1% größer als die des FET 54 ist, schaltet das Potential an der Drainelektrode des FET 56 auf einen LOW-Spannungspegel, wenn der Strom, der durch FET 24 fließt, den Strom, der durch FET 54 fließt, um 1% übersteigt. Der LOW-Spannungspegel am Eingang des Inverters 31 wird durch den Inverter 31 umgekehrt, was in einem logischen HIGH- Spannungspegel resultiert, der am Dateneingang des Flip-Flops 32 erscheint. Aufgrund der höheren Stromleitungskapazität des FET 28 als der des FET 24 liegt das Potential der Drainelektrode des FET 28 auf einem LOW-Spannungspegel, was in einem logischen LOW-Spannungspegel resultiert, der am Dateneingang des Flip-Flops 32 erscheint. Zur Zeit t₄ wird die Anstiegsflanke des Taktsignals 130 auf den Takteingang des Flip-Flops 32 und den Takteingang des Flip-Flops 62 übertragen. Das Flip-Flop 32 überträgt den HIGH-Spannungspegel an seinem Dateneingang auf die Gateelektrode des FET 16, was dazu führt, dass die Gate-Sourcespannung des FET 16 höher als die Grenzspannung des FET 16 ist. Daher wird FET 16 leitend, was darin resultiert, dass die Batteriezelle 12 über den Entladewiderstand 14 entladen wird. Die Entladung der Batteriezelle 12 setzt sich fort, bis Flip-Flop 32 zur Zeit t₇ in der folgenden Periode rückgesetzt wird. Flip-Flop 62 überträgt den LOW-Spannungspegel am Dateneingang auf die Gateelektrode des FET 46, was dazu führt, dass die Gate-Sourcespannung des FET 46 kleiner als die Grenzspannung des FET 46 ist. Daher wird FET 46 nicht-leitend und die Batterie 42 wird nicht entladen.
Wenn die Spannung der Batteriezelle 12 kleiner als die Spannung der Batteriezelle 42 ist, ist der Strom, der durch FET 24 fließt, kleiner als der Strom, der durch FET 54 fließt. Aufgrund der höheren Stromleitungskapazität des FET 56 als das FET 54 liegt das Potential der Drainelektrode des FET 56 auf einem HIGH-Spannungspegel. Der HIGH-Spannungspegel am Eingang des Inverters 31 wird durch den Inverter 31 invertiert, was darin resultiert, dass ein LOW-Spannungspegel am Dateneingang des Flip-Flops 32 erscheint. Da die Stromleitungskapazität des FET 28 um 1% größer als die des FET 24 ist, schaltet das Potential der Drainelektrode des FET 28 auf einen HIGH-Spannungspegel, wenn der Strom, der durch FET 24 fließt, wenigstens um 1% kleiner als der Strom ist, der durch FET 54 fließt, was darin resultiert, dass ein logischer HIGH-Spannungspegel am Dateneingang des Flip-Flops 62 erscheint. Zur Zeit t₄ wird die Anstiegsflanke des Taktsignals 130 auf den Takteingang des Flip-Flops 32 und der Takteingang des Flip-Flops 62 übertragen. Das Flip-Flop 32 überträgt den LOW-Spannungspegel an seinem Dateneingang auf die Gateelektrode des FET 16, was darin resultiert, dass die Gate-Sourcespannung des FET 16 kleiner als die Grenzspannung des FET 16 ist. Daher ist FET 16 nicht-leitend und die Batteriezelle 12 wird nicht entladen. Flip-Flop 62 überträgt den HIGH-Spannungspegel an seinem Dateneingang auf die Gateelektrode des FET 46, was darin resultiert, dass die Gate-Sourcespannung des FET 46 höher als die Grenzspannung des FET 46 ist. Daher wird FET 46 leitend, was darin resultiert, dass die Batteriezelle 42 über den Entladewiderstand 44 entladen wird. Die Entladung der Batteriezelle 42 setzt sich fort, bis Flip-Flop 62 zur Zeit t₇ in der folgenden Periode zurückgesetzt wird.
Zur Zeit t₅ werden die Verstärker 18 und 48 durch die fallende Flanke des Ausgleichssignals 120 abgeschaltet, was darin resultiert, dass die Sensorelemente 25 deaktiviert werden. Während sie deaktiviert sind, zieht das Sensorelement 25 keine Batterieleistung aus den Batteriezellen 12 und 42.
Zur Zeit t₇ der folgenden Periode setzt eine Anstiegsflanke des Reset-Signals 140 die Flip-Flops 32 und 62 in einen logischen LOW-Status zurück, unabhängig vom früheren Status. Die Flip-Flops 32 und 62 führen die FET 16 und 46 in den nicht-leitenden Status. Die Energiequellenausgleichsschaltung 10 befindet sich im gleichen Status wie dem der Energiequellenausgleichsschaltung 10 zur Zeit t₁.
Obgleich die Energiequellenschaltung 10 von 1 zum Ausgleich von zwei Batteriezellen dargestellt ist, ist nicht beabsichtigt, die Erfindung darauf zu beschränken. Eine Energiequellenausgleichsschaltung, die mehr als zwei Batteriezellen ausgleicht, kann aus einer Energieausgleichsschaltung 10 abgeleitet werden durch Einschluss zusätzlicher Entladewiderstände, Entladeschalter, Operationsverstärker, Stromspiegel und Flip-Flops in den Schaltungen.
Hierdurch ist anzuerkennen, dass ein Verfahren und eine Schaltung zum Ausgleich von Energiequellen vorgeschlagen wurde. Die Energieausgleichsschaltung gemäß der vorliegenden Erfindung ist ausreichend klein, um in einen integrierten Schaltungschip und in den Batteriepack eingesetzt zu werden. Das Verfahren zum Ausgleich von Energiequellen gemäß der vorliegenden Erfindung ermöglicht es der Schaltung, für eine kurze Zeitdauer jeder Zeitperiode eingeschaltet zu werden. Ein bedeutendes Merkmal der Erfindung liegt darin, dass Batterieleistung nicht entnommen wird, wenn die Energiequellenausgleichsschaltung nicht aktiviert ist. Die vorliegende Erfindung gibt daher eine Energieausgleichsschaltung an, die besonders wirksam ist. Ferner erlaubt die Energieausgleichsschaltung der vorliegenden Erfindung eine ununterbrochene Verwendung des Batteriepacks.

Claims

Schaltung (10) zur Angleichung einer Mehrzahl von Stromquellen in einer Reihenkombination, wobei die Schaltung Folgendes enthält: einen ersten Entladeschalter (16) mit einer Steuerelektrode, einer ersten Stromleitungselektrode und einer zweiten Stromleitungselektrode, einen ersten Entladewiderstand (14) mit einer ersten Elektrode und einer zweiten Elektrode, die mit der zweiten Stromleitungselektrode des ersten Entladeschalters (16) verbunden ist, einen zweiten Entladeschalter (46) mit einer Steuerelektrode, einer ersten Stromleitungselektrode und einer zweiten Stromleitungselektrode, einen zweiten Entladewiderstand (44), der mit einer ersten Elektrode, die mit der ersten Stromleitungselektrode des ersten Entladeschalters (16) verbunden ist und mit einer zweiten Elektrode versehen ist, die mit der zweiten Stromleitungselektrode des zweiten Entladeschalters (46) gekoppelt ist, ein Sensorelement (25), das einen ersten Eingang aufweist, der mit der ersten Elektrode des ersten Entladewiderstands (14) verbunden ist, einen zweiten Eingang, der mit der ersten Stromleitungselektrode des zweiten Entladeschalters (46) gekoppelt ist, einen gemeinsamen Eingang, der mit der ersten Elektrode des zweiten Entladewiderstands (44) gekoppelt ist, einen ersten Ausgang und einen zweiten Ausgang, wobei das Sensorelement (25) Folgendes aufweist: einen ersten Widerstand (22), der eine erste Elektrode und eine zweite Elektrode aufweist; einen zweiten Widerstand (52), der eine erste Elektrode und eine zweite Elektrode enthält, einen ersten Operationsverstärker (18), der einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweist und einen zweiten Operationsverstärker (48) mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, dadurch gekennzeichnet, dass die erste Elektrode des ersten Widerstands (22) mit dem ersten Eingang des Sensorelements (25) verbunden ist, wobei die erste Elektrode des zweiten Widerstands (52) mit dem zweiten Eingang des Sensorelements (25) gekoppelt ist, und wobei der erste Eingang des ersten Operationsverstärkers (18) mit der zweiten Elektrode des ersten Widerstands (22) gekoppelt ist, und der zweite Eingang mit dem gemeinsamen Eingang des Sensorelements (25) gekoppelt ist, und wobei der erste Eingang des zweiten Operationsverstärkers (48) mit der zweiten Elektrode des zweiten Widerstands (52) gekoppelt ist, und der zweite Eingang mit dem gemeinsamen Eingang des Sensorelements (25) verbunden ist, dadurch gekennzeichnet, dass die Schaltung ferner aufweist: einen ersten Stromspiegel, der einen Eingang aufweist, der, mit dem Ausgang des ersten Operationsverstärkers (18) gekoppelt ist, wobei ein erster Ausgang mit dem ersten Ausgang des Sensorelements (25) verbunden ist, und ein zweiter Ausgang mit dem zweiten Ausgang des Sensorelements (25) gekoppelt ist, und ein zweiter Stromspiegel einen Eingang aufweist, der mit dem Ausgang des zweiten Operationsverstärkers (48) gekoppelt ist, wobei ein erster Ausgang mit dem ersten Ausgang des Sensorelements (25) verbunden ist, und ein zweiter Ausgang mit dem zweiten Ausgang des Sensorelements (25) gekoppelt ist, und ein Steuerelement (35) einen ersten Eingang aufweist, der mit dem ersten Ausgang des Sensorelements (25) gekoppelt ist, einen zweiten Eingang, der mit dem zweiten Ausgang des Sensorelements (25) gekoppelt ist, einen ersten Ausgang, der mit der Steuerelektrode des ersten Entladeschalters (16) verbunden ist, und einen zweiten Ausgang, der mit der Steuerelektrode des zweiten Entladeschalters (46) gekoppelt ist, und wobei das Steuerelement Mittel zur Kooperation mit dem Sensorelement (25) aufweist, um bei der Verwendung ein Steuersignal zu erzeugen, um die Entladung einer ersten dem ersten Entladeschalter zugeordneten Stromquelle zu bewirken, wobei die erste Stromquelle eine höhere Spannung relativ zu einer zweiten Stromquelle aufweist, die dem zweiten Entladeschalter zugeordnet ist, und seriell mit der ersten Stromquelle verbunden ist, und wobei das Steuerelement Mittel zum Bewirken einer Entladung der ersten Stromquelle im Hinblick auf eine relativ geringere Spannung der zweiten Stromquelle aufweist.
Schaltung (10) nach Anspruch 1, welche ferner enthält: eine erste Batterie (12) mit einer positiven Elektrode, die mit der ersten Elektrode des ersten Entladeschalters (14) verbunden ist und einer negativen Elektrode, die mit der ersten Stromleitungselektrode des ersten Entladeschalters (16) verbunden ist, und eine zweiten Batterie (42), die eine positive Elektrode aufweist, die mit der ersten Elektrode des zweiten Entladeschalters (44) gekoppelt ist und einer negativen Elektrode, die mit der ersten Stromleitungselektrode des zweiten Entladeschalters (46) gekoppelt ist.
Schaltung (10) nach Anspruch 1, bei der der erste Stromspiegel Folgendes enthält: einen ersten Transistor (24) einer ersten Art, der eine Steuerelektrode aufweist, die mit dem Ausgang des ersten Operationsverstärkers (18) gekoppelt ist, eine erste Stromleitungselektrode, die mit der ersten Elektrode des zweiten Widerstands (52) gekoppelt ist, und eine zweite Stromleitungselektrode, die mit der zweiten Elektrode des ersten Widerstands (22) gekoppelt ist, einen zweiten Transistor (26) der ersten Art, welcher eine Steuerelektrode aufweist, die mit der Steuerelektrode des ersten Transistors (24) verbunden ist, wobei eine erste Stromleitungselektrode mit der ersten Elektrode des zweiten Widerstands (52) gekoppelt ist, und eine zweite Stromleitungselektrode mit dem ersten Ausgang des Sensorelements (25) verbunden ist, und einen dritten Transistor (28) des ersten Typs, der eine Steuerelektrode aufweist, die mit der Steuerelektrode des ersten Transistors (24) verbunden ist, wobei eine erste Stromleitungselektrode mit der ersten Elektrode des zweiten Widerstands (52) verbunden ist, und eine zweite Stromleitungselektrode mit dem zweiten Ausgang des Sensorelements (25) verbunden ist.
Schaltung (10) nach Anspruch 1, bei der das Steuerelement (35) Folgendes enthält: einen Inverter (31) mit einem Eingang, der mit dem ersten Eingang des Steuerelements (35) verbunden ist und einen Ausgang, ein erstes Flip-Flop (32), das einen Takteingang zum Empfang eines Taktsignals, einen Reset-Eingang zum Empfang eines Reset-Signals, einen Dateneingang, der mit dem Ausgang des Inverters (31) verbunden ist, und einen Ausgang, der mit dem ersten Ausgang des Steuerelements (35) verbunden ist, aufweist, und ein zweites Flip-Flop (62), das einen Takteingang zum Empfang des Taktsignals, einen Reset-Eingang zur Aufnahme eines Reset-Signals und einen Dateneingang, der mit dem zweiten Eingang des Steuerelements (35) verbunden ist, und einen Ausgang, der mit dem zweiten Ausgang des Steuerelements (35) gekoppelt ist, aufweist.
Schaltung (10) nach Anspruch 3, bei der der zweite Stromspiegel Folgendes enthält: einen vierten Transistor (54) einer zweiten Art, welcher eine Steuerelektrode, die mit dem Ausgang des zweiten Operationsverstärkers (48) verbunden ist, eine erste Stromleitungselektrode, die mit der ersten Elektrode des ersten Widerstands (22) gekoppelt ist, und eine zweite Stromleitungselektrode, die mit der zweiten Elektrode des zweiten Widerstands (52) gekoppelt ist, aufweist, einen fünften Transistor (56) der zweiten Art, der eine Steuerelektrode, die mit der Steuerelektrode des vierten Transistors (54) gekoppelt ist, eine erste Stromleitungselektrode, die mit der ersten Elektrode des ersten Widerstands (22) verbunden ist, und eine zweite Stromleitungselektrode, die mit der zweiten Stromleitungselektrode des zweiten Widerstands (26) gekoppelt ist, aufweist, und einen sechsten Transistor (58) der zweiten Art, der eine Steuerelektrode, die mit der Steuerelektrode des vierten Transistors (54), eine erste Stromleitungselektrode, die mit einer ersten Elektrode des ersten Widerstands (22) verbunden ist, und eine zweite Stromleitungselektrode, die mit der zweiten Stromleitungselektrode des dritten Transistors (28) gekoppelt ist, aufweist.
Verfahren zur Angleichung einer Mehrzahl von Stromquellen in einer Reihenkombination, wobei das Verfahren die folgenden Schritte aufweist: Erzeugen eines ersten Stroms durch Aufbringen einer Spannung einer ersten Stromquelle (12) über einen ersten Widerstand (22) eines Sensorelements (25), Erzeugen eines zweiten Stroms durch Aufbringen einer Spannung einer zweiten Stromquelle (42) über einen zweiten Widerstand (52) eines Sensorelements (25), und Entladen der ersten Stromquelle, wenn der erste Strom größer als der zweite Strom ist, und Entladen der zweiten Stromquelle (42), wenn der zweite Strom größer als der erste Strom ist, um eine Entladung der Stromquelle zu bewirken, die die höchste Spannung relativ und in Bezug auf eine Stromquelle, die damit in Serie geschaltet ist, und die eine relativ geringere Spannung aufweist, enthält, gekennzeichnet durch die folgenden Schritte: Spiegeln des ersten Stroms und Spiegeln des zweiten Stroms, um festzustellen, welcher der ersten und zweiten Ströme größer ist.
Verfahren nach Anspruch 6, bei dem der Schritt der Erzeugung des ersten Stroms den Schritt der Erzeugung des ersten Stroms für ein bestimmtes Zeitintervall in jeder Zeitperiode einer bestimmten Dauer enthält.
Verfahren nach Anspruch 7, bei dem der Schritt der Entladung der ersten Stromquelle (12) den Schritt des Unterbrechens der Entladung der ersten Stromquelle (12) aufweist, bevor der Schritt der Erzeugung des ersten Stroms in einer folgenden Periode stattfindet.