DE2727241C3

DE2727241C3 - Durch Taktsignalquelle angesteuertes Logikgatter

Info

Publication number: DE2727241C3
Application number: DE2727241A
Authority: DE
Inventors: Mark Benjamin Laguna Niguel Calif. Lesser
Original assignee: Rockwell International Corp
Current assignee: Boeing North American Inc
Priority date: 1976-06-21
Filing date: 1977-06-16
Publication date: 1981-09-03
Also published as: US4044270A; JPS5713175B2; DE2727241B2; JPS52156542A; DE2727241A1

Description

Die Erfindung betrifft ein durch eine Taktsignalquelle angesteuertes Logikgatter gemäß dem Oberbegriff des Anspruchs 1.

Ein derartiges Logikgatter ist bekannt (DE-OS 23 37 070). Das bekannte Logikgatter ist zwangsweise in CMOS-Technik auszuführen, was nachteilig ist wegen der sich daraus ergebenden sehr hohen Herstellkosten, da für CMOS-Strukturen mehr Diffusionsschritte notwendig sind als beispielsweise bei Schaltungen mit

i» MOS-Transistoren eines Leitfähigkeitstyps.

Es ist also Aufgabe der Erfindung, ein Logikgatter der eingangs genannten Art so auszubilden, daß es mit Halbleitereinrichtungen in N- oder P-Kanal-Technik aufgebaut ist.

Die Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Die Erfindung wird durch die Merkmale der Unteransprüche weitergebildet.

Die Ausbildung des Logikgatters in entweder N- oder P-Kanal-Technik ermöglicht eine vergleichsweise kostengOnstige Herstellung, da nur MOS-Transistoren eines Leitfähigkeitstyps erforderlich sind. Darüber hinaus ist beispielsweise die P-Kanal-MOS-Technologie wegen der Einfachheit und Ausgereiftheit des Herstell-Verfahrens weit verbreitet und wird häufig bei sogenannten Kundenschaltkreisen verwendet.

Die Erfindung gibt also ein dynamisches Logikgatter an, das mit einem 6-Phasen-MOS-System und einem 4-Phasen-Haupt-Neben-Taktschema kompatibel ist. Mindestens vier herkömmliche Logikgatter der sechs grundlegenden Logikgatter, die die Haupt-Logikgatter des Typs 2 und 4 umfassen (vgl. US-PS 36 01 627), können direkt in das erfindungsgemäße Logikgatter einspeisen, ohne daß komplizierte Schnittstellengatter wie Inverter oder dergleichen erforderlich sind, wobei außerdem das erfindungsgemäße Logikgatter verhältnisfrei ist und keine Gleichstrom-Leistung verbraucht.

Anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher beschrieben. Es zeigt

Fig. 1 ein die Eingangs- und Ausgangs-Belastbarkeit von sechs herkömmlichen Logikgattern eines 4-Phasen-Haupt-Neben-Taktschemas darstellendes Diagramm,

F i g. 2 das Impulsdiagramm eines 4-Phasen-Haupt-Neben-Taktschemas, das zur Ansteuerung des vorliegenden Logikgatters benutzt wird,

F i g. 3 einen Schaltkreis zur Verwirklichung des verbesserten Logikgatters gemäß der vorliegenden

Erfindung und

F i g. 4 ein die Eingangs- und Ausgangs-Belastbarkeit der sechs Gatter gemäß F i g. 1 und des verbesserten lx)gikgatters gemäß der vorliegenden Erfindung darstellendes Diagramm. ^r>

Fig. 1 zeigt die Eingangs- und Ausgangs-Belastbarkeitscharakteristik von sechs herkömmlichen Logikgattern eines 4-Phasen-Haupt-Neben-Taktschemas mit Zwischenphasen zur Trennung der Haupt-Taktintervalle. Die jedem Gatter zugeordnete Nummer zeig· an, in ι ο welcher Phase des vorliegenden 4-Phasen-Taktschemas das spezielle Gatter entladen wird bzw. eine Auswertung durchführt. Die Pfeile zeigen die mögliche Belastung eines jeden Gatters an. Die mit 2 und 4 bezeichneten Gattertypen stellen Haupt-Logikgatter is dar. Wie dem Fachmann bekannt ist und wie in F i g. 1 angedeutet ist, führen die Gatter vom Typ 2 und 4 eine Auswertung während der Haupt-Taktphasen Φ₂ bzw. Φ4 durch. Darüber hinaus sind die Ausgänge der Haupt-Logikgatter vom Typ 2 und vom Typ 4 wehrend jeder der in Zwischen-Taktphasen, die weiter unten noch näher erläutert werden, belastbar (d. h. die Ausgänge sind vom Eingang jeweils elektrisch isoliert).

Fig.2 zeigt ein bekanntes 4-Phasen-Haupt-Neben-Taktschema, das benutzt wird, um das verbesserte Logikgatter gemäß der vorliegenden Erfindung anzusteuern. Der Verlauf eines jeden Mehrphasen-Taktsignals Φι, Φι+2, Φ3 und Φ3+4 besitzt relativ hohe Signalpegel (z.B. logisch 1) und relativ niedrige Signalpegel (z. B. logisch 0), wobei diese Signalpegel λ beispielsweise einem Wert von — V und Masse entsprechen können. Die Taktsignale Φι+2 und Φ]+α werden als Haupt-Taktphasen bezeichnet. Die zwischen den Haupt-Taktphasen auftretenden Intervalle sind als Zwischen-Taktphasen bezeichnet. «

F i g. 3 zeigt eine integrierte Schaltung zur Verwirklichung des verbesserten Zwischenphasen-Logikgatters 10 gemäß der vorliegenden Erfindung in einem ersten bevorzugten Ausführungsbeispiel. Die Schaltung umfaßt als Halbleitereinrichtungen Metalloxyd-Halbleiter-Feldeffekttransistoren, kurz MOSFETs Qu Q₂, Q₃ und Qa. Eine Leitungspfadelektrode und die Steuerelektrode des MOSFET ζ?ι sind miteinander verbunden und an eine geeignete Mehrphasen-Taktsignalquelle (nicht dargestellt) angeschlossen zur Speisung mit einem Mehrphasen-Taktsignal Φ3+4. (Der Verlauf dieses Taktsignals ist aus F i g. 2 ersichtlich.) Die zweite Leitungspfadelektrode des MOSFET Q\ ist an eine erste Leitungspfadslektrode des MOSFET Q₂ angeschlossen. Die Steuerelektrode des MOSFET Q₂ ist an die so Taktsignalquelle angeschlossen zur Speisung mit einem Mehrphasen-Taktsignal Φι₊₂. (Der Verlauf dieses Taktsignals ist in Fig.2 ebenfalls dargestellt.) Die zweite Leitungspfadelektrode des MOSFET Q₂ ist an die Taktsignalquelle angeschlossen zur Soeisung mit dem Taktsignal Φ3+4. Die Leitungspfade der MGSFETs Qt und Q₂ sind somit elektrisch in Reihe geschaltet.

Eine Leitungspfadelektrode und die Steuerelektrode des MOSFET Q3 sind miteinander verbunden und an die Mehrphasen-Taktsignalquelle angeschlossen zur Speisung mit dem Taktsignal Φ3+4. Die zweite Leitungspfadelektrode des MOSFET Q₃ ist an eine erste Leitungspfadelektrode des der Isolation dienenden MOSFET Qt angeschlossen. Die Steuerelektrode des isolierenden MOSFET Qa ist an einen gemeinsamen elektrischen Anschluß 1 zwischen den Leitungspfaden der MOSFETs Qi und Q₂ sowie an eine Belegung eines Kondensators C angeschlossen. Die zweite Belegung des Kondensators Cist mit einer Referenzpotentulquelle, z. B. mit Masse, verbunden. Der Ausgang des vorliegenden Logikgatters, der als Knotenpunkt 2 bezeichnet ist, wird dem gemeinsamen Leitungspfad der MOSFETs Qi und Qa entnommen. Die zweite Leitungspfadelektrode des isolierenden MOSFET Qa ist an einen geeigneien logischen Schaltkreis 4 angeschlossen. Der logische Schaltkreis 4 enthält beispielsweise zweckmäßigerweise einen MOSFET Q- Eine Leitungrpfadelektrode des MOSFET Qi ist mit der zweiten Leitungspfadelektrode des MOSFET φ verbunden. Die zweite Leitungspfadelektrode des MOSFET Q₅ ist an die Mehrphasen-Taktquelle angeschlossen zur Speisung mit dem Mehrphasen-Taktsignal Φ3+4. Die Leitungspfade der MOSFETs Q₃ bis Qs sind somit elektrisch in Serie geschaltet Der Eingang des vorliegenden Logikgatters, der als Knotenpunkt 3 bezeichnet ist, ist mit der Steuerelektrode des MOSFET Q₅ verbunden.

Die Betriebsweise des vorliegenden Logikgatters 10 wird unter fortwährender Bezugnahme auf die F i g. 2 und 3 beschrieben. Das Logikgatter 10 wird während der mit h und U bezeichneten Zeitintervalle vorgeladen. Wie in F i g. 2 dargestellt, wird während der Voriade-Zeitintervalle ein Taktsignal Φ3+4 mit relativ hohem Pegel (-V) an jede der Steuerelektroden der MOSFETs Q) und φ angelegt Jede dieser Halbleitereinrichtungen gelangt somit in den leitenden Zustand. Der relativ hohe Pegel des Taktsignals wird einer Belegung des Kondensators Czugeführt und gelangt an die Steuerelektrode des MOSFET Qa über den Leitungspfad des MOSFET Qi, wodurch der Kondensator C vorgeladen wird und der MOSFET Qa in den leitenden Zustand gelangt. Das Taktsignal mit hohem Pegel wird ebenfalls über den Leitungspfad des MOSFET Qi an den Ausgangs-Knotenpunkt 2 angelegt, so daß dieser vorgeladen wird. Der Ausgangs-Knotenpunkt 2 und der Kondensator Cwerden jeweils auf eine Spannung vorgeladen, die der Spannung — V, vermindert um einen Schwellenwertpegel V_b entspricht, wobei der Schwellenwertpegel V₁ durch die entsprechenden Impedanzen der MOSFETs Q\ und Q3 hervorgerufen wird. Ein Taktsignal Φι+2 mit relativ niedrigem Pegel (Masse) wird der Steuerelektrode des MOSFET Q₂ zugeführt, worauf der MOSFET Q₂ in den nichtleitenden Zustand während des Vorlade-Zeitintervalls gelangt

Der vorliegende Schaltkreis führt eine Auswertung während des Zwischenzeitintervalls SA durch. Das Zwischenzeitintervall SA tritt zwischen den Hauptzeitintervallen £4 und /1 auf, wenn jeder der Mehrphasen-Taktsignalpegel einen relativ niedrigen Pegel (Masse) aufweist. Während des Zwischenzeitintervalls SA werden Taktsignale mit relativ niedrigem Pegel den Steuerelektroden eines jeden der MOSFETs Qi, Q₂ und Qi zugeführt, worauf jede dieser Halbleitereinrichtungen in den nichtleitenden Zustand gelangt Der MOSFET ζ>₄ verbleibt während des Zwischenzeitintervalls SA im leitenden Zustand, da dessen Steuerelektrode an den Kondensator C angeschlossen ist und der Kondensator C während der vorangegangenen Vorlade-Zeitintervalle h und U vorgeladen worden ist Infolgedessen wertet das Gatter 10 abhängig vom Pegel des Informationssignals aus, das an den Eingangs-Knotenpunkt 3 des logischen Netzwerkes 4 angelegt ist In einem ersten Beispiel gelangt wenn das an den Tingangs-Knotenpunkt 3 und somit an die Steuerelektrode des MOSFET <?₅ angelegte Informationssignal relativ niedrigen Pegel aufweist, der MOSFET Qs in den nichtleitenden Zustand. Der Ausgangs-Knotenpunkt 2,

der während der Taktzeitintervalle h und U vorgeladen wurde, bleibt somit auf einen relativ hohen Pegel (V- V₁) aufgeladen. In einem zweiten Beispiel gelangt, wenn das an den Eingangs-Knotenpunkt 3 angelegte Informationssignal einen relativ hohen Pegel aufweist, der MOSFET Qs während des Zwischenzeitintervalls SA in den leitenden Zustand. Der Ausgangs-Knotenpunkt 2 wird somit über die in Serie geschalteten Leitungspfade der MOSFETs <?< und Qs auf Masse heruntergezogen. Im vorliegenden Ausführungsbeispiel ist ersichtlich, daß das logische Netzwerk 4 das vorliegende Logikgatter 10 zur Funktion als Inverter im Hinblick auf den logischen Pegel der Signale am Eingangs-Knotenpunkt 3 und am Ausgangs-Knotenpunkt 2 veranlaßt

Während der nächsten mit fi und f₂ bezeichneten Zeitintervalle wird ein Taktsignal Φ_{) + 2} mit relativ hohem Pegel an die Steuerelektrode des MOSFET Q₂ angelegt, worauf der MOSFET Q₂ in den leitenden Zustand gelangt.

Während der Zeitintervalle f, und t₂ wird ebenfalls ein Taktsignal <p3₊₄ mit relativ niedrigem Pegel an jede Steuerelektrode der MOSFETs Q, und Q₃ angelegt, worauf sie in den nichtleitenden Zustand gelangen. Während der Zeitintervalle fi und h wird der Kondensator Centladen, indem er über den gemeinsamen Schaltungspunkt 1 und den Leitungspfad des MOSFET Q₂ an Masse gelegt wird. Infolgedessen wird die Steuerelektrode des isolierenden MOSFET <?₄ ebenfalls an Masse gelegt, wodurch er in den nichtleitenden Zustand gelangt. Während der Zeitintervalle fi und h wird somit der Eingangs-Knotenpunkt 3 von dem Ausgangs-Knotenpunkt 2 elektrisch isoliert und ist der Pegel des Informationssignals, das an den Eingangs-Knotenpunkt 3 des logischen Netzwerkes 4 angelegt wird, ohne Einfluß auf die Betriebsweise des Logikgatters 10.

Während des folgenden Taktzeitintervalls, das zwischen den Hauptzeitintervallen t₂ und ti auftritt und als Zwischenzeitintervall SS bezeichnet ist, wird ein Taktsignal mit relativ niedrigem Pegel (z. B. Masse) an jede der Steuerelektroden der MOSFETs Qu Q₁ und Qi angelegt. Infolgedessen gelangen die MOSFETs <?,, Q₂ und Qj in den nichtleitenden Zustand. Der isolierende MOSFET Q< verbleibt im nichtleitenden Zustand, da der Kondensator C während der vorangegangenen Zeitintervalle fi und /2 entladen worden ist. Während des Zwischenzeitintervalls SB bleibt somit der Ausgangs-Knotenpunkt 2 von dem Eingangs-Knotenpunkt 3 elektrisch isoliert und bleibt der an den Eingangs-Knotenpunkt 3 des logischen Schaltkreises 4 angelegte Pegel des Informationssignals ohne Auswirkung auf die Betriebsweise des Logikgatters 10.

In nachfolgenden Taktzyklen wird das verbesserte Logikgatter 10 vorgeladen, führt eine Auswertung durch und erzeugt eine elektrische Trennung in der zuvor beschriebenen Weise. Wie dem Fachmann ohne weiteres verständlich, wird in einem zweiten bevorzugten Ausführungsbeispiel, wenn die Taktsignale Φ3+4 und Φι+2 vertauscht werden, ein anderes verbessertes Zwischenphasen-Logikgatter erreicht. In diesem Fall wird das Taktsignal Φζ₊* der Steuerelektrode des MOSFET Q₂ zugeführt und wird das Taktsignal Φ|₄ 2 an die Gate- oder Steuerelektrode und die ersten Leitungspfadelektroden der MOSFETs Q\ und Qj und die zweiten Leitungspfadelektroden der MOSFETs Q₂ und Qs angeschlossen. Dieses zweite Zwischenphasen-Logikgatter führt jedoch eine Vorladung während der

ι« Zeitintervalle U und t₂ durch, führt eine Auswertung in dem Zwischenzeitintervall SB durch und trennt den Ausgangs-Knotenpunkt 2 von dem Eingangs-Knotenpunkt 3 während der Zeitintervalle /3, U, und SA.
Es wird somit ein einzigartiges dynamisches Zwi-

i^r) schenphasen-Logikgatter 10 angegeben, das während eines ersten Hauptzeitintervalls (h und u oder fi und h) vorgeladen wird, nur während des Zwischenzeitintervalls (SA oder SB) vor dem nächsten Hauptzeitintervall eine Auswertung durchführt und den Ausgangs-Knotenpunkt 2 von dem Eingangs-Knotenpunkt 3 sowohl während des zweiten Hauptzeitintervalls (fi und t₂ oder h und U) als auch des zweiten Zwischenzeitintervalls (SB oder SA) elektrisch isoliert. Darüber hinaus ist das verbesserte Logikgatter 10 gemäß der vorliegenden Erfindung verhältnisfrei und benutzt keine Gleichspannungsversorgung. Das vorliegende Logikgatter 10 ist ebenfalls mit einem 6-Phasen-MOS-System kompatibel, benutzt aber nur eine minimale Anzahl von Komponenten.

3» Darüber hinaus kann das verbesserte Logikgatter 10 die Form irgendeines Haupt-Logikgatters einnehmen (z. B. des Typs 2 und 4), wobei es direkt beaufschlagt werden kann, ohne daß komplexe Schnittstellengatter, wie z. B. Inverter usw., erforderlich sind. Wie zuvor

'<'< beschrieben, führt das verbesserte Logikgatter 10 gemäß dem ersten und zweiten bevorzugten Ausführungsbeispiel nur während der Zwischenzeitintervalle SA oder SB eine Auswertung durch. Da die Ausgänge beider Haupt-Logikgatter vom Typ 2 und 4 während

■«' jeder der Zwischenzeitintervalle SA und SB aufgrund ihrer elektrischen Isolierung belastbar sind, können die Logikgatter 2 und 4 direkt in das verbesserte Logikgatter 10 einspeisen, wie dies schematisch in F i g. 4 dargestellt ist.

*'< Selbstverständlich sind weitere Ausführungsformen möglich, beispielsweise sind die Feldeffekttransistoren Q\ bis Qs gemäß Fig. 3 p-Kanal-Transistoren. Es können jedoch diese oder andere geeignete Halbleitereinrichtungen mit mehreren Anschlüssen verwendet

">» werden. Die Signalpegel der Mehrphasen-Taktsignale gemäß F i g. 2 sind so gewählt, daß sie mit der Art der verwendeten Halbleitereinrichtungen kompatibel sind. Darüber hinaus ist der logische Schaltkreis 4 des Logikgatters 10 nur zum Zwecke der Erläuterung ausgewählt worden. Selbstverständlich kann der logische Schaltkreis 4 aus irgendeiner geeigneten Anzahl von Halbleitereinrichtungen mit mehreren Anschlüssen und entsprechenden Zwischenverbindungen bestehen.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Durch eine Taktsignalquelle angesteuertes Logikgatter, wobei die Taktsignalquelle während ersten und zweiten Zeitintervallen erste und zweite, sich wiederholende Taktsignale mit entgegengesetzten Referenzpegeln und während eines dazwischenliegenden Zwischenzekintervalls Taktsignale mit dem gleichen Referenzpege! angibt, mit einem Eingangsanschluß, einem AusgangsanschluB und mehreren Halbleitereinrichtungen mit mehreren Anschlüssen, wobei diese eine erste Halbleitereinrichtung umfassen, die zwischen die Taktsignalquelle und den Ausgangsanschluß geschaltet ist, um den Ausgangsanschluß während des ersten Zeitintervalls zu laden, und eine zweite Halbleitereinrichtung umfassen, die mit einem Leitungspfad wahlweise an den Ausgangsanschluß geschaltet ist und auf ein Informationssignal an ihrer Steuerelektrode anspricht, um den Ausgangsanschluß während des Zwischenzeitintervalls zu entladen, und der ersten und zweiten Halbleitereinrichtung das erste Taktsignal zugeführt ist, und ferner eine dritte Halbleitereinrichtung umfassen, die mit ihrem Leitungspfad direkt an den Ausgangsanschluß zur elektrischen Trennung vom Eingangsanschluß während eines bestimmten Zeitintervalls angeschlossen ist, wobei sie zwischen dem Ausgangsanschluß und der zweiten Halbleitereinrichtung angeordnet ist, dadurch gekennzeichnet, daß die zweite Halbleitereinrichtung (Qs) mit ihrem Leitungspfad wahlweise zwischen dem Ausgangsanschluß (2) und die Taktsignalquelle geschaltet ist und mit einer Steuerelektrode direkt an den Eingangsanschluß (3) angeschlossen ist, daß die dritte Halbleitereinrichtung (Qa) mit ihrem Leitungspfad direkt an den Ausgangsanschluß (2) zur elektrischen Trennung des Ausgangsanschlusses (2) von dem Eingangsanschluß (3) während des zweiten Zeitintervalls angeschlossen ist und von dem zweiten Taktsignal (Φι+2) angesteuert ist, und daß eine vierte Halbleitereinrichtung (Qi) zwischen die Taktsignalquelle und eine Steuerelektrode der dritten Halbleitereinrichtung (Qt) geschaltet ist, um die dritte Halbleitereinrichtung (Qi) während des ersten Zeitintervalls freizugeben.

2. Logikgatter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Taktsignale Mehrphasen-Taktsignale sind, wobei das erste Taktsignal einen ersten Referenzpegel während des ersten Zeitintervalls, das zweite Taktsignal den ersten Referenzpegel während des zweiten Zeitintervalls und sowohl das erste und das zweite Taktsignal einen zweiten Referenzpegel während des Zwischenzeitintervalls aufweisen.

3. Logikgatter nach Anspruch 1, dadurch gekennzeichnet, daß die Leitungspfade der ersten, zweiten und dritten Halbleitereinrichtung (Q3, Qs, Qa) elektrisch in Reihe geschaltet sind.

4. Logikgatter nach Anspruch 1, gekennzeichnet durch eine fünfte Halbleitereinrichtung (Q₂), der an einer Steuerelektrode das zweite Taktsignal (Φι+2) zugeführt wird und die wahlweise mit einem Leitungspfad zwischen die Steuerelektrode der dritten Halbleitereinrichtung (Qa) und die Taktsignalquelle geschaltet ist zum Zuführen des ersten Taktsignals (Φ3+4) und zum Sperren der dritten

Halbleitereinrichtung (<?₄) während des zweiten Zeitintervalls, um dadurch den Ausgangsanschluß (2) von dem Eingangsanschluß (3) elektrisch zu isolieren.

5. Logikgatter nach Anspruch 4, dadurch gekennzeichnet, daß die Leitungspfade der vierten und fünften Halbleitereinrichtung (Qi, Q₂) elektrisch in Reihe geschaltet sind.

6. Logikgatter nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede Halbleitereinrichtung (Q\ bis Q5) aus einem Feldeffekttransistor besteht

7. Logikgatter nach Anspruch 6, dadurch gekennzeichnet, daß die mehreren Feldeffekttransistoren (Q\ bis Qs) einen verhältnisfreien Logikschaltkreis bilden.