DE2830436C2 - Testschaltung für die Zuverlässigkeit eines Mehrphasentaktgebers - Google Patents

Description

Die Erfindung bezieht sich auf eine Testschaltung für die Zuverlässigkeit eines Mehrphasentaktgebers, der Taktsignale liefert, die normalerweise jeweils niemals gleichzeitig auftreten, wobei der Test insbesondere hinsichtlich des Auftretens und des Überlappens der Taktsignale erfolgt.

Aus der DE-OS 22 24 738 ist betdis eine Schaltungsanordnung zur Vermeidung unkontrollierter Ausgangssignale in Isolierschicht-FET-Trsiöerschaltungen aufgrund der Kapazität zwischen den Elektroden bekannt. Unkontrollierte Ausgangssignale können aufgrund kapazitiver Kopplungen in den Ausgabestromkreisen vorhanden sein. Zur Lösung dieses Problems wird dabei vorgesehen eine Entladung der Ausgangskapazität zu vermeiden, die dann auftritt, wenn in unkontrollierter Weise Einschaltvorgänge vorgenommen werden. Speziell werden dabei lnverterstufen sowie eine Ausgangsstufe benutzt, die durch sich überlappende Taktimpulse erregt werden.

Die DE-OS 22 60 760 zeigt eine Überwachungsschaltung zur Überwachung von Signalfolgen. In diesem Zusammenhang werden zwei Kondensatoren verwendet, die bei ordnungsgemäßem Betrieb wechselweise aufgeladen bzw. entladen werden. Tritt eine Änderung der Taktfolge ein, so kann sich der eine Kondensator über einen Transistor entladen, was zum Auslösen eines Thyristors führt, der dann seinerseits ein Alarmsignal auslöst.

US-PS 35 19 841 schließlich beschreibt einen Phasendetektor, bei dem ein Eingangssignal mit zu delektierender Phase über einen Differcntialvcrstärker in eine Schaltung eingegeben wird, die ferner ein Bezugssignal über einen Differentialvcrstärker erhält. Wenn die am Eingang angelegte Wellenform mit der Bczugswellcnform in Phase ist. so arbeitet die Schaltung als ein Vollwelienglcichrichter für das Eingangssignal, und die

gleichgerichtete Spannung erscheint an den Ausgangsklemmen. Wenn hingegen die Eingangsspannung gegenüber der Bezugsspannung um 180° phasenverschoben ist, so erhält man die gleiche Spannung wie beim Betrieb in Phase, aber mit entgegengesetzter Polarität

Der Erfindung liegt demgegenüber die Aufgabe zugrunde, eine Testschaltung für die Zuverlässigkeit eines Mehrphasentaktgebers, der Taktsignal liefert, die normalerweise jt#eils niemals gleichzeitig auftreten, derart auszubilden, daß festgestellt wird, ob sämtliche Taktimpulse vorhanden sind und ob sie sich nicht überlappen. Sollte einer der Taktgeber nicht ordnungsgemäß arbeiten, so soll eine dementsprechende Information geliefert werden.

Zur Lösung dieser Aufgabe sieht die Erfindung bei einer Testschaltung gemäß dem Oberbegriff des Anspruchs 1. die im Kennzeichen des Anspruchs 1 genannten Merkmale vor.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie der Beschreibung von Ausführungsbekpielen anhand der Zeichnung; in der Zeichnung zeigt

F i g. 1 eine schematische Darstellung eines bevorzugten Beispiels der erfindungsgemäßen Testschaltung;

Fig.2 Beispiele schmaler und breiter durch die Mehrfachphasen-Taktgeber erzeugter Wellenformen, die durch Testschaltung der F i g. 1 getestet werden.

F i g. 1 zeigt eine bevorzugte Schaltung der erfindungsgemäßen Mehrphasen-Taktgeberüberwachungsoder Testschaltung. Die Testschaltung weist folgendes auf: Erste und zweite Taktsignaltestabschnitte 2 und 4; vier Signalinverter 6,8,10,12 und ein NOR-Gatter 14, welches ein Ausgangssignal erzeugt, das den ordnungsgemäßen Betrieb oder den Ausfall jedes der getesteten Mehrphasen-Taktgeber anzeigt

Typischerweise weist, wie man am besten in Fig.2 erkennt, ein Mehrphasen-Taktgebersystem sowohl Einzelbreitentaktsignale d. h. Taktsignale mit einer bestimmten Breite, (beispielsweise Φ\ und Φ₃) als auch Doppelbreitentaktsignale, d. h. Taktsignale mit dem Doppeltem der bestimmten Breite (beispielsweise Φι + 2 und Φ3 + 4) auf. Der erste Taktsignaltestabschnitt 2 überwacht die Einfachbreiten-Mehrphasen-Taktsignale Φ\ und Φ3, wohingegen der zweite Taktsignaltestabschnitt 4 die Doppelbreiten-Mehrphasen-Taktsignale Φ\ +1 und Φ₃ + 4 überwacht. Da die Konstruktion jedes der ersten und zweiten Taktsignaltestabschnitte 2 und 4 im wesentlichen identisch ist, wird im folgenden nur der erste Signaltaktabschnitt 2 der erfindungsgemäßen Testschaltung im einzelnen beschrieben.

Der erste Taktsignaltestabschnitt 2 weist eine Vielzahl von Halbleitertransistorvorrichtungen auf, wie beispielsweise p-Kanal-Feldeffekttransistoren (FETs) <?b—<?io. Eine erste Hälfte des Testabschnitts 2 weist einen Vorladungs-Feldeffekttransistor Q₃ auf, und zwar mit einer Leitungsbahn zwischen einer Source mit relativ negativen) Bezugspotential V_Dd und einem elektrischen Verbindungspunkt 15. Die entsprechenden Leitungsbahnen ck:r Feldeffekttransistoren Qa und Q, sind miteinander elektrisch in Serie geschaltet, und zwar zwiwchen dem elektrischen Verbindungspunkt 15 und einer Source mit Einern relativ positiven Bczugspotential, wie beispielsweise Erde. Die Gate-Elektroden der FETs Qs und Qi si'id mit einem Mehrphascn-Taktsignalgenerator (nicht gezeigt) verbunden, um das erste Einzelbreitentaktsignal Φ\ zu empfangen. Die Gateelektrode des FET Qi ist mit dem Mehrphasen-Taktsignalgenerator zum Empfang des zweiten Einzeibrettentaktsignals Φ₃ verbunden. Der Leitungspfad eines weiteren Feldeffekttransistors Qs liegt zwischen dem elektrischen Verbindungspunkt 15 und der Bezugspotentialquelle, wie beispielsweise Erde, wodurch der Leitungspfad des Transistors Q₅ elektrisch mit der Serienschaltung aus den Leitungspfaden der FETs (?₄ und Q₆ parallelgeschaltet ist Die Gateelektrode des FET Qs ist mit einem elektrischen Verbindungspunkt 17 verbunden. In einem bevorzugten Ausführungsbeispiel ist der FET Qs mit einem sehr hohen Ein-Widerstand (einer sehr Weinen Kanalbreite) bezüglich dem des Vorladungs-FET Q₃ und der FETs Qa und Q₆ hergestellt Darüber hinaus ist der Ein-Widerstand der FETs Qa und Q₆ sehr niedrig bezüglich desjenigen des Vorladungs-FET Q₃. Eine Platte eines ersten Ladungsspeicherkondensators Ci ist mit dem elektrischen Verbindungspunkt 15 verbunden. Die zweite Platte des Speicherkondensators CX liegt an Erde.

Eine zweite Hälfte des ersten TakmgnaJtestabschnitts 2 weist einen Vorladungs-Feldeffekttransistor Qg auf, der einen Leitungspfad zwischen der Bezugspotentialquelle Vdd und einem elektrischen Verbindungspunkt 19 aufweist Die entsprechenden Leitungspfade der Feldeffekttransistoren Qq und Q\o liegen miteinander elektrisch in Serie zwischen dem elektrischen Verbindungspunkt 19 und Erde. Die Gateelektroden der FETs Qi und Qg sind mit dem Mehrphasen-Taktsignalgenerator verbunden, um das Einzelbrertentaktsignal Φ₃ zu empfangen. Die Gateelektrode von FET Qw ist mit dem Mehrphasen-Taktsignalgenerator verbunden, um das Einzelbreitentaktsignal Φι zu empfangen. Der Leitungspfad eines weiteren Feldeffekttransistors Qj liegt zwischen dem elektrischen Verbindungspunkt 19 und Erde, wodurch der Leitungspfad des FET Q₁ elektrisch parallel zur Serienschaltung der Leitungspfade Qg und Qw Hegt Die Gateelektrode des FET O ist mit dem elektrischen Verbindungspunkt 17 und infolgedessen auch mit der Gateelektrode des FET Qi verbunden. In einem bevorzugten Ausführungsbeispiel ist der FET Qj mit einem sehr hohen Ein-Widerstand bezüglich demjenigen der FETs Q₉ und Qw hergestellt, Darüber hinaus wird der Ein-Widerstand der FETs Q₉ und Qw sehr klein gemacht bezüglich des Ein-Widerstandes des Vorladungs-FET Q₉. Eine Platte eines zweiten Ladungsspeicherkondensators C2 ist mit dem elektrischen Verbindungspunkt 19 verbunden. Die

so zweite Platte des Speicherkondensators Cl ist mit Erde mit der zweiten Platte des Ladungsspeicherkondensators Cl verbunden.

Da der Aufbau des zweiten Taktsignaltestabschnitts 4 der erfird'jngsgemäßen Test- oder Taktüberwachungsschaltung im wesentlichen identisch zum ersten Testabschnitt 2 der Überwachungsschaltung ist, wird nur eine kurze Beschreibung des zweiten Testabschnitts 4 gegeben. Feldeffekttransistoren ζ>ιι bis Q\n, die den zweiten Taktsignaltestabschnitt 4 bilden, sind eingesetzt für die entsprechenden Feldeffekttransistoren Q₃ bis Qw des ersten Taktsignaltestabschnitts 2, und dritte und vierte Speicherkondensatoren C3 und C4 sind eingesetzt für Speicherkondensatoren C\ und C2. Darüber hinaus sind die Gateelektrodcn der FETs Qu

fii und Q\2 (ähnlich den FETs Q, und Qi) verbunden mit dem Mehrpiiasen-Takiüignalfecneralor. um das crsie Doppelbreitentaktsignal Ί>\ χ ι /u empfangen. Die Gateelektrode des FET Q\i (ähnlich dem Ι-ΈΤ Qt,) ist mit

dem Meh^rphasen-Taktsignalgenerator zum Empfang des zweiten DoppelbreitentakiMgnals Φ\ ± j verbunden. Die Gateelektroden der FLTs Qs--, und CV (ähnlich den FETs Qg und Qi) sind mit dem Mehrphasen-Taktsignalgenerator zum Empfang des zweiten Doppelbreitentaktsignals Φι , i verbunden. Die Gateelektrode des FET Q\* ist (ähnlich dem FET Cm) mit dem Mehrphasen-1 aktsignalgenerator zum Empfang des ersten üoppelbreitentaktsignals Φ\ .. ₂ verbunden. Die Gateelektroden der FETs Qi. und Qm sind (ännlieh den FF.Ts Q\ und ^f^h) miteinander an einem elektrischen Verbindungspunkt 22 (ähnlich dem elektrischen Verbindungspunkt 17) verbunden. Die elektrischen Verbindungspunkte 17 und 22 sind miteinander verbunden. .Speicherkondensator CJ liegt zwischen einem elektrischen Verbindungspunkt 20 (ähnlich dem elektrischen Verbindungspunkt 15) und Frde. .Speicherkondensator CA liegt zwischen einem elektrischen Verbindungspunkt 24 (ähnlich dem elektrischen Vcrbinüungspunki 19) und Erde.

Die entsprechenden Leitungspfade eines Paars von Feldeffekttransistoren Q und Q₂ sind miteinander in Serie geschaltet, und zwar zwischen den Bezugspotentialquellen Vßpund Erde. Die Gateelek'.rode des FET Q\ ist ebenfalls mit der VVjp-Beztigspotentialquelle ve^rbunden. Die Gateelektrode und eine Leitungspfadelekt^rode des FET Q, sind miteinander und mit dem elektrischen Verbindungspunki 17 des ersten Taktsignaltestah Schnitts verbunden. In einem bevorzugten Ausführungsbeispiel wird FET Qi mit einem sehr niedrigen Ein-Widerstandswert (einer sehr großen Kanalbreite) bezüglich dem des FET Q, hergestellt. Ein Paar von Signalinvertern 6 und 8 liegt zwischen den' ersten Taktsignaltestabschnitt 2 und dem NOR-Gate 14. Ein zweites Paar von Signalinvertern 10 und 12 lieg! zwischen dem Taktsignaltestabschnitt 4 und dem NOR-Gatter 14. Da die Konstruktion der Inverter 6 und 8 im wesentlichen identisch zu der der Inverter IO und 12 ist. werden im einzelnen nur die Inverter 6 und 8 beschrieben. Der Inverter 6 weist ein Paar von Feldeffekttransistoren Q₁* und Q*, auf. deren entsprechenden Leitungspfade miteinander in Serie zwischen Von und Erde geschaltet sind. Die Gateelektrode des FET Q\4 liegt an der VWBezugspotentialquelle. und die Gateelektrode des FET Qr₁ ist mit dem elektrischen Verbindungspunkt 15 des ersten Taktsignaltestabschnitts 2 verbunden, wobei der elektrische Verbindungspunkt 15 eine Eingangsklemme des Inverters 6 bildet. Der Inverter 8 besitzt ein Paar von Feldeffekttransistoren Q₂; und Q₂₂. deren entsprechende Leitungspfade elektrisch in Serie zwischen \'na und Erde geschaltet sind. Die Gateeiektrode des FET Q_2x ist mit der VocrBezugspotentialquelle verbunden, und die Gateelektrode des FET Qn ist mit dem elektrischen Verbindungspunkt 19 des ersten Taktsignaltestab- ^: Schnitts 2 verbunden, wobei der elektrische Verbindungspunkt 19 eine Eingangsklemme des Inverters 8 bildet In einem bevorzugten Ausführungsbeispiel werden die FETs Q_x, und Qn mit einem sehr niedrigen Ein-Widerstand (einer sehr großen Kanalbreite) bezug- lieh dem der FETs Q^ und Q₂: ausgebildet

Da die Konstruktion der Signalinverter 10 und 12 im wesentlichen identisch zu dem Aufbau der Inverter 6 und 8 ist, sei hier nur eine kurze Beschreibung der inverter 10 und J2 gegeben. Die Feldeffekttransistoren ""■ Q>3 und Qjt des Inverters 10 sind ähnlich den entsprechenden Feldeffekttransistoren Q^ und Qx des Inverters 6 vorgesehen. Jedoch ist die Gateeiektrode des FET Qu mit dem elektrischen Verbindungspunkt 20 des zweiten Taktsignaltcstabschnilts 4 verbunden, wobei der elektrische Verbindungspunkt 20 eine Eingangsklemme des Inverters IO bildet. Die Feldeffekttransistoren (J-; und Q₂I. des Inverters 12 sind ähnlich den Feldeffekttransistoren Q?t und Q₂₂ des Inverters 8 vorgesehen.

Jedoch ist die Gateelekirode des FTT Q_2k mit dem elektrischen Verbindungspunkt 24 des /weilen Taktsi-• gnalabschnitts 4 verbunden, wobei der elektrische Vcrhiiultmpspunki 24 eine F'ingangsklcmmi: des Inverters 12 bildet.

Das NOR-Gatter 14 der erfindiingsgenialten Testschaltung umfaßt fünf Feldeffekttransistoren Qy bis Q₁₁. ■ Die Gateelektrode und eine l.eitungspfadelcktrode des FET Q₂: sind mit der l'p/rBezugspotentialquellc verbunden. Die zweite Verbindiingspfadelektrodc des FET Q₂- ist mit einem elektrischen Verbindungspunkt 34 verbunden, ilei cmc Aijsg.ingsklcrnrnc von sowohl NOR-Gatter 14 als auch der erfindungsgemäßen Taktüberwachungsschaltung bildet. Der Leitungspfad des f ET Q₂H liegt zwischen Ausgangsklenimc 34 und Erde. Die Gateelektrode des FET Q₂S ist mit einem elektrischen Verbindungspunkt 26 verbunden, der zwischen den Leitungspfaden der FFiTs Qw und Q₂a des Inverters 6 gebildet isi. Der elektrische Verbindungspunkt 26 bildet eine erste Eingangsklemme des NOR-G.;.ters 14. Der Leitungspfad des FEF Q₂* liegt zwischen der Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Q₂Q ist mit einem elektrischen Verbindungspunkt 28 verbunden, der zwischen den entsprechenden Leitungspfaden tier FETs Q_2[ und Q₂₂ des Inverters 8 gebildet ist. Der elektrische Verbin dungspunkt 28 bildet eine zweite Eingangsklemme des NOR-Gatters 14. Der Leitungspfad des FET Qy-, liegt zwischen Ausgangsklemme 34 und Erde. Die Gateelektrode des FFiT <?)„ liegt an einem elektrischen Verbindungspunkt 30. der zwischen den entsprechenden Leitungspfaden der FETs Q_:s und (X₁ des Inverters IO gebildet ist. Der elektrische Verbindungs-.unkt 30 bildet eine dritte Eingangsklemme des NOR-Gatters 14. Der Leitungspfad des FET Qn liegt zwischen Ausgangsklemme 34 und Erde. Die Gateelektrode des FET Q^ ist mit einem elektrischen Verbindungspunkt 32 verbunden, der zwischen den entsprechenden Leitungspfaden der FETs Q₂; und Q₂* des Inverters 12 gebildet ist. Der elektrische Verbindungspunkt 32 bildet eine vierte Eingangsklemme des NOR-Gatters 14. In einem bevorzugten Ausführungsbeispiel wird FET Q₂- mit einem sehr hohen Ein-Widerstand (einer sehr kleinen Kanalbreite) bezüglich dem Ein-Widerstandswerc für die FETs Q_2)s bis Q^ hergestellt.

F i g. 2 zeigt die Wellenformen der Mehrphasen-Taktsignale, die durch die erfindungsgemäße Testschaltung der Fig.! getestet werden sollen. Jedes der Einzelbreitentaktsignaie Φ\ und Φ₃ und jedes der Doppelbrettentaktsignale Φ-^₂ und Φ_{3 +} 4 kippen oder schalten zwischen einem relativ hohen FFI (wahr)-Logikpegel entsprechend einem negativen Spannungssignal, wie beispielsweise V_DD. und einem relativ niedrigen LOW (falsch)-Logikpegel entsprechend einem relativ positiven Spannungssignal, wie beispielsweise Erde.

Wie im folgenden noch im einzelnen erläutert werden wird, empfängt dann, wenn jeder der Mehphasen-Taktgeber richtig umschaltet oder kippt, jeder der elektrischen Verbindungspunkte 15, 19, 20 und 24 der ersten und zweiten Taktsignaltestabschnitte 2 und 4 eine nahezu konstante negative Ladung. Der elektrische

Verbindungspunkt 34 des NOR-Gatlcrs 14 (d. h. clic Ausgangsklemme des Taktübcrv.achcrs) empfangt jedoch ein relaiiv negatives .Spannungssignal über den Leitungspfad des F-TiT Qn, wobei dieses Signal die I aktgeberzuverlässigkeil anzeigt. Wenn jedoch irgendeiner oder mehrere der Mehrphasen-Taktgeber nicht richtig kippt oder kippen, so werden einige der elektronen Verbindungspunkte 15, 19, 20 und 24 entladen. Die Aiisgangsklcmmc 34 empfangt dann andererseits ein relativ positives Spannungssignal (beispielsweise Erde) über den l.citungspfao einer der NOR-Gailer-FETs Q_n. Qn. Ci" und Qn. wobei dieses Signal einen Taktgeberausfall anzeigt. Da der Schaltungsbetrieb der ersten und zweiten Taktsignaliestabschniltc 2 und 4 im wesentlichen identisch ist. wird nur der Betrieb des ersten Abschnitts im einzelnen erläutert. Die Zuverlässigkeit, mit der das eine schmale Breite aufweisende '/»!-Taktsignal auf einen relativ hohen III (logischen »i«)-regei kippi, wi'ii niiiicis uci trrMcn Hälfte des ersten Taktsignaltestabschnitts 2. der die FFiTs Qi bis Q~ und Speichtrkondensator Cl aufweist, getestet. Unter gleichzeitiger Bezugnahme auf F i g. I und 2 erkennt man. daß während eines Zeitintervalls Φ; dann, wenn ein ordnungsgemäß gekipptes Φι-Taktsigrial einen relativ hohen HI-Logikpegel besitzt und ein richtig gekipptes <i>₃-Taktsignal einen relativ niedrigen LOW (logischen »O«)-Pegel besitzt, die FETs Qi und Qt leitend gemacht werden, da das relativ hohe FHI-Pegeltaktsignal Φι an die Gateelektroden derselben angelegt wird. Wie zuvor beschrieben, ist der FET Q=, mit einem relativ nohen Fin-Widerstand (verglichen mit den FETs O₄ und ζλ,) hergestellt, und FET Q₂ ist mit einem relativ niedrigen Ein Widerstand (verglichen mit Q]) hergestellt. FET Qt, wird nichtleitend gemacht, da das relativ niedrige LOW-Pegel-Taktsignal Φ] an die Gateelektrode angelegt ist. Daher wird der FET Q--, nahezu nichtleitend gemacht, da die Gateelektrode desselben, die mit dem elektrischen Verbindungspunkt 17 verbunden ist, eine Spannung über den Leitungspfad des FET Q₂ empfängt, wobei diese Spannung kaum das Schwellenerfordernis des FET Q-, übersteigt. Somit werden der elektrische Verbindungspunkt 15 und Speicherkondensator Cl auf eine relativ negative Spannung über den Leitungspfad des Vorladungs-FET Qi aufgeladen. Solange das Φι-Taktsignal weiterhin in wiederholter Weise auf einen relativ hohen HI-Logikpegel während jedes darauffolgenden Taktzyklus kippt, so daß der elektrische Verbindungspunkt 15 und die Speicherkapazität Cl über FET Qi vorgeladen werden, wird der Speicherkondensaior Cl nicht über den Leitungspfad des FET Qj entladen. Infolgedessen wird der FET Q20. der den ersten Testabschnittsignalinverter 6 bildet, leitend gemacht, da die Gateelektrode desselben ebenfalls durch die relativ negative Spannung am elektrischen Verbindungspunkt 15 (d. h. der Eingangsklemme des Inverters 6) geladen wird. Der elektrische Verbindungspunkt 26 des Inverters 6 (d. h. die erste Eingangsklemme des NOR-Gatters 14) ist über den Leitungsfpad des FET Q20 auf Erde festgelegt Wenn daher das Φι-Taktsignal ordnungsgemäß auf einen relativ hohen HI-Logikpegel kippt, so wird die Gateelektrode des FET Q₂S des NOR-Gatters 14 ebenfalls auf Erde an der NOR-Gatter-Eingangsklemme 26 festgelegt. Demgemäß wird FET Qn nichtleitend gemacht Die Testschaltungs-Ausgangsklemme 34 wird auf einen negativen Spannungspegel getrieben, und zwar über den Leitungspfad des FET Q_n, der dadurch den ordnungsgemäßen Betriebszustand des Φι-Taktsi-

gnals während des Ψ,-Zcitintervalls anzeigt.

Sollte jedoch das Φι- Taktsignal nicht auf einen relativ hohen HI-Pegel während des Φ,-Zeitintervalls bei darauffolgenden Taktzyklen kippen, so daß der Voriaclungs-ITT Q\ nichtleitend gemacht wird, so wird der Kondensator Cl schließlich entladen, und der elektrische Verbindiingspunkt 15 wird auf Erde festgelegt, und zwar über den Lcitimgspfad des FET Q_2n des Signalinvertcrs 6 der leitend gemacht wird, da dessen Gateelektrode mit dem elektrischen Verbindungspiinkt 15 verbunden im. Der FKT <?,» des Inverters 6 wird daraufhin leitend gemacht, da die Gateelektrode desselben mit der VpirBezugspotentialquelle verbunden ist. Der elektrische Verbindiingspunkt 26 des Inverters 6 (d. h. die erste Eingangsklemmc des NOR-Gates 14) empfängt ein relativ negatives Spannungssignal über den F.citungspfad des FET Q\*. Der FET Ο'« des NOR-Gatters 14 wird leitend gemacht, um ueii elektrischer, Vcrbindungspi^k; 34 z;; treiben, da die Gateelektrode cies FET Q₂* mit dem elektrischen Verbindiingspunkt 26 verbunden ist. F3aher wird während des '^₁ -Zeitintervalls dann, wenn das Φι-Taktsignal nicht ordnungsgemäß auf einen relativ hohen FlI-Logikpegel kippt, die Testschaltungsausgangskiemme (gebildet durch den elektrischen Verbindiingspunkt 34 des NOR-Gatters 14) auf Erde über die Leitungsbahn des FET Qi?, festgelegt, um auf diese Weise eine Anzeige für das Ausfallen des Φι-Taktsignals während des 'Pi-Zeitintervalls vorzusehen.

Die Zuverlässigkeil, mit der die Φι-Taktsignale auf einen relativ niedrigen LOW (logischen »O«)-Pegel kippen, wird mittels der zweiten Hälfte des ersten Taktsignaltestabschnitts 2 getestet, der die FETs Q₁ bis Q]n und Speicherkondensator C2 umfaßt. Während eines mit φ\ bezeichneten Zeitintervalls werden dann, wenn ein richtig kippendes Φι-Taktsignal einen relativ niedrigen LOW-i-'egel besitzt und ein richtiges kippendes Φ3-Τ3Μ5ΐ£Π3ΐ einen relativ hohen HI-Pegel aufweist, die FETs Qg und (λ leitend gemacht, da das relativ hohe HI-Pegel-Takisignal -^an die Gateelektroden der FETs Q» und Qt angelegt ist. FET Qw ist nichtleitend gemacht, da das relativ niedrige LOW-Pegel-Taktsignal Φι an dessen Gateelektrode angelegt ist. Wie zuvor beschrieben, wird der FET Q₁ mit einem relativ hohen Ein-Widerstand hergestellt. Daher ist der FET Qi nahezu nichtleitend gemacht, da seine Gateelektrode, die mit dem elektrischen Verbindungspunkt 17 in Verbindung steht, über den Leitungspfad des FET Q₂ eine Spannung empfängt, die kaum das Schwellenerfordernis des FET Qi übersteigt. Somit wird der elektrische Verbindungspunkt 19 und der Speicherkondensator C2 auf eine relativ negative Spannung über den Leitungspfad des Vorladungs-FET Qg aufgeladen. Solange der elektrische Verbindungspunkt 19 und der Speicherkondensator C2 über FET Qg voraufgeladen sind, wird der Speicherkondensator C2 nicht über den Leitungspfad des FET Qi entladen. Infolgedessen wird der den ersten Testabschnitt-Signalinverter 8 bildende FET Q₂₂ leitend gemacht da dessen Gateelektrode ebenfalls durch die relativ negative Spannung am elektrischen Verbindungspunkt 19 (d. h. der Eingangsklemme des Inverters 8) geladen wird. Der elektrische Verbindungspunkt 28 des Inverters 8 (d.h. die zweite Eingangsklemme des NGR-Gatters 14) ist über den Leitungspfad des FET Q₂₂ auf Erde festgelegt Wenn daher das Φ !-Taktsignal ordnungsgemäß auf einen relativ niedrigen LOW-Logik-Pegel kippt so wird die Gateelektrode des FET Q₂₉ des NOR-Gatters 14 ebenfalls an der zweiten

NOR-Gattereingangsklemme 28 auf Erde festgelegt. Demgemäß wird der FET Q₂^ nichtleitend gemacht. Die Taktiiberwachungsausgangsklemme 34 wird auf ein negatives Spannungspegelsignal über den Leitungspfad des FET Qn getrieben, welches dadurch die Gültigkeit -, des Φι-Taktsignals während des '/'j-Zeitintervalls anzeigt.

Sollte jedoc'·. das Φι-Taktsignal nicht ordnungsgemäß auf einen relativ niedrigen LOW-Pegel während des 'fM-Zeitintervalls kippen (sondern auf einem relativ hohen HI-Pegel verbleiben), so wird jeder der FETs Q», Qt und C?io leitend gemacht, da ein relativ hohes Hl-Pegelsignal an deren Gateelektroden angelegt wird. Wie zuvor beschrieben, werden die FETs Qf und Q\n mit einem relativ niedrigen Ein-Widerstand (und einer sehr π großen Kanalbreite) bezüglich dem des Vorladungs-FET Qs hergestellt. Daher wird infolge der relativ kleinen kombinierten Ein-Widerstände der FETs Q, und Om der Speicherkondensator C2 entladen und der elektrische Verbindungspunkt 19 wird auf Erde >o während des $3-Zeitintervalls festgelegt, und zwar über die Leitungspfade der FETs Q* und Qio. Das FET Q22 des Signalinverters 8 wird nichtleitend gemacht, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 19 (d. h. der Eingangsklemme des Inverters 2 > 8) verbunden ist. Der FET Q₂| des Inverters 8 wird daraufhin leitend gemacht, da dessen Gateelektrode mit der Vdo-Bezugspotentialquelle verbunden ist. Der elektrische Verbindungspunkt 28 des Inverters 8 (d. h. die zweite Eingangsklemme des NOR-Gatters 14) jo empfängt ein relativ negatives Spannungssignal über den Leitungspfad des FET Q₂I. Der FET Qn des NOR-Gatters 14 wird leitend gemacht, um den elektrischen Verbindungspunkt 34 zu treiben, da die Gateelektrode des FET Q₂₉ mit dem elektrischen r> Verbindungspunkt 28 verbunden ist. Wenn daher während des <?3-Zeitintervalls das Φι-Taktsignal nicht richtig auf einen relativ niedrigen LOW-Logikpegel kippt, so wird die Taktüberwachungsausgangsklemme, gebildet durch den elektrischen Verbindungspunkt 34 des NOR-Gatters 14, über den Leitungspfad des FET Qn auf Erde festgelegt, um dadurch eine Anzeige des Ausfalls des Φι-Taktsignals während des <p3-Zeitintervalls vorzusehen.

Da die erste Hälfte des ersten Taktsignaltestab-Schnitts 2 (der die FETs Qi bis Qt und Speicherkondensator CX aufweist) identisch im Aufbau mit der zweiten Hälfte (welche FETs Q-, bis Qw und Speicherkondensator C2 aufweist) ist und da das Φ3-Taktsignal das gleiche wie das Φι-Taktsignal ist (mit der Ausnahme, daß das Φ3-Taktsignal verzögert oder um 180° verschoben ist), wird das Φ3-Taktsignal in identischer Weise wie das •^-Taktsignal getestet. Jedoch testet die zweite Hälfte des ersten Taktsignaltestabschnitts 2 die Zuverlässigkeit des Φ3-Takts^gnaIs beim Kippen auf einen relativ hohen HI-Logikpegel während des Φ3-ΖεϊπηΐεΓν3ΐΐ5, während die erste Hälfte des ersten Taktsignaltestabschnitts 2 die Zuverlässigkeit testet, mit der das Φ3-Taktsignal auf einen relativ niedrigen LOW-Logikpegel während des Φι-Zeitintervalls kippt. to

Die Feldeffekttransistoren (FETs Qi₉ bis Q22), welche die Signalinverter 6 und 8 bilden, bestimmen, ob jeder der Φι- und Φ3-Taktgeber in zuverlässiger Weise kippt oder ausfällt, wobei als Ergebnis ein konstanter Ausgangsspannungspegel im Bereich der Spannungen zwischen Vpo und Erde erzeugt wird. In einem bevorzugten Ausführungsbeispiel sind die FE Ps Qi₉ und Q20 mit besonderen Schwellenspannungen ausgewählt, um so sicherzustellen, daß der elektrische Verbindungspunkt 15 in derr Falle auf oder nahe F.rde festgelegt ist. daß ein Mehrphasen-Taktgeber nicht richtig kippt. Die Schwellenspannung der FETs Qh und Qm (und auch diejenige der FETs Qi bis Qm) ist typischerweise -1,OVoIt Gleichspannung (wenn Vpp mit -5VoIt Gleichspannung ausgewählt ist). Darüber hinaus ist der FET Q20 speziell derart bemessen, daß seine Gateelektrode eine Spannung von beispielsweise mindestens 1,5VoIt negativer als die Schwellenspannung empfangen muß, um leitend gemacht zu werden. Als erstes Beispiel sei angenommen, daß der Ausgangsspannungspegel eines ausgefallenen Φ_{ -Taktgebers auf irgendeiner Spannung (beispielsweise -2,0VoIt) in einem Spannungsbereich zwischen Erde und -3.5VoIt Gleichspannung konstant verbleibt. Dahe · werden während des Φι-Zeitintervalls der elektrische Verbindungspunkt 15 und der Speicherkondensator Cl auf einen Spannungspegel von annähernd —1 Volt Gleichspannung voraufgeladen (einen Schwellenpegel positiver als das konstante Φι-Taktsignal angelegt an die Gateelektrode des Vorladungs-FETs Qj). Somit wird der FET Q20 nichtleitend gemacht, da dessen mit dem elektrischen Verbindungspunkt 15 verbundene Gateelektrode eine unzureichende Spannung empfängt. Der FET Qj8 wird leitend gemacht, da dessen Gate mit der VßD-Quelle über den Leitungspfad des FET Qj₉ und Inverterausgangsklemme 26 verbunden ist. Somit wird während des Φι-Zeitintervalls die durch den elektrischen Verbindungspunkt 34 des NOR-Gates 14 gebildete Taktgeberüberwachungs-Ausgangsklemme auf Erde über den Leitungspfad des FET Q₂₈ festgelegt, um dadurch eine Anzeige des Ausfalls des Φι-Taktgebers vorzusehen.

Als zweites Beispiel sei angenommen, daß der Ausgangsspannungspegel eines ausgefallenen Φι-Taktgebers konstant auf —3,5 Volt Gleichspannung verbleibt. Somit werden während des Φι-Zeitintervalls der elektrische Verbindungspunkt 15 und der Speicherkondensator CX auf einen Spannungspegel von annähernd -2,5VoIt Gleichspannung vorgeladen (einen Schwellenpegel positiver als das konstante Φι-Tak.gebersignal angelegt an die Gateelektrode des FET Q₃). Daher wird der FET Q20 gerade leitend gemacht, da dessen Gateelektrode mit dem elektrischen Verbindungspunkt 15 verbunden ist, um die minimale erforderliche Schwellenspannung zu empfangen. In der zuvor beschriebenen Weise wird die Testschaltungs-Ausgangsklemme, gebildet durch den elektrischen Verbindungspunkt 34 des NOR-Gates 14, auf ein negatives Spannungspegelsignal über den Leitungspfad des FET Qu getrieben, der (in unrichtiger Weise) die Zuverlässigkeit des Φι-Taktgebers während des Φι-Zeitintervalls anzeigt Es muß jedoch auch die zweite Hälfte des ersten Taktsignaltestabschnitts 2, bestehend aus FETs Qj bis Qio und Speicherkondensator C 2 betrachtet werden.

Wenn während des ΦΒ-ΖεηϊηΐεΓνβΙΐΞ der Ausgangssignalpegel eines ausgefallenen Φι-Taktgebers konstant auf irgendeiner Spannung im Bereich der Spannungen zwischen — 2 Volt Gleichspannung bis V_DD verbleib; um dadurch FET Qio zu betätigen, so ist der elektrische Verbindungspunkt 19 auf Erde festgelegt, und zwar über die Leitungspfade der FETs Q₉ und Qi₀, da die Ein-Widerstände der FETs Q^ und Qio relativ niedrig bezüglich desjenigen von FET Qg sind, und da die Gateelektrode des FET Q₉ mit einem relativ hohen HI-Pegel Φ3-Taktsignal beliefert ist. Daher wird der

FET Qn nichtleitend gemacht, da Jessen Gateelektrode mit dem elektrischen Verbindungspunkt 19 verbunden ist. In einem bevorzugten Ausfühnjngsbeiipiel :i:id die FETs Q₂\ und (?^(des Inverters 8) mit einer bestimmten Schwellenspannung (beispielsweise — 1 Volt Gleich spannung) ausgewählt, um sicherzustellen, daß der elektrische Verbindungspunkt 19 auf oder nahe Erde festgelegt ist im Falle, daß ein Mehrphasen-Taktgeber für das ordnungsgemäße Schalten oder Kippen ausfällt. Darüber hinaus ist der FET Q22 in besonderer Weise derart hemesscn. daß dessen Gateelektrode eine Spannung von mindestens 1,5VoIt negativer empfangen muß als dessen Schwellenspannung. um leitend gemacht zu werden. Eine ausreichende Spannung wird an die Gateelektrode des FET Q^ über den Leituiigspfad des FET ζλ>, angelegt. Somit wird FFT <?>« leitend gemacht, und die Taktgeberüberwachungsvorrichtungs-Ausgnngsklenime. welche den elektrischen Verbindungspunki 34 des NQR-Gat'.ers !4 umfaßt, wird auf Erde festgelegt über den Leitungspfad des FET Q2*, um auf diese W^;se eine Anzeige für den Ausfall des Φι-Taktsignals während des Φι-Zeitintervalls vorzusehen. Daher wird eine Kombination von Tests durch den ersten Taktgebcrsignaltestabschnitt 2 vorgesehen, wobei sich diese Tests überlappen (der elektrische Verbindungspunkt 15 spricht auf irgendeine Spannung im Bereich von Spannungen zwischen Erde bis — 3,5 Volt Gleichspannung an, und der elektrische Verbindungspunkt 19 spricht auf irgendeine Spannung irr Bereich der Spannung zwischen -2VoIt Gleichspannung bis Van an). Wenn somit der '/'!-Taktgeber irgendeine:! konstanten Ausgangsspannungspegel zwischen Erde vnd \'_l)D vorsieht, so empfängt mindestens oini Jor Hüngangsklemmen (beispielsweise 26 oder 28) üjs NOR-Gdtes 14 ein relativ hohes Hl-Lcgikpegelsignal. um dadurch die den elektrischen Verbindungspunkt 34 aufweisende Taktgeberüberwachungsausgangsklemme auf Erde festzulegen, um eine Anzeige für den Ausfall des Φι-Taktgebers vorzusehen.

Wenn der '/'j-Taktgeber ausfällt, d. h. nicht mehr richtig kippt, aber ansonsten einen konstanten Ausgangsspannungspegel zwischen Erde und Von vorsieht. so wird die Taktgeberüberwachungsausgangsklemme, welche den elektrischen Verbindungspunkt 34 des NOR-Gatters 14 aufweist, auf Erde festgelegt, um eine Anzeige für den Ausfall während eines der 'P₁- oder Φι-Zeitintervalle vorzusehen. Der ij-Takt wird für einen konstanten Ausgangsspannungspegel in identischer Weise wie der Φι-Takt getestet. Wenn jedoch der Φι-Takt für einen konstanten Ausgangsspannungspegel getestet wird, so Sjiii. r¹ flor ^!cl;^fr>·ehe Verbindungspunl·' !^Q'.!i;r zweiten Hälfte des Testabschnitts 2 auf den Bereit., der Spannung zwischen Erde und —3,5 Voll Gleichspannung an, wahrend der elektrische Verbindungspunkt 15 der ersten Hälfte des^estabschnitts 2 <;uf den Bereich der Spannungen /wischen — 2 Volt Gleichspannung bis Vm, anspricht.

Die eine große Breite (nämlich das Doppelte der Breite der <1'\, Φι-Signale) aufweisenden Mehrphasentaktsigmile '/>, _t > und Φι , 4 worden auf das richtige Kippvcrhaltcn hin durch den zweiten Taktsignaltestab-S'-hnitt 4 überprüft. Insbesondere wird der Φι . >-Takt in ei'icr Weise identisch zu der getestet, mit der der Φι-Takt geteste; wird, wohingegen der Φ, . j-Takt 'n identischer Weise wie der Φ,-Takt getestet wird.

Abwandlungen der Erfindung, insbesondere des oben hfsrhrirbnnrn hevorzugtfn Aiisführungsbeispiels. sind möglich. Beispielsweise repräsentieren die in F" i g. 2 gezeigten Wdlcnformen von eine schmale und eine große Breite aufweisenden Takten ein Vierphasen-Taklgebcrss stern. Die crfindungsgemäße Testschaitung ist aber auch zum Testen von Taktgebern geeignet, die ein Zweiphasen-Taktgebersysiem bilden. Wenn ein Zweiphasen-Taktgebersystem verwendet wird, so wird der /weite Taktsignaltest 4 eliminiert. Es sei auch darauf hingewiesen, daß die Φ\ — 'P₁-- Φι - >-. Φ) * 4- und VijffSignalpegel und .luch die vorgeschlagenen Schwellenspannungen der Feldeffekttransistoren, die die vorliegende Taktüberwachungsschaltung bilden, als Beispiele ausgewählt wurden. Es können auch andere geeignete Signalpej.'e! oder Spannungen verwendet werden.

Zusammenfassend sieht die Erfindung somit eine Testschaitung '.or. die in kontinuierlicher Weise sowohl eine schmale Breite (Φ; und Φι) aufweisende, als auch eine brei ·■ Breite (Φ . 1 und Φ) + ₄) aufweisende Mehrfachphasen-Taktgeber im Hinblick auf richtiges Kippen oder Schalten überprüft. Wenn irgeneiner der Taktgeber oder Takte beim Kippen ausfällt (d. h. auf einem konstanten Ausgangsspannungspegel verbleibt) oder aber wenn irgendwelche der Φ,- und Φ-- oder Φ·. ^ ;- und Φ₃ + ^-Taktgeber zur gleichen Zeil »ein« sind, so sieht die Schaltung ein entsprechendes Ausgangssignal vor. welches einen Taktgeberausfall anzeigt.

Hierzu 1 Blatt Zeichnungen

Claims (12)

Patentansprüche;

1. Testschaltung für die Zuverlässigkeit eines Mehrphasentaktgebers, der Taktsignale (Φι, Φ₃,-.; Φι +2, Φι + *,-■·) liefert, die normalerweise jeweils niemals gleichzeitig auftreten, wobei der Test insbesondere hinsichtlich des Auftretens und des Oberlappens der Taktsignale erfolgt, dadurch gekennzeichnet,

daß jeweils eines der Taktsignale (Φ,, Φ* Φι + 2, ιο Φ_{3 + 4}) eine Ladungssteuervorrichtung (Q₃, Qs, Qn, Qis) betätigt, die zwischen eine Bezugspotentialquel-Ie (Vdd) und eine lad-/entladbare Spannungspegelvorrichtung (C 1, C2, CZ, C4) geschaltet ist, und
daß mit dem Verbindungspunkt der Ladungssteuer- is vorrichtung (Qy, Qs, Qu, Q\s) und der lad- und entladbaren Spannungspegelvorrichtung (Ci, CX C3, C 4) einerseits und der Erde andererseits eine Endladungsschaltung verbunden ist, die

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a) in Serie geschaltete erste Entladevorrichtungen besitzt, die durch den ersten Takt (beispielsweise Φι) und einen weiteren Takt (beispielsweise Φ₃) betätigbar sind, und

b) eine weitere Entladevorrichtung aufweist, die parallel mit den ersten Entladevorrichtungen geschaltet ist, um eine Entladung dann vorzusehen, wenn das erwähnte erste Taktsignal niedrig oder nicht vorhanden ist.

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2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladjingsste^rvorrichtung und die Entladungsschaltung jeweils Feldeffekttransistoren aufweisen.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ladungssteuereinrichtung Vorlade-FET (Qi) aufweist und daß die Entladungsschaltung eine Parallelschaltung aus einer Serienschaltung von einem ersten und zweiten Entlade-FET (Q₄, Qt,) und einem dritten Entlade-FET (Qs) w ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Ein-Widerstand des Vorlade-Feldeffekttransistors (Qi) wesentlich höher ist als derjenige der Entlade-Feldeffekttransistoren (Q₄ *5 und Qi).

5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der ELn-Widerstand des Vorlade-Feldeffekttransistors (Qs) wesentlich höher liegt als derjenige der ersten und zweiten Entlade-Feldeffekttransistoren (Q₄, Qt).

6. Schaltung nach Anspruch 1 —5, gekennzeichnet durch vierte und fünfte in elektrischer Serienschaltung angeordnete FETs (Qt, Qi), wobei die Steuerklemme und eine Leitungspfadklemme des vierten FET (Q\) mit der Bezugspotentialquelle verbunden ist, und wobei die Steuerklemme und eine Leitungspfadklemme des fünften FET (Qi) mit der Steuerklemme des dritten FET (Qi) verbunden ist.

7. Schaltung nach Anspruch 6, dadurch gekenn- «> zeichnet, daß der Ein-Widerstand des vierten Feldeffekttransistors (Q\) wesentlich höher liegt als derjenige des fünften Feldeffekttransistors (Q₂).

8. Schaltung nach Anspruch 1 — 7. gekennzeichnet durch eine mit der SpanniingspegclvorrichHing (Ci),... verbundene Inverterschaltung (6, 8, 10, 12), deren Ausgangsklemme (26, 28, 30, 32) mit einer die Taktgeber/iiverlässigkeit anzeigenden Schaltung

(14) verbunden ist.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die die Taktgeberzuverlässigkeit anzeigende Schaltung (14) mindestens erste und zweite FETs (Qm, Qs) aufweist, die zwischen der Bezugspotentialquelle und der Inverterschaltung (6, 8,10,12) liegen.

10. Schaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum besten von vier Taktsignalen (Q₄, Qs, <?i + 2, Qi + ₄) zwei gleichartige Schaltungsabschnitte vorgesehen sind.

U. Schaltung nach einem der Ansprüche 1 — 10, dadurch gekennzeichnet, daß die Schaltung zur Anzeige der Taktgeberzuverlässigkeit eine NOR-Schaltung (14) ist, die erste und zweite Bezugssignale erzeugt, welche die Zuverlässigkeit oder den Ausfall von entweder dem ersten oder dem zweiten Taktgeber anzeigen.

12. Schaltung nach einem oder mehreren der vorhergehenden Anspräche, dadurch gekennzeichnet, daß erste und zweite Testabschnitte (2,4) von im wesentlichen identischem Aufbau vorgesehen sind, um die Taktgeber für schmale Signale (Q\, Qj) und die Taktgeber für breite Signale (Q-, + ₂, Qi₊₄) zu überwachen und mit einer NOR-Schaltung (14) zur Erzeugung voi; Ausgangssignalen, welche die Zuverlässigkeit der Taktgeber anzeigen.