KR20210130835A - 파워 게이팅 회로가 장착된 구동기 회로 - Google Patents

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KR20210130835A
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미에코 코지마
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마이크론 테크놀로지, 인크.
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Abstract

본원에서는 제1 버퍼 회로, 제1 버퍼 회로를 구동하도록 구성된 복수의 제1 구동기 회로들, 및 각각 제1 구동기 회로들에 동작 전압을 공급하도록 구성된 복수의 제1 스위치 회로들을 포함하는 장치가 개시된다. 제1 구동기 회로들은 매트릭스로 제1 영역에 집합적으로 배열되고, 제1 스위치 회로들은 제1 영역과 상이한 제2 영역에 집합적으로 배열된다.

Description

파워 게이팅 회로가 장착된 구동기 회로
동적 랜덤 액세스 메모리(Dynamic Random-Access Memory, DRAM)와 같은 반도체 디바이스는 출력 버퍼를 사용하여 메모리 셀 어레이로부터 판독된 판독 데이터를 구동하고, 데이터 단자들을 통해 외부에 출력한다. 출력 버퍼를 구동하는 복수의 구동기 회로들은 출력 버퍼의 전단에 제공된다. 오프-누설 전류를 감소시키기 위해, 이러한 구동기 회로들 각각에서 구동기 회로를 구성하는 트랜지스터들의 소스들과 전원선 사이에 스위치 회로가 제공되는 경우가 있다. 그러나, 많은 구동기 회로들이 어레이로 배열될 때, 스위치 회로가 배치되는 곳에 관한 문제가 있다.
여기서 반도체 디바이스를 위한 예시적인 장치들이 개시된다. 본 개시의 일 양태에서, 장치는 제1 버퍼 회로, 제1 버퍼 회로를 구동하도록 구성된 복수의 제1 구동기 회로들, 및 각각 제1 구동기 회로들에 동작 전압을 공급하도록 구성된 복수의 제1 스위치 회로들을 포함한다. 제1 구동기 회로들은 매트릭스로 제1 영역에 집합적으로 배열된다. 제1 스위치 회로들은 제1 영역과 상이한 제2 영역에 집합적으로 배열된다.
본 개시의 또 다른 양태에서, 장치는 외부 단자 전극, 제1 전원선과 외부 단자 전극 사이에 연결된 제1 버퍼 회로, 및 제2 전원선과 외부 단자 전극 사이에 연결된 제2 버퍼 회로를 포함한다. 본 장치는 제1 버퍼 회로를 구동하도록 구성된 제1 구동기 회로, 제2 버퍼 회로를 구동하도록 구성된 제2 구동기 회로, 제1 구동기 회로에 동작 전압을 공급하도록 구성된 제1 스위치 회로, 및 제2 구동기 회로에 동작 전압을 공급하도록 구성된 제2 스위치 회로를 더 포함한다. 제1 구동기 회로 및 제2 구동기 회로는 제1 스위치 회로와 제2 스위치 회로 사이에 배열된다.
본 개시의 또 다른 양태에서, 장치는 버퍼 회로 및 버퍼 회로를 구동하도록 구성된 복수의 구동기 회로들 - 구동기 회로들은 제1 방향으로 배열되고, 구동기 회로들 각각은 제1 도전형의 제1 MOS 트랜지스터 및 제2 도전형의 제2 MOS 트랜지스터를 포함함 - 을 포함한다. 본 장치는 제1 소스선을 통해 제1 MOS 트랜지스터의 소스에 연결된 제1 스위치 회로, 및 제2 소스선을 통해 제2 MOS 트랜지스터의 소스에 연결된 제2 스위치 회로를 더 포함한다. 제1 소스선 및 제2 소스선은 제1 소스선이 제2 MOS 트랜지스터와 교차하도록 제2 방향으로 연장된다.
도 1은 본 개시에 따른 반도체 디바이스의 레이아웃을 도시한 개략 평면도이다.
도 2는 I/O 제어 회로들의 구성을 도시한 레이아웃도이다.
도 3은 판독 클록 신호들의 파형도이다.
도 4는 I/O 제어 회로들의 구성을 도시한 블록도이다.
도 5는 판독 클록 동기 회로의 주요부들의 구성을 도시하는 회로도이다.
도 6은 판독 클록 동기 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 출력 버퍼의 회로도이다.
도 8은 하나의 데이터 단자에 대응하는 구동기 회로 및 출력 버퍼의 회로 블록이다.
도 9는 풀업 회로의 구성을 도시한 블록도이다.
도 10은 풀다운 회로의 구성을 도시한 블록도이다.
도 11은 풀업 프리엠퍼시스 회로의 구성을 도시한 블록도이다.
도 12는 풀다운 프리엠퍼시스 회로의 구성을 도시한 블록도이다.
도 13은 속도 선택기들의 회로도이다.
도 14는 풀업 구동기 또는 풀다운 구동기의 회로도이다.
도 15는 구동기 회로의 레이아웃도이다.
도 16은 구동기 회로 상에 형성된 전원선들을 도시한 도해이다.
도 17은 구동기 회로의 레이아웃을 보다 상세하게 도시한 도해이다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예들이 상세히 설명될 것이다. 다음의 구체적인 내용은 본 발명이 실시될 수 있는 구체적인 양태들 및 실시예들을 예로서 도시하는 첨부 도면들을 참조한다. 이러한 실시예들은 당업자들이 본 발명을 실시할 수 있게 하기에 충분히 상세히 설명된다. 다른 실시예들이 이용될 수 있고, 본 발명의 범위에서 벗어나지 않고 구조적, 논리적 그리고 전기적 변경이 이루어질 수 있다. 이하, 레이아웃 또는 레이아웃도는 논리도와 상이한 회로들 및/또는 블록들의 회로들의 물리적 배열을 나타내는 것으로 정의될 수 있다. 본 명세서에 개시되는 다양한 실시예들은 일부 개시되는 실시예들이 하나 이상의 다른 개시되는 실시예와 조합되어 새로운 실시예들을 형성할 수 있음에 따라, 반드시 상호 배타적인 것은 아니다.
본 개시에 따른 반도체 디바이스(10)는 저전력 더블 데이터 레이트 5(Low-Power Double Data Rate 5, LPDDR5) DRAM이고, 도 1에 도시된 바와 같이 메모리 셀 어레이(11), 복수의 데이터 단자들(12), 및 복수의 커맨드 어드레스 단자들(13)을 갖는다. 단자들(12 및 13)은 반도체 디바이스(10)의 x 방향으로 연장되는 일측을 따라 배열된다. 또한, 파워 단자들과 같은 다른 단자들도 있다. 데이터 단자들(12)은 두 개의 분리된 위치들에 배열되고, 커맨드 어드레스 단자들(13)은 그 사이에 배열된다. 메모리 셀 어레이(11) 및 데이터 단자들(12)은 I/O 제어 회로(14)를 통해 연결되고, 메모리 셀 어레이(11) 및 커맨드 어드레스 단자들(13)은 액세스 제어회로(15)를 통해 연결된다. 커맨드 어드레스 단자들(13)로부터 판독 커맨드들 및 이에 대응하는 어드레스 신호들이 입력될 때, 메모리 셀 어레이(11)로부터 판독되는 판독 데이터가 I/O 제어 회로(14)를 통해 데이터 단자들(12)에 출력된다. 커맨드 어드레스 단자들(13)로부터 기입 커맨드들 및 이에 대응하는 어드레스 신호들이 입력될 때, 데이터 단자들(12)에 입력된 기입 데이터가 I/O 제어 회로(14)를 통해 메모리 셀 어레이(11)에 기입된다.
도 2에 도시된 바와 같이, 데이터 단자들(12)은 데이터(DQ0 내지 DQ7)가 각각 입력 및 출력되는 단자들(120 내지 127), 데이터 마스크 신호가 입력 및 출력되는 단자(12M), 상보적 스트로브 신호들(DQST 및 DQSB)이 각각 입력 및 출력되는 단자들(12S), 및 상보적 클록 신호들(WCKt 및 WCKc)이 각각 입력되는 단자들(12C)을 포함한다. 단자들(120 내지 127 및 12M)에는 I/O 제어 회로들(20)이 각각 할당된다. I/O 제어 회로들(20)은 판독/기입 버스들(16)을 통해 메모리 셀 어레이(11)에 연결된다. I/O 제어 회로들(20)은 판독 데이터 저장 회로(21), 판독 클록 동기화 회로(병렬 대 직렬 변환 회로)(22), 구동기 회로(23), 및 출력 버퍼(24)를 포함하는 판독 시스템 회로와, 입력 버퍼(25), 타이밍 조정 회로(26), 기입 클록 동기화 회로(직렬 대 병렬 변환 회로)(27), 및 기입 데이터 출력 회로(28)를 포함하는 기입 시스템 회로를 포함한다. I/O 제어 회로들(20)은 판독 데이터 및 기입 데이터가 y 방향으로 흐를 수 있도록, 각각 데이터 단자들(12) 중 대응하는 것들의 x 좌표들에 따라 y 방향으로 배열된다.
클록 신호들(WCKt 및 WCKc)은 클록 신호 생성 회로(30)에 입력된다. 클록 신호 생성 회로(30)는 클록 신호들(WCKt 및 WCKc)에 기초하여 판독 클록 신호들(R0 내지 R3) 및 기입 클록 신호들(W0 내지 W3)을 생성한다. 도 3에 도시한 바와 같이, 판독 클록 신호들(R0 내지 R3)은 클록 신호들(WCKt 및 WCKc)의 2배의 주기를 갖는 4상 클록 신호들이고, 위상이 서로 90도씩 상이하다. 판독 클록 신호들(R0 내지 R3)은 각각 판독 클록 라인들(RL0 내지 RL3)을 통해 판독 클록 동기화 회로(22)에 공급된다. 판독 클록 동기화 회로(22)는 판독 클록 신호들(R0 내지 R3)과 동기화하여 판독 데이터의 병렬 대 직렬 변환 동작을 수행한다. 기입 클록 신호들(W0 내지 W3)은 위상이 서로 90도씩 상이하고, 각각 기입 클록 라인들(WL0 내지 WL3)을 통해 입력 버퍼(25)에 공급된다. 입력 버퍼(25)는 기입 클록 신호들(W0 내지 W3)과 동기화하여 기입 데이터의 직렬 대 병렬 변환 동작을 수행한다. 판독 클록 라인들(RL0 내지 RL3) 및 기입 클록 라인들(WL0 내지 WL3)은 모두 x 방향으로 연장된다.
도 4는 I/O 제어 회로들(20)의 구성을 도시한 블록도이다. 판독 데이터 기억 회로(21), 판독 클록 동기화 회로(22), 구동기 회로(23), 및 출력 버퍼(24)는 판독 시스템 회로를 구성하고, 이 순서로 판독/기입 버스들(16)과 데이터 단자들(12) 사이에 연결된다. 출력 버퍼(24) 가까이에 출력 ESD(정전 방전) 보호 회로(29A)가 제공된다. 입력 버퍼(25), 타이밍 조정 회로(26), 기입 클록 동기화 회로(27), 및 기입 데이터 출력 회로(28)는 기입 시스템 회로를 구성하고, 이 순서로 데이터 단자들(12)과 판독/기입 버스들(16) 사이에 연결된다. 입력 버퍼(25) 가까이에 입력 ESD 보호 회로(29B)가 제공된다.
판독 데이터 저장 회로(21)는 판독/기입 버스들(16)로부터 공급되는 병렬 판독 데이터를 내부에 저장하고 판독 데이터를 판독 클록 동기화 회로(22)에 공급한다. 판독 클록 동기화 회로(22)는 판독 클록 신호들(R0 내지 R3)에 기초하여 병렬 판독 데이터를 직렬 데이터로 변환하여, 상보적 풀업 데이터(DATAu)와 풀다운 데이터(DATAd)를 생성한다. 구동기 회로(23)는 풀업 데이터(DATAu) 및 풀다운 데이터(DATAd)에 기초하여 출력 버퍼(24)를 구동하며, 이에 의해 직렬 기입 데이터(DQ)가 데이터 단자들(12)로부터 출력된다. 출력 버퍼(24)의 임피던스, 구동기 강도, 및 슬루 레이트(slew rate)는 구동기 회로(23)에 의해 조정된다.
도 5는 판독 클록 동기 회로(22)의 주요부들의 구성을 도시하는 회로도이다. 도 5에 도시된 바와 같이, 판독 클록 동기화 회로(22)는 네 개의 3상태 버퍼 회로들(110 내지 113)을 갖는다. 3상태 버퍼 회로들(110 내지 113) 중 하나가 활성화되고, 나머지 세 개의 3 상태 버퍼 회로들은 판독 클록 신호들(R0 내지 R3)에 기초하여 하이 임피던스 상태의 출력들을 갖는다. 3상태 버퍼 회로들(110 내지 113)의 출력 노드들은 신호 노드(101)에 공통으로 연결된다. 판독 클록 신호들(R0 내지 R3)은 도 6에 도시된 바와 같이 위상이 서로 90도씩 상이한 4상 클록 신호들이다. 3상태 버퍼 회로들(110 내지 113)은 각각 판독 클록 신호들(R0 내지 R3)의 상승 에지들에 응답하여 판독 데이터(D0 내지 D3)를 신호 노드(101)에 출력한다. 이에 따라, 신호 노드(101)에 나타나는 직렬 판독 데이터(D0 내지 D3)의 주파수는 각각 3상태 버퍼 회로들(110 내지 113)에 입력되는 병렬 판독 데이터(D0 내지 D3)의 주파수의 4배이다.
신호 노드(101)의 후단에는 인버터 회로들(102 및 103)이 캐스케이드 연결된다. 인버터 회로(103)의 출력은 풀업 데이터(DATAu)로서 사용되고, 인버터회로(102)의 출력은 풀다운 데이터(DATAd)로서 사용된다. 풀업 데이터(DATAu) 및 풀다운 데이터(DATAd)는 구동 회로(23)에 공급된다. 구동기 회로(23)는 출력 버퍼(24)를 구동하는 회로이다. 도 7에 도시된 바와 같이, 출력 버퍼(24)는 직렬로 연결된 스위치 트랜지스터(130), 출력 트랜지스터(131), 및 출력 트랜지스터(132)를 포함한다. 스위치 트랜지스터(130)는 게이트 유전체막을 두껍게 한 N채널 MOS 트랜지스터이고, 이의 게이트 전극에 리셋 신호(/SCr)가 공급된다. 리셋 신호(/SCr)는 판독 동작시에 하이 레벨이 된다. 출력 트랜지스터들(131 및 132)은 N채널 MOS 트랜지스터들이고, 이의 게이트 전극들은 구동기 회로(23)에 의해 구동된다.
도 8은 하나의 데이터 단자(12)에 대응하는 구동기 회로(23) 및 출력 버퍼(24)의 회로 블록이다. 도 8에 도시한 바와 같이, 풀업 데이터(DATAu)가 풀업 회로(71) 및 프리엠퍼시스 회로(73)에 공급된다. 풀업 회로(71)는 풀업 동작시, 즉 하이 레벨 판독 데이터(DQ)가 데이터 단자들(12)로부터 출력될 때 활성화된다. 도 9에 도시한 바와 같이, 풀업 회로(71)는 고속 경로에 속하는 세 개의 속도 선택기들(41H 내지 43H), 및 저속 경로에 속하는 두 개의 속도 선택기들(41L 내지 43L)을 갖는다. 고속 경로가 사용될지 또는 저속 경로가 사용될지에 관해 구동기 회로(40)에 입력되는 속도 모드 신호(Hs)에 의해 선택된다. 고속 경로가 선택될 때, 속도 선택기들(41H 내지 43H) 중 하나 또는 둘 이상이 운전자 강도 선택 신호에 기초하여 선택된다. 저속 경로가 선택될 때, 속도 선택기들(41L 내지 43L) 중 하나 또는 둘 이상이 운전자 강도 선택 신호에 기초하여 선택된다. 속도 선택기들(41H 내지 43H)의 구동기 크기들은 서로 상이할 수 있다. 유사하게, 속도 선택기들(41L 내지 43L)의 구동기 크기들은 서로 상이할 수 있다. 속도 선택기들(41H, 42H, 43H, 41L, 42L, 43L)는 각각 풀업 구동기 회로들(411H 내지 414H, 421H 내지 424H, 431H 내지 434H, 411L 내지 414L, 421L 내지 424L, 및 431L 내지 434L)을 갖는다. 이들 풀업 구동기 회로들(411H 내지 414H, 421H 내지 424H, 431H 내지 434H, 411L 내지 414L, 421L 내지 424L, 및 431L 내지 434L)은 임피던스 선택 신호(ZQ)에 기초하여 출력단 회로들 각각에 대한 임피던스를 원하는 값으로 보정하기 위해, 동일한 임피던스를 갖는 복수의 출력단 회로들에 각각 포함되는 조정 MOS 트랜지스터들을 동등하게 선택적으로 구동하는 회로들이다. 속도 선택기들(41H/L 내지 43H/L)에 의해 핸들링되는 출력단 회로들의 수들은 서로 상이하다. 예를 들어, 회로(41H/L)는 세 개의 출력단 회로들을 핸들링하고, 회로(42H/L)는 두 개의 입력단 회로들을 핸들링하며, 회로(43H/L)는 하나의 출력단 회로를 핸들링한다. 이러한 경우에서, 회로(41H/L)에 있어서의 풀업 구동기 회로들(411H 내지 414H 또는 411L 내지 414L)은 세 개의 출력단 회로들에 대응하는 조정 MOS 트랜지스터들을 각각 구동하고, 회로(42H/L)에 있어서의 풀업 구동기 회로들(421H 내지 424H 또는 421L 내지 424L)은 두 개의 출력단 회로들에 대응하는 조정 MOS 트랜지스터들을 각각 구동하며, 회로(43H/L)에 있어서의 풀업 구동기 시스템들(431H 내지 434H 또는 431L 내지 434L) 하나의 출력단 회로에 대응하는 조절 MOS 트랜지스터들을 각각 구동한다. 이에 따라, 풀업 동작시의 출력 임피던스는 원하는 구동기 강도에서 정확한 임피던스로 선택될 수 있다. 속도 모드 신호(Hs) 및 슬루 레이트 선택 신호(SR)는 또한 풀업 구동기 회로들에 공통으로 공급된다.
풀업 데이터(DATAd)가 풀다운 회로(72) 및 프리엠퍼시스 회로(74)에 공급된다. 풀다운 회로(72)는 풀다운 동작시, 즉 로우 레벨 판독 데이터(DQ)가 데이터 단자들(12)로부터 출력될 때 활성화된다. 비타겟 ODT(온 다이 터미네이션) 동작이 수행될 때, 풀다운 회로(72)에 포함된 구동기 회로(59)가 활성화된다. 도 10에 도시한 바와 같이, 풀다운 회로(72)는 고속 경로에 속하는 세 개의 속도 선택기들(51H 내지 53H), 및 저속 경로에 속하는 세 개의 속도 선택기들(51L 내지 53L)을 갖는다. 도 10은 또한 비타겟 ODT 동작을 수행하는 구동기 회로(59)를 도시한다. 고속 경로가 사용될지 또는 저속 경로가 사용될지에 관해 구동기 회로(50)에 입력되는 속도 모드 신호(Hs)에 의해 선택된다. 고속 경로가 선택될 때, 속도 선택기들(51H 내지 53H) 중 하나 또는 둘 이상이 운전자 강도 선택 신호에 기초하여 선택된다. 저속 경로가 선택될 때, 속도 선택기들(51L 내지 53L) 중 하나 또는 둘 이상이 운전자 강도 선택 신호에 기초하여 선택된다. 속도 선택기들(51H 내지 53H)의 구동기 크기들은 서로 상이할 수 있다. 유사하게, 속도 선택기들(51L 내지 53L)의 구동기 크기들은 서로 상이할 수 있다. 속도 선택기들(51H, 52H, 53H, 51L, 52L, 및 53L)는 각각 풀다운 구동기 회로들(511H 내지 514H, 521H 내지 524H, 531H 내지 534H, 511L 내지 514L, 521L 내지 524L, 및 531L 내지 534L)을 갖는다. 이들 풀다운 구동기 회로들(511H 내지 514H, 521H 내지 524H, 531H 내지 534H, 511L 내지 514L, 521L 내지 524L, 및 531L 내지 534L)은 임피던스 선택 신호(ZQ)에 기초하여 출력단 회로들 각각에 대한 임피던스를 원하는 값으로 보정하기 위해, 동일한 임피던스를 갖는 복수의 출력단 회로들에 각각 포함되는 조정 MOS 트랜지스터들을 동등하게 선택적으로 구동하는 회로들이다. 속도 선택기들(51H/L 내지 53H/L)에 의해 핸들링되는 출력단 회로들의 수들은 서로 상이하다. 예를 들어, 회로(51H/L)는 세 개의 출력단 회로들을 핸들링하고, 회로(52H/L)는 두 개의 입력단 회로들을 핸들링하며, 회로(53H/L)는 하나의 출력단 회로를 핸들링한다. 이러한 경우에서, 회로(51H/L)에 있어서의 풀다운 구동기 회로들(511H 내지 514H 또는 511L 내지 514L)은 세 개의 출력단 회로들에 대응하는 조정 MOS 트랜지스터들을 각각 구동하고, 회로(52H/L)에 있어서의 풀다운 구동기 회로들(521H 내지 524H 또는 521L 내지 524L)은 두 개의 출력단 회로들에 대응하는 조정 MOS 트랜지스터들을 각각 구동하며, 회로(53H/L)에 있어서의 풀다운 구동기 시스템들(531H 내지 534H 또는 531L 내지 534L) 하나의 출력단 회로에 대응하는 조절 MOS 트랜지스터들을 각각 구동한다. 이에 따라, 풀다운 동작시의 출력 임피던스는 원하는 구동기 강도에서 정확한 임피던스로 선택될 수 있다. 속도 모드 신호(Hs) 및 슬루 레이트 선택 신호(SR)는 또한 풀다운 구동기 회로들에 공통으로 공급된다.
풀다운 회로(72)는 비타겟 ODT 동작을 수행하는 구동기 회로(59)를 포함한다. 구동기 회로(59)는 속도 선택기들(51H/L 내지 53H/L) 및 풀다운 구동기 회로들(511H/L 내지 514H/L, 521H/L 내지 524H/L, 및 531H/L 내지 534H/L)의 부분들에 의해 구성되고, 비타겟 ODT 동작이 수행될 때 속도 모드 신호(Hs)에 관계 없이 활성화된다. 비타겟 ODT 동작시의 속도 선택기들(51H/L 내지 53H/L) 중 어느 것이 활성화되어야 하는지에 관해 비타겟 ODT 동작에 전용인 구동기 강도 선택 신호(DSnt)에 의해 선택된다. 비타겟 ODT 동작시의 풀다운 구동기 회로들(511H/L 내지 514H/L, 521H/L 내지 524H/L, 및 531H/L 내지 534 H/L)의 임피던스들은 임피던스 선택 신호(ZQ)에 의해 지정된다.
프리엠퍼시스 회로들(73 및 74)은 데이터가 전이되는 기간 동안에만 출력 저항을 일시적으로 저하시킴으로써, 고주파 동작시에 발생하는 스킨 저항 손실 또는 유전 손실을 보상하는 기능을 한다. 이에 따라, 고주파 동작시에도 적절한 슬루 레이트로 데이터가 전이될 수 있고, 정상 상태에서 설정 저항으로 데이터 단자들(12)이 구동될 수 있다.
프리엠퍼시스 회로(73)는 판독 데이터(DQ)가 하이 레벨로 전이될 때 판독 데이터(DQ)의 상승 에지를 가파르게 하도록 활성화된다. 도 11에 도시한 바와 같이, 프리엠퍼시스 회로(73)는 원샷 펄스 발생 회로(45), 고속 경로에 속하는 속도 선택기들(44H 및 46), 및 저속 경로에 속하는 속도 선택기(44L)를 갖는다. 속도 선택기(44H)는 세 개의 풀업 구동기 회로들(441H 내지 443H)을 제어하고, 속도 선택기(44L)는 세 개의 풀업 구동기 회로들(441L 내지 443L)을 제어한다.
프리엠퍼시스 회로(74)는 판독 데이터(DQ)가 로우 레벨로 전이될 때 판독 데이터(DQ)의 하강 에지를 가파르게 하도록 활성화된다. 도 12에 도시한 바와 같이, 프리엠퍼시스 회로(74)는 원샷 펄스 발생 회로(55), 고속 경로에 속하는 속도 선택기들(54H 및 56), 및 저속 경로에 속하는 속도 선택기(54L)를 갖는다. 속도 선택기(54H)는 세 개의 풀업 구동기 회로들(541H 내지 543H)을 제어하고, 속도 선택기(54L)는 세 개의 풀업 구동기 회로들(541L 내지 543L)을 제어한다.
도 13은 속도 선택기들의 회로도이다. 속도 선택기들 각각은 NAND 게이트 회로(140) 및 NOR 게이트회로(150)를 포함한다. NAND 게이트 회로(140)는 풀업 데이터(DATAu) 또는 풀다운 데이터(DATAd) 및 제어 신호들(ctrl1 및 ctrl2)에 기초하여 데이터 신호(DATAp)를 생성한다. NAND 게이트 회로(140)를 구성하는 트랜지스터들(141 내지 145)로서, 임계 전압이 낮아진 고속 트랜지스터들이 사용된다. NOR 게이트 회로(150)는 풀업 데이터(DATAu) 또는 풀다운 데이터(DATAd) 및 제어 신호들(ctrl3 내지 ctrl5)에 기초하여 데이터 신호(DATAn)를 생성한다. NOR 게이트 회로(150)를 구성하는 트랜지스터들(151 내지 156)로서, 임계 전압이 낮아진 고속 트랜지스터들이 사용된다. 제어 신호들(ctrl1 내지 ctrl5)은 속도 모드 신호, 타이밍 신호, 비타겟 ODT 인에이블 신호, 또는 이들 신호들의 논리 합성에 의해 얻어지는 신호이다.
도 14는 풀업 구동기 또는 풀다운 구동기의 회로도이다. 풀업 구동기 또는 풀다운 구동기는 직렬로 연결된 트랜지스터들(161 내지 166)을 갖는 3상태 버퍼이고, 구동 신호(DRV)는 트랜지스터(163)와 트랜지스터(164) 사이의 연결점으로부터 출력된다. 트랜지스터(163)의 게이트 전극에는 데이터 신호(DATAp)가 공급되고, 트랜지스터(164)의 게이트 전극에는 데이터 신호(DATAn)가 공급된다. 트랜지스터들(161 및 166)은 관련 풀업 구동기 또는 풀다운 구동기를 활성화하기 위한 트랜지스터들이고, 이의 게이트 전극들에 속도 모드 신호 및 타이밍 신호의 논리 합성에 의해 얻어지는 제어 신호(ctrl6)가 입력된다. 트랜지스터들(161 및 166)은 게이트 유전체막이 두꺼워진 고전압 트랜지스터들일 수 있다. 트랜지스터들(161 및 166)이 턴 오프될 때, 관련 풀업 구동기 또는 풀다운 구동기는 비활성화되고, 이의 출력 노드는 하이 임피던스 상태가 된다. 트랜지스터(162)는 병렬로 연결된 복수의 트랜지스터들(1620 내지 1622)에 의해 구성되고, 트랜지스터(165)는 병렬로 연결된 복수의 트랜지스터들(1650 내지 1652)에 의해 구성된다. 트랜지스터들(1620 내지 1622)의 게이트 전극들에는 각각 슬루 레이트 코드 신호(SR)를 구성하는 비트들(SR0 내지 SR2)의 반전된 신호들(예를 들어, /SR0 내지 /SR2)이 공급된다. 트랜지스터들(1650 내지 1652)의 게이트 전극들에는 각각 슬루 레이트 코드 신호(SR)를 구성하는 비트들(SR0 내지 SR2)이 공급된다. 슬루 레이트 코드 신호(SR)는 임피던스 코드 정보를 포함할 수 있다.
이 구성에 의하면, 출력 버퍼(24)를 구성하는 트랜지스터들(131 및 132) 중 하나가 풀업 데이터(DATAu) 및 풀다운 데이터(DATAd)에 기초하여 턴 온되고, 판독 동작시에 하이 레벨 또는 로우 레벨의 판독 데이터(DQ)가 데이터 단자들(12)로부터 출력된다. 한편, 기입 동작시에는, 데이터 단자들(12)에 입력된 기입 데이터(DQ)가 입력 버퍼(25)에 공급된다. 입력 버퍼(25)는 기입 클록 신호(W0 내지 W3)에 기초하여 직렬 기입 데이터(DQ)를 병렬 4비트 기입 데이터(DQ)로 변환한다. 병렬 4비트 기입 데이터(DQ)의 타이밍들은 타이밍 조정 회로(26)에 의해 조정된다. 그 후, 병렬 4비트 기입 데이터(DQ)는 또한, 기입 클록 동기화 회로(27)에 의해 병렬 16비트 기입 데이터(DQ)로 변환되고, 기입 데이터 출력 회로(28)를 통해 판독/기입 버스들(16)에 출력된다.
도 15는 구동기 회로(23)의 레이아웃도이다. 도 15에 도시하는 바와 같이, 속도 선택기들(41H 내지 44H, 41L 내지 44L) 및 풀업 구동기 회로들(411H 내지 414H, 421H 내지 424H, 431H 내지 434H, 441H 내지 444H, 411L 내지 414L, 421L 내지 424L, 431L 내지 434L, 및 441L 내지 444L)은 영역(400)에 어레이로 집합적으로 배열되고, 속도 선택기들(51H 내지 54H 및 51L 내지 54L) 및 풀다운 구동기 회로들(511H 내지 514H, 521H 내지 524H, 531H 내지 534H, 541H 내지 544H, 511L 내지 514L, 521L 내지 524L, 531L 내지 534L, 및 544L 내지 544L)은 영역(500)에 어레이로 집합적으로 배열된다. 풀업 구동기 회로들을 구성하는 트랜지스터들 중에서도, 도 14에 도시된 트랜지스터들(161 및 166)은 영역(600)에 집합적으로 배열되고, 영역(400)에는 배열되지 않는다. 유사하게, 풀다운 구동기 회로들을 구성하는 트랜지스터들 중에서도, 도 14에 도시된 트랜지스터들(161 및 166)은 영역(700)에 집합적으로 배열되고, 영역(500)에는 배열되지 않는다. 영역들(600, 400, 500, 및 700)은 이 순서로 x 방향으로 배열된다. 영역(600)은 x 방향으로 배열된 영역들(601 및 602)을 포함한다. 풀업 구동기 회로를 구성하는 트랜지스터들(161 및 166) 중 하나는 영역(601)에 집합적으로 배열되고, 풀업 구동기 회로들을 구성하는 트랜지스터들(161 및 166) 중 다른 하나는 영역들(602)에 집합적으로 배열된다. 유사하게, 영역(700)은 x 방향으로 배열된 영역들(701 및 702)을 포함한다. 풀다운 구동기 회로를 구성하는 트랜지스터들(161 및 166) 중 하나는 영역(701)에 집합적으로 배열되고, 풀다운 구동기 회로들을 구성하는 트랜지스터들(161 및 166) 중 다른 하나는 영역들(702)에 집합적으로 배열된다.
도 15에 도시된 부호들(411H/L 내지 414H/L, 421H/L 내지 424H/L, 431H/L 내지 434H/L, 및 441H/L 내지 444H/L)은 도 9 및 도 11에 도시된 구동기 회로들이 위치되는 영역들을 표기한다. 고속 경로에 포함되는 구동기 회로들과 저속 경로에 포함되는 구동기 회로들은 x 방향으로 인접하여 배열된다. 예를 들어, 구동기 회로(411L)와 구동기 회로(411H)는 x 방향으로 인접하게 배열된다. 이들 구동기 회로들의 출력들은 공통 출력 트랜지스터들(도시되지 않음)을 제어하는 데 사용된다. 고속 경로에 포함되는 구동기 회로(421H)는 구동기 회로(411H)에 대해 구동기 회로(411L)와 반대측에 위치된다. 크기가 더 큰 구동기 회로들은 영역(600)에 더 가깝게 위치된다. 유사하게, 도 15에 도시된 부호들(511H/L 내지 514H/L, 521H/L 내지 524H/L, 531H/L 내지 534H/L, 및 541H/L 내지 544H/L)은 도 10 및 도 12에 도시된 구동기 회로들이 위치되는 영역들을 표기한다. 고속 경로에 포함되는 구동기 회로들과 저속 경로에 포함되는 구동기 회로들은 x 방향으로 인접하여 배열된다. 예를 들어, 구동기 회로(511L)와 구동기 회로(511H)는 x 방향으로 인접하게 배열된다. 고속 경로에 포함되는 구동기 회로(521H)는 구동기 회로(511H)에 대해 구동기 회로(511L)와 반대측에 위치된다. 크기가 더 큰 구동기 회로들은 영역(700)에 더 가깝게 위치된다. 영역들(400 및 600)에 배열되는 회로들의 레이아웃과 영역들(500 및 700)에 배열되는 회로들의 레이아웃은 y 방향으로 연장되는 직선 Ly에 대해 대칭이다. 속도 선택기들(41H/L 내지 44H/L)과 속도 선택기들(51H/L 내지 54H/L)은 또한 직선 Ly에 대해 대칭적으로 배열된다.
도 16에 도시된 바와 같이, 영역(400)에 배열된 구동기 회로들(411H/L 내지 414H/L, 421H/L 내지 424H/L, 431H/L 내지 434H/L, 및 441H/L 내지 444H/L)은 x 방향으로 연장되는 전원선들(800)을 통해 영역(600)에 배열된 트랜지스터들(161 및 166)에 연결된다. 유사하게, 영역(500)에 배열된 구동기 회로들(511H/L 내지 514H/L, 521H/L 내지 524H/L, 531H/L 내지 534H/L, 및 541H/L 내지 544H/L)은 x 방향으로 연장되는 전원선들(800)을 통해 영역(700)에 배열된 트랜지스터들(161 및 166)에 연결된다. 이러한 방식으로, 본 발명에 따르면, 전원 스위치들로서 기능하는 트랜지스터들(161 및 166)은 영역들(600 및 700)에 집합적으로 배열되고, 다른 트랜지스터들은 영역들(600 및 700)이 개재되는 영역(400 및 500)에 집합적으로 배열된다. 스위치들로서 기능하는 트랜지스터들이 대응하는 구동기 회로들에 분산되어 배열된다면, 구동기 회로들의 크기들은 x 방향 및 y 방향 중 적어도 하나에서 증가되고, 데이터 신호선들의 경로들은 대응하여 길어진다. 위에서 설명된 바와 같이 트랜지스터들의 레이아웃이 집합적으로 배열되며, 데이터 신호선들의 경로들이 짧아지며, 이는 회로들의 고속 동작에 기여한다.
도 17은 도 15에 도시된 영역(520)의 레이아웃을 보다 상세하게 도시한 도해이다. 도 17에 도시된 바와 같이, 영역(520)에 구동기 회로들(521H 및 521L)을 포함하는 블록(521), 구동기 회로들(522H 및 522L)을 포함하는 블록(522), 구동 회로들(523H 및 523L)을 포함하는 블록(523), 및 구동기 회로들(524H 및 524L)을 포함하는 블록(524)이 배열된다. 이들 블록들(521 내지 524)은 y 방향으로 배열된다. 영역(520)은 도 14에 도시된 P 채널 MOS 트랜지스터들(162 및 163)이 배열되는 영역(520P), 및 도 14에 도시된 N 채널 MOS 트랜지스터들(164 및 165)이 배열되는 영역들(520N)을 갖는다. 영역(520P)은 구동기 회로들(521H 내지 524H) 및 구동기 회로들(521L 내지 524L)에 의해 공유된다. 영역(520P)과 영역(520N) 사이의 경계를 따라 y 방향으로 연장되는 신호선들(801P 및 801N)을 통해 구동기 회로들(521H 내지 524H)에 데이터 신호(INH)가 입력되고, 영역(520P)과 영역(520N) 사이의 경계를 따라 y 방향으로 연장되는 신호선들(802P 및 802N)을 통해 구동기 회로들(521L 내지 524L)에 데이터 신호(INL)가 입력된다. 이에 따라, 신호선들(801P 및 801N)은 영역(520P)에 위치되는 P채널 MOS 트랜지스터들(162 및 163)에 전위를 공급하는 전원선들(803)과 교차하고, 영역(520N)에 위치되는 구동기 회로들(521H 내지 524H)의 N채널 MOS 트랜지스터들(164 및 165)에 전위를 공급하는 전원선들(804)과 교차한다. 한편, 신호선들(802P 및 802N)은 전원선들(803)과 교차하는 한편 전원선들(804)과는 교차하지 않는다.
본 발명이 특정 바람직한 실시예들 및 예들의 상황에서 개시되었지만, 당업자들은 본 발명들이 구체적으로 개시된 실시예들을 넘어서 본 발명들의 다른 대안적인 실시예들 및/또는 사용례들 및 명백한 변형예들 및 이의 균등예들로 확장됨을 이해할 것이다. 또한, 본 발명의 범위 내에 있는 다른 변형예들은 본 개시에 기초하여 당업자들에게 쉽게 명백해질 것이다. 또한 본 실시예들의 구체적인 특징들 및 양태들의 다양한 조합 또는 하위 조합이 이루어질 수 있고 여전히 본 발명들의 범위 내에 속한는 것으로 고려된다. 개시된 실시예들의 다양한 특징들 및 양태들이 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있는 것으로 이해되어야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 상술된 특정 개시된 실시예들에 의해 제한되어서는 안 되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    제1 버퍼 회로;
    상기 제1 버퍼 회로를 구동하도록 구성된 복수의 제1 구동기 회로들; 및
    각각 상기 제1 구동기 회로들에 동작 전압을 공급하도록 구성된 복수의 제1 스위치 회로들을 포함하며,
    상기 제1 구동기 회로들은 매트릭스로 제1 영역에 집합적으로 배열되고,
    상기 제1 스위치 회로들은 상기 제1 영역과 상이한 제2 영역에 집합적으로 배열되는 것인, 장치.
  2. 제1항에 있어서, 상기 제2 영역은 상기 제1 영역에 인접해 있는 것인, 장치.
  3. 제2항에 있어서, 상기 제1 스위치 회로들 각각은 상기 제1 구동기 회로들 중의 연관된 제1 구동기 회로에 제1 전위를 공급하도록 구성된 제1 트랜지스터, 및 상기 제1 구동기 회로들 중의 연관된 제1 구동기 회로에 제2 전위를 공급하도록 구성된 제2 트랜지스터를 포함하는 것인, 장치.
  4. 제3항에 있어서,
    상기 제2 영역은 제1 서브 영역 및 제2 서브 영역을 포함하고,
    상기 제1 트랜지스터들은 상기 제1 서브 영역에 집합적으로 배열되고,
    상기 제2 트랜지스터들은 상기 제2 서브 영역에 집합적으로 배열되는 것인, 장치.
  5. 제4항에 있어서,
    제2 버퍼 회로;
    상기 제2 버퍼 회로를 구동하도록 구성된 복수의 제2 구동기 회로들; 및
    각각 상기 제2 구동기 회로들에 동작 전압을 공급하도록 구성된 복수의 제2 스위치 회로들을 더 포함하며,
    상기 제2 구동기 회로들은 매트릭스로 제3 영역에 집합적으로 배열되고,
    상기 제2 스위치 회로들은 상기 제3 영역과 상이한 제4 영역에 집합적으로 배열되는 것인, 장치.
  6. 제5항에 있어서, 상기 제4 영역은 상기 제3 영역에 인접해 있는 것인, 장치.
  7. 제6항에 있어서, 상기 제1 영역은 상기 제3 영역에 인접해 있는 것인, 장치.
  8. 제7항에 있어서, 상기 제1 영역 및 제3 영역은 상기 제2 영역과 상기 제4 영역 사이에 배열되는 것인, 장치.
  9. 제8항에 있어서, 상기 제2 스위치 회로들 각각은 상기 제2 구동기 회로들 중의 연관된 제2 구동기 회로에 상기 제1 전위를 공급하도록 구성된 제3 트랜지스터, 및 상기 제2 구동기 회로들 중의 연관된 제2 구동기 회로에 상기 제2 전위를 공급하도록 구성된 제4 트랜지스터를 포함하는 것인, 장치.
  10. 제9항에 있어서,
    상기 제4 영역은 제3 서브 영역 및 제4 서브 영역을 포함하고,
    상기 제3 트랜지스터들은 상기 제3 서브 영역에 집합적으로 배열되며,
    상기 제4 트랜지스터들은 상기 제4 서브 영역에 집합적으로 배열되는 것인, 장치.
  11. 제10항에 있어서, 외부 단자 전극을 더 포함하며,
    상기 제1 버퍼 회로 및 상기 제2 버퍼 회로는 상기 외부 단자 전극에 공통으로 연결되는 것인, 장치.
  12. 제11항에 있어서, 상기 제1 버퍼 회로 및 상기 제2 버퍼 회로는 배타적으로 활성화되도록 구성되는 것인, 장치.
  13. 장치로서,
    외부 단자 전극;
    제1 전원선과 상기 외부 단자 전극 사이에 연결된 제1 버퍼 회로;
    제2 전원선과 상기 외부 단자 전극 사이에 연결된 제2 버퍼 회로;
    상기 제1 버퍼 회로를 구동하도록 구성된 제1 구동기 회로; 및
    상기 제2 버퍼 회로를 구동하도록 구성된 제2 구동기 회로; 및
    상기 제1 구동기 회로에 동작 전압을 공급하도록 구성된 제1 스위치 회로; 및
    상기 제2 구동기 회로에 동작 전압을 공급하도록 구성된 제2 스위치 회로를 포함하며,
    상기 제1 구동기 회로 및 상기 제2 구동기 회로는 상기 제1 스위치 회로와 상기 제2 스위치 회로 사이에 배열되는 것인, 장치.
  14. 제13항에 있어서,
    상기 제1 구동기 회로는 제3 전원선과 제4 전원선 사이에 직렬로 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제2 구동기 회로는 상기 제3 전원선과 상기 제4 전원선 사이에 직렬로 연결된 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제1 버퍼 회로는 상기 제1 트랜지스터와 및 상기 제2 트랜지스터 사이의 제1 연결 노드에 연결된 입력 노드를 가지며,
    상기 제2 버퍼 회로는 상기 제3 트랜지스터와 및 상기 제4 트랜지스터 사이의 제2 연결 노드에 연결된 입력 노드를 갖는 것인, 장치.
  15. 제14항에 있어서,
    상기 제1 스위치 회로는 상기 제3 전원선과 상기 제1 연결 노드 사이에 연결된 제5 트랜지스터를 포함하고,
    상기 제2 스위치 회로는 상기 제3 전원선과 상기 제2 연결 노드 사이에 연결된 제6 트랜지스터를 포함하는 것인, 장치.
  16. 제15항에 있어서,
    상기 제1 스위치 회로는 상기 제4 전원선과 상기 제1 연결 노드 사이에 연결된 제7 트랜지스터를 더 포함하고,
    상기 제2 스위치 회로는 상기 제4 전원선과 상기 제2 연결 노드 사이에 연결된 제8 트랜지스터를 더 포함하는 것인, 장치.
  17. 장치로서,
    버퍼 회로;
    상기 버퍼 회로를 구동하도록 구성된 복수의 구동기 회로들 - 상기 구동기 회로들은 제1 방향으로 배열되며, 상기 구동기 회로들 각각은 제1 도전형의 제1 MOS 트랜지스터 및 제2 도전형의 제2 MOS 트랜지스터를 포함함 -;
    제1 소스선을 통해 상기 제1 MOS 트랜지스터의 소스에 연결된 제1 스위치 회로; 및
    제2 소스선을 통해 상기 제2 MOS 트랜지스터의 소스에 연결된 제2 스위치 회로를 포함하며,
    상기 제1 소스선 및 상기 제2 소스선은 상기 제1 소스선이 상기 제2 MOS 트랜지스터와 교차하도록 제2 방향으로 연장되는 것인, 장치.
  18. 제17항에 있어서, 상기 제2 소스선은 상기 제1 스위치 회로와 교차하는 것인, 장치.
  19. 제18항에 있어서, 상기 구동기 회로들의 입력 노드에 공통으로 연결된 신호선을 더 포함하며,
    상기 신호선은 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 사이에 상기 제1 방향으로 연장되는 것인, 장치.
  20. 제19항에 있어서, 상기 신호선은 상기 제1 소스선과 교차하는 것인, 장치.
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