CN114334972A - 半导体结构及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体结构，包括：基底，基底上形成有选择开关晶体管；第一介质层，第一介质层位于基底的上表面，且第一介质层覆盖选择开关晶体管；中间介质层，中间介质层包括多层层间介质层，多层层间介质层依次叠置于第一介质层的上表面；电容，电容沿中间介质层的厚度方向贯穿至少两层层间介质层，并与选择开关晶体管的源极电连接；第二介质层，位于层间介质层上表面，且覆盖层间介质层及电容；次顶层金属层，第三介质层，顶层金属层。使得电容面积与中间介质层的厚度相关，利用层间介质层纵向堆叠高度来解决存储单元缩小的情况下电容面积不足的问题。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体领域，特别是涉及一种半导体结构及其制备方法。

背景技术

常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。

发明内容

基于此，有必要针对上述问题，提供一种半导体结构及其制备方法。其具有在不增大半导体器件整体面积的情况下增大半导体器件的电容的效果。

一种半导体结构，包括：

基底，所述基底上形成有选择开关晶体管；

第一介质层，所述第一介质层位于所述基底的上表面，且所述第一介质层覆盖所述选择开关晶体管；

中间介质层，所述中间介质层包括多层层间介质层，多层所述层间介质层依次叠置于所述第一介质层的上表面；

电容，所述电容沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层，并与所述选择开关晶体管的源极电连接；

第二介质层，位于所述层间介质层上表面，且覆盖所述层间介质层及所述电容；

次顶层金属层，位于所述第二介质层的上表面，且所述次顶层金属层至少包括板线，所述板线与所述电容电连接；

第三介质层，位于所述第二介质层上表面，且覆盖所述次顶层金属层；

顶层金属层，位于所述第三介质层上表面，所述顶层金属层包括位线，所述位线与所述选择开关晶体管的漏极电连接。

在其中一个实施例中，所述中间介质层内形成有电容沟槽，所述电容沟槽沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层；

所述电容包括：下电极层、电容介质层及上电极层；

所述下电极层覆盖所述电容沟槽外侧的部分所述中间介质层的上表面、所述电容沟槽的侧壁及底部，且所述下电极层与所述选择开关晶体管的源极电连接；

所述电容介质层覆盖所述下电极层的上表面；

所述上电极层覆盖所述电容介质层的上表面。

在其中一个实施例中，所述电容沟槽沿厚度方向贯穿所述中间介质层。

在其中一个实施例中，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。

在其中一个实施例中，还包括层间金属层，所述层间金属层位于两相邻所述层间介质层之间，且相邻所述层间金属层之间电连接。

本申请还提供一种半导体结构的制备方法，包括：

提供基底，并于所述基底上形成选择开关晶体管；

于所述基底上形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；

于所述第一介质层上形成中间介质层，所述中间介质层包括多层层间介质层，多层所述层间介质层依次叠置于所述第一介质层的上表面；

于所述中间介质层内形成电容，所述电容沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层，并与所述选择开关晶体管的源极电连接；

于所述中间介质层的上表面形成第二介质层，所述第二介质层覆盖所述层间介质层及所述电容；

于所述第二介质层的上表面形成次顶层金属层，所述次顶层金属层至少包括板线，所述板线与所述电容电连接；

于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述次顶层金属层；

于所述第三介质层形成顶层金属层，所述顶层金属层包括位线，所述位线与所述选择开关晶体管的漏极电连接。

在其中一个实施例中，于所述中间介质层内形成电容，包括：

于所述中间介质层内形成电容沟槽，所述电容沟槽沿所述层间介质层的厚度方向贯穿至少两层所述层间介质层；

于中间介质层的上表面、所述电容沟槽的侧壁及底部形成下电极材料层；

于所述下电极材料层的上表面形成电容介质材料层；

于所述电容介质材料层的上表面形成上电极材料层；

去除部分所述下电极材料层、所述电容介质材料层和所述上电极材料层，形成电容，所述电容包括下电极层、电容介质层及上电极层。

在其中一个实施例中，所述电容沟槽沿厚度方向贯穿所述中间介质层。

在其中一个实施例中，采用原子层沉积工艺形成掺锆氧化铪层作为所述电容介质层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。

在其中一个实施例中，于所述第一介质层上形成中间介质层的步骤中还包括形成层间金属层，所述层间金属层位于两相邻所述层间介质层之间，且相邻所述层间金属层之间电连接。

本申请的半导体结构及其制备方法具有有益效果：

通过上述技术方案，使得电容面积与中间介质层的厚度相关，利用层间介质层纵向堆叠高度来解决存储单元缩小的情况下电容面积不足的问题，使得电容容量扩大数倍，且电容的面积可以根据中间介质层的厚度而定，使得电容的面积能够灵活的控制和选择，在不增大半导体器件整体面积的情况下增大半导体器件的电容。

附图说明

图1为本发明一个实施例中半导体结构的制备方法的流程图；

图2为本发明一个实施例中半导体结构展示基底的截面结构示意图；

图3为本发明一个实施例中半导体结构形成第一介质层后的截面结构示意图；

图4为本发明一个实施例中半导体结构形成第一层间金属层后的截面结构示意图；

图5为本发明一个实施例中半导体结构形成第二层间金属层后的截面结构示意图；

图6为本发明一个实施例中半导体结构形成第三层间金属层后的截面结构示意图；

图7为本发明一个实施例中半导体结构形成第四层间金属层后的截面结构示意图；

图8为本发明一个实施例中半导体结构形成第四层间介质层后的截面结构示意图；

图9为本发明一个实施例中半导体结构形成电容沟槽后的截面结构示意图；

图10为本发明一个实施例中半导体结构形成下电极材料层后的截面结构示意图；

图11为本发明一个实施例中半导体结构形成电容介质材料层后的截面结构示意图；

图12为本发明一个实施例中半导体结构形成上电极材料层后的截面结构示意图；

图13为本发明一个实施例中半导体结构形成电容后的截面结构示意图；

图14为本发明一个实施例中半导体结构形成第二介质层后的截面结构示意图；

图15为本发明一个实施例中半导体结构形成次顶层金属层后的截面结构示意图；

图16为本发明一个实施例中半导体结构形成第三介质层后的截面结构示意图；

图17为本发明一个实施例中半导体结构形成顶层金属层后的截面结构示意图。

附图标记：10、基底；11、选择开关晶体管；111、源极；112、漏极；113、栅极；12、第一介质层；13、中间介质层；131、第一层间介质层；132、第二层间介质层；133、第三层间介质层；134、第四层间介质层；141、第一层间金属层；142、第二层间金属层；143、第三层间金属层；144、第四层间金属层；15、电容；151、下电极层；1511、下电极材料层；152、电容介质层；1521、电容介质材料层；153、上电极层；154、上电极材料层；16、第二介质层；17、次顶层金属层；171、板线；172、第五层间金属层；18、第三介质层；19、顶层金属层；201、第一导电插塞；202、第二导电插塞；203、第三导电插塞；204、第四导电插塞；205、第五导电插塞；206、第六导电插塞；207、第七导电插塞；208、第八导电插塞；21、电容沟槽。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。

为了解决上述问题，请参阅图1，本申请提供一种半导体结构的制备方法，包括以下步骤：

步骤S10：提供基底10，并于基底10上形成选择开关晶体管11；

步骤S20：于基底10上形成第一介质层12，第一介质层12覆盖选择开关晶体管11；

步骤S30：于第一介质层12上形成中间介质层13，中间介质层13包括多层层间介质层，多层层间介质层依次叠置于第一介质层12的上表面；

步骤S40：于中间介质层13内形成电容15，电容15沿中间介质层13的厚度方向贯穿至少两层层间介质层，并与选择开关晶体管11的源极111电连接；

步骤S50：于中间介质层13的上表面形成第二介质层16，第二介质层16覆盖层间介质层及电容15；

步骤S60：于第二介质层16的上表面形成次顶层金属层17，次顶层金属层17至少包括板线171，板线171与电容15电连接；

步骤S70：于第二介质层16的上表面形成第三介质层18，第三介质层18覆盖次顶层金属层17；

步骤S80：于第三介质层18形成顶层金属层19，顶层金属层19包括位线，位线与选择开关晶体管11的漏极112电连接。

通过上述工艺获取的半导体结构，使得电容15面积与中间介质层13的厚度相关，利用层间介质层纵向堆叠高度来解决存储单元缩小的情况下电容15面积不足的问题，使得电容容量扩大数倍，且电容15的面积可以根据中间介质层13的厚度而定，使得电容15的面积能够灵活的控制和选择，在不增大半导体器件整体面积的情况下增大半导体器件的电容15的面积。

在一个可选的实施例中，具体的，对于步骤S10，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底。

在一个可选的实施例中，如图2所示，基底10上形成有选择开关晶体管11，选择开关晶体管11包括栅极113、源极111及漏极112，源极111和漏极112形成于基底10内，栅极113形成于基底10上表面，且源极111和漏极112位于所述栅极113的两侧。

在一个可选的实施例中，如图3所示，具体的，对于步骤S20，在基底10的上表面沉积第一介质材料层，并对第一介质材料层做平坦化处理，获得第一介质层12，第一介质层12完全覆盖位于基底10及形成于基底10上的选择开关晶体管11。第一介质层12材料可以为二氧化硅，并通过化学机械研磨工艺对第一介质材料层进行平坦化处理。在一个可选的实施例中，第一介质层12的厚度为5000埃-6000埃，可以为5000埃、5500埃或6000埃。

在一个可选的实施例中，如图3所示，在形成第一层间金属层141之前，还包括于第一介质层12内形成第一导电插塞201和第二导电插塞202的步骤。第一导电插塞201电连接漏极112于第一层间金属层141，第二导电插塞202沿第一介质层12厚度方向贯穿所述第一介质层12，并与源极111电连接。

在一个可选的实施例中，对于步骤S30，如图4至图8所示，具体的，于第一介质层12上形成中间介质层13的步骤中还包括形成层间金属层，层间金属层位于两相邻层间介质层之间，且相邻层间金属层之间电连接。在一个可选的实施例中，中间介质层13包括4层层间介质层，分别为第一层间介质层131、第二层间介质层132、第三层间介质层133和第四层间介质层134；当然，中间介质层13包括的层间介质层的层数可以不仅限于上述的4层，还可以为2层、3层、5层或更多层。层间金属层包括第一层间金属层141、第二层间金属层142、第三层间金属层143和第四层间金属层144。第一层间金属层141形成于第一介质层12的上表面。

在一个可选的实施例中，如图4及图5所示，于第一介质层12的上表面形成第一层间介质层131，所述第一层间介质层131覆盖所述第一层间金属层141，并于所述第一层间介质层131内形成第三导电插塞203，第三导电插塞203沿第一层间介质层131厚度方向贯穿第一层间介质层131并与第一层间金属层141电连接；于第一层间介质层131的上表面形成第二层间金属层142，第二层间金属层142与所述第三导电插塞203电连接。

在一个可选的实施例中，如图6所示，于第一层间介质层131的上表面形成第二层间介质层132，第二层间介质层132覆盖第二层间金属层142，并于所述第二层间介质层132内形成第四导电插塞204，第四导电插塞204沿第二层间介质层132的厚度方向贯穿第二层间介质层132并与第二层间金属层142电连接；于第二层间介质层132的上表面形成第三层间金属层143，第三层间金属层143与第四导电插塞204电连接。

在一个可选的实施例中，如图7至图8所示，于第二层间介质层132的上表面形成第三层间介质层133，第三层间介质层133覆盖第三层间金属层143，并于第三层间介质层133内形成第五导电插塞205，第五导电插塞205沿第三层间介质层133的厚度方向贯穿第二层间介质层132并与第三层间金属层143电连接；与第三层间介质层133的上表面形成第四层间金属层144，第四层间金属层144与第五导电插塞205电连接；于第三层间介质层133的上表面形成第四层间介质层134，第四层间介质层134覆盖第四层间金属层144。

第一层间介质层131、第二层间介质层132、第三层间介质层133及第四层间介质层134的材料均可以为二氧化硅，层间介质层的厚度为5000埃-6000埃，可以为5000埃、5500埃或6000埃，且在一个可选的实施例中，第一层间金属层141、第二层间金属层142、第三层间金属层143和第四层间金属层144均为导电金属层，可以为钨金属层。

在一个可选的实施例中，对于步骤S40，具体的，包括以下步骤：

步骤S401：于中间介质层13内形成电容沟槽21，电容沟槽21沿层间介质层的厚度方向贯穿至少两层层间介质层，如图9所示；

步骤S402：于中间介质层13的上表面、电容沟槽21的侧壁及底部形成下电极材料层1511，如图10所示；

步骤S403：于下电极材料层1511的上表面形成电容介质材料层1521，如图11所示；

步骤S404：于电容介质材料层1521的上表面形成上电极材料层1531，如图12所示；

步骤S405：去除多余的下电极材料层1511、电容介质材料层1521和上电极材料层1531，形成电容15，电容15包括下电极层151、电容介质层152及上电极层153，如图13所示。

具体的，于中间介质层13的上表面形成图形化掩膜层，定位出电容沟槽21的位置，基于图形化掩膜层刻蚀中间介质层13，可以为干法刻蚀。电容沟槽21沿层间介质层的厚度方向贯穿至少两层层间介质层，在一个可选的实施例中，电容沟槽21沿厚度方向贯穿中间介质层13，电容沟槽21暴露出第二导电插塞202。采用原子层沉积工艺依次形成下电极材料层1511、电容介质材料层1521和上电极材料层1531，刻蚀去除多余的下电极材料层1511、电容介质材料层1521和上电极材料层1531以形成电容15。下电极层151的材质可以为氮化钛，下电极层151的厚度可以为500埃。电容介质层152可以为高K介电常数铁电薄膜掺杂氧化铪，电容介质层152的厚度为6-10nm，可以为6nm、8nm或10nm。在一个可选的实施例中，电容介质层152中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。上电极层153的材质可以为氮化钛，上电极层153的厚度可以为500埃。

在一个可选的实施例中，对于步骤S50，如图14所示，具体的，第二介质层16通过高密度等离子体化学气相淀积氧化物来形成，氧化物填充电容15所形成的凹槽，氧化物可以为二氧化硅，淀积的氧化物覆盖电容15，做平坦化处理后在此淀积一层厚度约为2000埃-3000埃的氧化物。完成氧化物的淀积后还包括铁电退火的步骤，退火温度在420℃～450℃，其主要目的是为了激活掺杂氧化铪的铁电性能。

在一个可选的实施例中，对于步骤S60，如图15所示，具体的，次顶层金属层17包括板线171和第五层间金属层172，第五层间金属层172和第四层间金属层144之间形成有第六导电插塞206，第六导电插塞206的一端与第五层间金属层172电连接，另一端与第四层间金属层144电连接。第二介质层16内还包括第七导电插塞207，第七导电插塞207的一端与板线171电连接，另一端与电容15的上电极层153电连接。次顶层金属层17的材质可以为金属钨。

在一个可选的实施例中，如图16所示，对于步骤S70，具体的，通过沉积工艺在第二介质层16的上表面形成第三介质材料层，第三介质材料层覆盖次顶层金属层17，通过平坦化工艺形成第三介质层18，第三介质层18的材质可以为二氧化硅。

在一个可选的实施例中，如图17所示，对于步骤S80，具体的，顶线金属层19包括位线，第三介质层18内形成有第八导电插塞208，第八导电插塞208的一端与位线电连接，另一端与位线电连接，实现位线与选择开关晶体管11漏极112之间的电连接。

请继续参阅图17，本申请还提供一种半导体结构，包括：基底10，基底10上形成有选择开关晶体管11；第一介质层12，第一介质层12位于基底10的上表面，且第一介质层12覆盖选择开关晶体管11；中间介质层13，中间介质层13包括多层层间介质层，多层层间介质层依次叠置于第一介质层12的上表面；电容15，电容15沿中间介质层13的厚度方向贯穿至少两层层间介质层，并与选择开关晶体管11的源极111电连接；第二介质层16，位于层间介质层上表面，且覆盖层间介质层及电容15；次顶层金属层17，位于第二介质层16的上表面，且次顶层金属层17至少包括板线171，板线171与电容15电连接；第三介质层18，位于第二介质层16上表面，且覆盖次顶层金属层17；顶层金属层19，位于第三介质层18上表面，顶层金属层19包括位线，位线与选择开关晶体管11的漏极112电连接。

通过上述技术方案，使得电容15面积与中间介质层13的厚度相关，利用层间介质层纵向堆叠高度来解决存储单元缩小的情况下电容15面积不足的问题，使得电容容量扩大数倍，且电容15的面积可以根据中间介质层13的厚度而定，使得电容15的面积能够灵活的控制和选择，在不增大半导体器件整体面积的情况下增大半导体器件的电容15的面积。

在一个可选的实施例中，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底。基底10上形成有选择开关晶体管11，选择开关晶体管11包括栅极113、源极111及漏极112，源极111和漏极112形成于基底10内，栅极113形成于基底10上表面，且源极111和漏极112位于所述栅极113的两侧。

在一个可选的实施例中，第一介质层12完全覆盖位于基底10及形成于基底10上的选择开关晶体管11。在一个可选的实施例中，第一介质层12的厚度为5000埃-6000埃，可以为5000埃、5500埃或6000埃。

在一个可选的实施例中，还包括层间金属层，层间金属层位于两相邻层间介质层之间，且相邻层间金属层之间电连接。在一个可选的实施例中，中间介质层13包括4层层间介质层，分别为第一层间介质层131、第二层间介质层132、第三层间介质层133和第四层间介质层134。层间金属层包括第一层间金属层141、第二层间金属层142、第三层间金属层143和第四层间金属层144。第一层间金属层141形成于第一介质层12的上表面，在形成第一层间金属层141之前，还包括于第一介质层12内形成第一导电插塞201和第二导电插塞202的步骤。第一导电插塞201电连接漏极112于第一层间金属层141，第二导电插塞202沿第一介质层12厚度方向贯穿所述第一介质层12，并与源极111电连接。

于第一介质层12的上表面形成第一层间介质层131，所述第一层间介质层131覆盖所述第一层间金属层141，并于所述第一层间介质层131内形成第三导电插塞203，第三导电插塞203沿第一层间介质层131厚度方向贯穿第一层间介质层131并与第一层间金属层141电连接；于第一层间介质层131的上表面形成第二层间金属层142，第二层间金属层142与所述第三导电插塞203电连接。

于第一层间介质层131的上表面形成第二层间介质层132，第二层间介质层132覆盖第二层间金属层142，并于所述第二层间介质层132内形成第四导电插塞204，第四导电插塞204沿第二层间介质层132的厚度方向贯穿第二层间介质层132并与第二层间金属层142电连接；于第二层间介质层132的上表面形成第三层间金属层143，第三层间金属层143与第四导电插塞204电连接。

于第二层间介质层132的上表面形成第三层间介质层133，第三层间介质层133覆盖第三层间金属层143，并于第三层间介质层133内形成第五导电插塞205，第五导电插塞205沿第三层间介质层133的厚度方向贯穿第二层间介质层132并与第三层间金属层143电连接；与第三层间介质层133的上表面形成第四层间金属层144，第四层间金属层144与第五导电插塞205电连接；于第三层间介质层133的上表面形成第四层间介质层134，第四层间介质层134覆盖第四层间金属层144。

第一层间介质层131、第二层间介质层132、第三层间介质层133及第四层间介质层134的材料均可以为二氧化硅，层间介质层的厚度为5000埃-6000埃，可以为5000埃、5500埃或6000埃，且在一个可选的实施例中，第一层间金属层141、第二层间金属层142、第三层间金属层143和第四层间金属层144均为导电金属层，可以为钨金属层。

在一个可选的实施例中，中间介质层13内形成有电容沟槽21，电容沟槽21沿中间介质层13的厚度方向贯穿至少两层层间介质层；电容15包括：下电极层151、电容介质层152及上电极层153；下电极层151覆盖电容沟槽21外侧的部分中间介质层13的上表面、电容沟槽21的侧壁及底部，且下电极层151与选择开关晶体管11的源极111电连接；电容介质层152覆盖下电极层151的上表面；上电极层153覆盖电容介质层152的上表面。具体的，于中间介质层13的上表面形成图形化掩膜层，定位出电容沟槽21的位置，基于图形化掩膜层刻蚀中间介质层13，可以为干法刻蚀。电容沟槽21沿层间介质层的厚度方向贯穿至少两层层间介质层，在一个可选的实施例中，电容沟槽21沿厚度方向贯穿中间介质层13，电容沟槽21暴露出第二导电插塞202。采用原子层沉积工艺依次形成下电极层151、电容介质层152和上电极层153。下电极层151的材质可以为氮化钛，下电极层151的厚度可以为500埃。电容介质层152可以为高K介电常数铁电薄膜掺杂氧化铪，电容介质层152的厚度为6-10nm，可以为6nm、8nm或10nm。在一个可选的实施例中，电容介质层152中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。上电极层153的材质可以为氮化钛，上电极层153的厚度可以为500埃。

本申请的半导体结构，电容15贯穿中间介质层13，当中间介质层13的厚度越厚，则电容15面积越大，利用层间介质层纵向堆叠高度来解决存储单元缩小的情况下电容15面积不足的问题，使得电容容量扩大数倍，且电容15的面积可以根据中间介质层13的厚度而定，使得电容15的面积能够灵活的控制和选择，在不增大半导体器件整体面积的情况下增大半导体器件的电容15。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

基底，所述基底上形成有选择开关晶体管；

第一介质层，所述第一介质层位于所述基底的上表面，且所述第一介质层覆盖所述选择开关晶体管；

中间介质层，所述中间介质层包括多层层间介质层，多层所述层间介质层依次叠置于所述第一介质层的上表面；

电容，所述电容沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层，并与所述选择开关晶体管的源极电连接；

第二介质层，位于所述层间介质层上表面，且覆盖所述层间介质层及所述电容；

次顶层金属层，位于所述第二介质层的上表面，且所述次顶层金属层至少包括板线，所述板线与所述电容电连接；

第三介质层，位于所述第二介质层上表面，且覆盖所述次顶层金属层；

顶层金属层，位于所述第三介质层上表面，所述顶层金属层包括位线，所述位线与所述选择开关晶体管的漏极电连接。

2.根据权利要求1所述的半导体结构，其特征在于，所述中间介质层内形成有电容沟槽，所述电容沟槽沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层；

所述电容包括：下电极层、电容介质层及上电极层；

所述下电极层覆盖所述电容沟槽外侧的部分所述中间介质层的上表面、所述电容沟槽的侧壁及底部，且所述下电极层与所述选择开关晶体管的源极电连接；

所述电容介质层覆盖所述下电极层的上表面；

所述上电极层覆盖所述电容介质层的上表面。

3.根据权利要求2所述的半导体结构，其特征在于，所述电容沟槽沿厚度方向贯穿所述中间介质层。

4.根据权利要求2所述的半导体结构，其特征在于，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。

5.根据权利要求1所述的半导体结构，其特征在于，还包括层间金属层，所述层间金属层位于两相邻所述层间介质层之间，且相邻所述层间金属层之间电连接。

6.一种半导体结构的制备方法，其特征在于，包括：

提供基底，并于所述基底上形成选择开关晶体管；

于所述基底上形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；

于所述第一介质层上形成中间介质层，所述中间介质层包括多层层间介质层，多层所述层间介质层依次叠置于所述第一介质层的上表面；

于所述中间介质层内形成电容，所述电容沿所述中间介质层的厚度方向贯穿至少两层所述层间介质层，并与所述选择开关晶体管的源极电连接；

于所述中间介质层的上表面形成第二介质层，所述第二介质层覆盖所述层间介质层及所述电容；

于所述第二介质层的上表面形成次顶层金属层，所述次顶层金属层至少包括板线，所述板线与所述电容电连接；

于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述次顶层金属层；

于所述第三介质层形成顶层金属层，所述顶层金属层包括位线，所述位线与所述选择开关晶体管的漏极电连接。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，于所述中间介质层内形成电容，包括：

于所述中间介质层内形成电容沟槽，所述电容沟槽沿所述层间介质层的厚度方向贯穿至少两层所述层间介质层；

于中间介质层的上表面、所述电容沟槽的侧壁及底部形成下电极材料层；

于所述下电极材料层的上表面形成电容介质材料层；

于所述电容介质材料层的上表面形成上电极材料层；

去除部分所述下电极材料层、所述电容介质材料层和所述上电极材料层，形成电容，所述电容包括下电极层、电容介质层及上电极层。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述电容沟槽沿厚度方向贯穿所述中间介质层。

9.根据权利要求7所述的半导体结构的制备方法，其特征在于，采用原子层沉积工艺形成掺锆氧化铪层作为所述电容介质层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。

10.根据权利要求7所述的半导体结构的制备方法，其特征在于，于所述第一介质层上形成中间介质层的步骤中还包括形成层间金属层，所述层间金属层位于两相邻所述层间介质层之间，且相邻所述层间金属层之间电连接。

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