TWI769792B - 電容器以及包括其之動態隨機存取記憶體裝置 - Google Patents

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Abstract

本發明提供一種電容器及一種DRAM裝置，電容器包含：下電極；介電層結構，位於下電極上，介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於介電層結構上，其中氧化鉿層具有四方晶相或斜方晶相。

Description

電容器以及包括其之動態隨機存取記憶體裝置 相關申請案的交叉參考
2020年9月21日在韓國智慧財產局申請的名稱為「電容器及包含其的DRAM裝置(Capacitor and a DRAM Device Including the Same)」的韓國專利申請案第10-2020-0121326號以全文引用的方式併入本文中。
實施例是關於一種電容器及一種包含所述電容器的動態隨機存取記憶體(dynamic random-access memory；DRAM)裝置。
在DRAM裝置中，單位記憶胞元可包含一個電晶體及一個電容器，且電容器可具有高電容。
實施例可藉由提供電容器來實現，所述電容器包含：下電極；介電層結構，位於下電極上，介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於介電層結構上，其中氧化鉿層具有四方晶相或斜方晶相。
實施例可藉由提供電容器來實現，所述電容器包含：下電極；介電層結構，位於下電極上，介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於介電層結構上，其中介電層結構具有約20埃至約60埃的厚度，且第一氧化鋯層、氧化鉿層以及第二氧化鋯層各自為結晶的。
實施例可藉由提供動態隨機存取記憶體(DRAM)裝置實現，所述動態隨機存取記憶體裝置包含：基底；胞元電晶體，位於基底上，胞元電晶體包含閘極結構、第一雜質區以及第二雜質區；位元線結構，電連接至第一雜質區；以及電容器，位於位元線結構上，電容器電連接至第二雜質區，其中電容器包含：下電極；介電層結構，位於下電極上，介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於介電層結構上，其中介電層結構具有約20埃至約60埃的厚度，且其中氧化鉿層具有四方晶相或斜方晶相。
100、200:基底
102:下部結構
104:模具層
110:下電極
120:第一氧化鋯層
122:氧化鉿層
124:第二氧化鋯層
125:第一堆疊結構
130:界面層
132:插入層
132a:第一插入層
132b:第二插入層
134:第三氧化鋯層
140、140a、140b、140c、140d、140e、140f:介電層結構
150:上電極
160:板狀電極
180、180a、180b、180c、180d、180e、180f:電容器
202:閘極溝渠
204:閘極絕緣層
206:閘電極
208:封蓋絕緣圖案
210:閘極結構
220:隔離層
230:雜質區
230a:第一雜質區
230b:第二雜質區
240:襯墊絕緣圖案
242:第一蝕刻終止圖案
246:第一導電圖案
248:第二導電圖案
250:第三導電圖案
252:障壁金屬圖案
254:金屬圖案
256:硬罩幕圖案
260:位元線結構
270:接觸插塞
A:部分
I-I:線
藉由參考隨附圖式詳細描述例示性實施例，特徵對於所屬領域中具有通常知識者將是顯而易見的，在隨附圖式中：
圖1至圖3為根據實例實施例的電容器的橫截面圖。
圖4為根據實例實施例的電容器的橫截面圖。
圖5為繪示根據電容器的施加電壓的電容的曲線圖。
圖6為根據實例實施例的電容器的放大橫截面圖。
圖7為根據實例實施例的電容器的放大橫截面圖。
圖8為根據實例實施例的電容器的放大橫截面圖。
圖9為根據實例實施例的電容器的放大橫截面圖。
圖10為根據實例實施例的電容器的放大橫截面圖。
圖11為根據實例實施例的電容器的放大橫截面圖。
圖12至圖14為根據實例實施例的製造電容器的方法中的各階段的橫截面圖。
圖15為根據實例實施例的具有電容器的DRAM裝置的橫截面圖。
圖1至圖3為根據實例實施例的電容器的橫截面圖。圖4為根據實例實施例的電容器的橫截面圖。
圖1至圖3中所繪示的電容器包含具有柱形狀的下電極。圖4中所繪示的電容器包含具有圓柱形(例如，空心圓柱形)形狀的下電極。
圖1為電容器的豎直橫截面圖。圖2為沿著圖1的線I-I截取的水平橫截面圖。圖3為圖1的部分A的放大橫截面圖。
參考圖1至圖4，電容器180可包含堆疊的下電極110、介電層結構140以及上電極150。
在實施方式中，電容器180可位於基底100上的下部結構102上。在實施方式中，下部結構102可包含電晶體、接觸插塞、導電線、絕緣間層或類似物。
下電極110及上電極150中的每一者可包含金屬、金屬氮化物或導電氧化物。在實施方式中，下電極110及上電極150中的每一者可獨立地包含例如氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、 氮化鉭(TaN)、釕(Ru)、鎢、氮化鎢、Nb、NbN、氧化銦錫(ITO)、摻雜Ta的SnO2、摻雜Nb的SnO2、摻雜Sb的SnO2、摻雜V的SnO2或類似物。在實施方式中，下電極110的材料可與上電極150的材料相同。在實施方式中，下電極110與上電極150的材料可彼此不同。如本文中所使用，術語「或(or)」並非排他性術語，例如，「A或B」將包含A、B或A及B。
下電極110可具有各種三維結構。
在實施方式中，下電極110可具有諸如圓柱形狀或柱形狀的三維結構。如圖1至圖3中所繪示，下電極110可具有柱形狀。如圖4中所繪示，下電極110可具有圓柱形(例如，空心圓柱形)形狀。
在實施方式中，下電極110可具有諸如板形狀的二維形狀。在此情況下，電容器可具有類似於圖3中所繪示的放大圖的形狀。電容器180的電容可由下電極110的表面積判定，且下電極110可具有用於增加電容的各種經過修改的結構。
介電層結構140可位於下電極110與上電極150之間。介電層結構140可接觸(例如，直接接觸)下電極110的表面以覆蓋下電極110的表面。介電層結構140可保形地形成於下電極110的表面上。當下電極110具有諸如板形狀的二維形狀時，介電層結構140可位於下電極110的上部表面上以具有二維形狀。當下電極110具有柱形狀或圓柱形狀時，介電層結構140可沿下電極110的表面形成以具有三維形狀。
對於具有高電容的電容器180，介電層結構140可設計成具有高介電常數。在實施方式中，介電層結構140可具有約5埃 或小於5埃(例如約3.7埃或小於3.7埃)的等效氧化層的厚度。
介電層結構140可包含多個堆疊的介電層。在實施方式中，介電層結構140可具有約20埃至約60埃的厚度。將介電層結構140的厚度維持在約20埃或大於20埃可有助於防止電容器中的漏電流增大。將介電層結構140的厚度維持在約60埃或小於60埃可有助於確保電容器具有高目標電容。在實施方式中，具有約20埃至約60埃的厚度的介電層結構140可適用於高度整合的半導體裝置中的電容器。在下文中，層的厚度意謂層自位於所述層下方的結構的表面起在豎直方向上的厚度(例如，在向外方向上的厚度)。
介電層結構140可包含主介電層及子介電層。主介電層可為根據電場具有鐵電性質或反鐵電性質的鐵電材料。鐵電材料的介電常數可在切換電壓範圍內大大增加，所述切換電壓範圍為可自鐵電性質轉換成反鐵電性質或自反鐵電性質轉換成鐵電性質的電壓範圍。在此情況下，當切換電壓範圍與電容器的操作電壓範圍相匹配或處於電容器的操作電壓範圍內時，介電層結構的介電常數可大大增加。因此，電容器在操作電壓範圍中可具有高電容。
在高度整合的半導體裝置(例如，DRAM裝置)中，半導體裝置可具有低操作電壓範圍，例如約-1伏特至約1伏特的操作電壓範圍。在實施方式中，高度整合的DRAM裝置可具有約-0.7伏特至約0.7伏特的低操作電壓範圍。因此，電容器180的介電層結構140可在約-1伏特至約1伏特的操作電壓範圍中以高介電常數升壓。
介電層結構140可包含夾層結構或層狀結構，所述夾層結構或層狀結構具有氧化鉿層122及分別直接接觸氧化鉿層122的上部表面及下部表面的氧化鋯層120及氧化鋯層124。在實施方式中，介電層結構140可包含第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124依序堆疊的第一堆疊結構。包含於第一堆疊結構中的第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124可各自為結晶化層或結晶層。
介電層結構140的主介電層可為氧化鉿層122。具有四方晶相或斜方晶相的(例如，結晶)氧化鉿層可為根據電場具有鐵電性質或反鐵電性質的鐵電材料。具有四方晶相或斜方晶相的氧化鉿層可具有70或大於70的高介電常數。
在實施方式中，可藉由使用具有鐵電性質的氧化鉿層來增加介電層結構140的介電常數。因此，可藉由具有鐵電性質的氧化鉿層來增加電容器的電容。因此，包含於介電層結構140中的氧化鉿層122可具有四方晶相或斜方晶相。
具有單斜晶相或非晶氧化鉿層的氧化鉿層可不具有鐵電性質。在實施方式中，包含於介電層結構140中的氧化鉿層122可不具有單斜晶相且可不為非晶形的。介電層結構140的堆疊結構可經最佳化以使得氧化鉿層122可具有穩定的四方晶相或穩定的斜方晶相。
具有四方晶相或斜方晶相的氧化鉿層122的矯頑磁場可在約-1伏特至約1伏特的操作電壓範圍內。當將具有四方晶相或斜方晶相的氧化鉿層122用作介電層結構140的主介電層時，電容器180可在操作電壓範圍內具有高電容。
在下文中，氧化鉿層122可意謂具有四方晶相或斜方晶相的氧化鉿層。
氧化鉿層122可具有約5埃至約18埃的厚度。將氧化鉿層的厚度維持在約5埃或大於5埃可有助於防止在電容器中出現漏電流。此外，可更易於形成具有約5埃或大於5埃的厚度的氧化鉿層。將氧化鉿層的厚度維持在約18埃或小於18埃可有助於確保氧化鉿層的相為四方晶相或斜方晶相，而非單斜晶相。
第一氧化鋯層120及第二氧化鋯層124可與氧化鉿層122具有較小晶格失配。在實施方式中，第一氧化鋯層120及第二氧化鋯層124可分別直接接觸氧化鉿層122的上部及下部(例如，內部及外部)表面。因此，包含第一氧化鋯層120/氧化鉿層122/第二氧化鋯層的堆疊結構可具有低殘餘應力。
若氧化鉿層122將直接接觸下電極110及上電極150，則氧化鉿層122與下電極110之間的晶格失配及氧化鉿層122與上電極150之間的晶格失配可較高。因此，氧化鉿層122的殘餘應力可極高。在實施方式中，氧化鉿層可不直接接觸下電極110及上電極150。
若介電層結構的殘餘應力在包含於介電層結構中的介電層結晶之後將變高，則用於改變介電層(例如，氧化鉿層122)的極化方向的電場可增大。因此，介電層的矯頑磁場可增大，且因此在具有高殘餘應力的介電層中具有相同極化(P)所需的電場(E)可增大。
P=χe*ε0*E，χe=εr-1(P：極化密度，χe：電極化率，ε0：真空介電常數，εr：介電常數)
C=ε0*εr*A/t(C：電容，A：電容器面積，t：介電材料厚度)
用於具有相同極化的電場可增大，電極化率(χe)可減小，且介電常數可減小。
若介電層結構的殘餘應力將變高，則介電層結構的介電常數可不在低操作電壓範圍(例如約-1伏特至約1伏特)下提昇。此外，介電層結構140的介電常數可在低於-1伏特的操作電壓及高於1伏特的操作電壓下提昇。因此，為在約-1伏特至約1伏特的低操作電壓範圍下具有高電容，介電層結構140的殘餘應力可較低。
第一氧化鋯層120及第二氧化鋯層124可為結晶的。在實施方式中，第一氧化鋯層120及第二氧化鋯層124可具有穩定的四方晶相。在實施方式中，直接接觸氧化鉿層122的第一氧化鋯層120及第二氧化鋯層124可為結晶的。在實施方式中，第一氧化鋯層120及第二氧化鋯層124可誘發氧化鉿層122的結晶，以使得氧化鉿層122可在用於形成介電層結構140的製程及後續退火製程期間具有穩定的四方晶相或斜方晶相。
在實施方式中，第一氧化鋯層120及第二氧化鋯層124可具有相同厚度。在實施方式中，第一氧化鋯層120及第二氧化鋯層124可具有不同厚度。
第一氧化鋯層120及第二氧化鋯層124中的每一者可獨立地具有約5埃至約30埃的厚度。將第一氧化鋯層120及第二氧化鋯層124中的每一者的厚度維持在約5埃或大於5埃可有助於確保第一氧化鋯層120及第二氧化鋯層124誘發氧化鉿層122的 結晶，以使得氧化鉿層122可具有穩定的四方晶相或斜方晶相。將第一氧化鋯層120及第二氧化鋯層124中的每一者的厚度維持在約30埃或小於30埃可有助於確保電容器具有高目標電容。
圖5為繪示根據電容器的施加電壓的電容的曲線圖。
如圖5中所繪示，堆疊有下電極110、介電層結構140以及上電極150的電容器180的電容可具有磁滯特性。電容可在約-1伏特至約1伏特的電壓範圍內最大化。
在實施方式中，介電層結構可包含第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124依序堆疊的第一堆疊結構，且介電層結構可更包含位於第一堆疊結構上或下方的至少一個附加層。
除介電層結構之外，下文所描述的實施例中的每一者與參考圖1至圖4所描述的電容器相同。因此，僅主要描述介電層結構。
圖6為根據實例實施例的電容器的放大橫截面圖。
參考圖6，電容器180a可包含下電極110/介電層結構140a/上電極150的堆疊。
介電層結構140a可包含界面層130及堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的第一堆疊結構。在實施方式中，界面層130可另外形成於下電極110與第一氧化鋯層120之間。
如上文所描述，介電層結構140a可具有約20埃至約60埃的厚度。
氧化鉿層122可具有約5埃至約18埃的厚度。第一氧化鋯層120及第二氧化鋯層124中的每一者可獨立地具有約5埃至 約30埃的厚度。可控制界面層130的厚度，以使得界面層130及堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的第一堆疊結構的厚度的總和可等於或小於60埃。在實施方式中，界面層130可具有比第一氧化鋯層120的厚度更小的厚度。
界面層130可有助於防止下電極110與第一氧化鋯層120之間的直接接觸。界面層130可為與第一氧化鋯層120具有較小晶格失配的層。
在實施方式中，界面層130可包含鋯鈮氧化物(ZrNbOx)層或鈦鈮氧化物(TiNbOx)層。在實施方式中，界面層130可具有堆疊有鈦鈮氧化物(TiNbOx)層及鋯鈮氧化物(ZrNbOx)層的結構。
在實施方式中，介電層結構140a可更包含界面層130，且介電層結構140a的殘餘應力可減小。因此，包含介電層結構140a的電容器可具有高電容。
圖7為根據實例實施例的電容器的放大橫截面圖。
參考圖7，電容器180b可包含下電極110/介電層結構140b/上電極150的堆疊。
介電層結構140b可包含第一堆疊結構125、插入層132以及第三氧化鋯層134。在實施方式中，插入層132及第三氧化鋯層134可進一步形成於第二氧化鋯層124上。
介電層結構140b可具有約20埃至約60埃的厚度。氧化鉿層122可具有約5埃至約18埃的厚度。第一氧化鋯層120及第二氧化鋯層124中的每一者可獨立地具有約5埃至約30埃的厚度。可分別控制插入層132及第三氧化鋯層134的厚度，以使得 堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的第一堆疊結構、插入層132以及第三氧化鋯層134的厚度的總和可等於或小於60埃。
插入層132可位於第二氧化鋯層124與第三氧化鋯層134之間。在實施方式中，第二氧化鋯層124可為結晶層，且第三氧化鋯層134可為非晶層。插入層132可為非晶層。在實施方式中，插入層132可為非晶形的，且第三氧化鋯層134可在插入層132上形成為非晶形的。
插入層132可包含金屬氧化物。在實施方式中，插入層132可包含Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。在實施方式中，插入層132可具有比第二氧化鋯層124及第三氧化鋯層134中的每一者的厚度更小的厚度。
相較於結晶氧化鋯層，非晶氧化鋯層可具有優良的表面粗糙度。因此，在根據本發明實施例的具有介電層結構140b的電容器180b中，因介電層的較差表面粗糙度所致的電場濃度可降低。因此，電容器180b的漏電流可減小。
圖8為根據實例實施例的電容器的放大橫截面圖。
參考圖8，電容器180c可包含下電極110/介電層結構140c/上電極150的堆疊。
介電層結構140c可包含界面層130、第一堆疊結構125、插入層132以及第三氧化鋯層134。在實施方式中，界面層130可位於下電極110與第一氧化鋯層120之間。插入層132及第三氧化鋯層134可進一步形成於第二氧化鋯層124上。
介電層結構140c可具有約20埃至約60埃的厚度。氧化 鉿層122可具有約5埃至約18埃的厚度。第一氧化鋯層120及第二氧化鋯層124中的每一者可獨立地具有約5埃至約30埃的厚度。可分別控制界面層130、插入層132以及第三氧化鋯層134的厚度，以使得界面層130、堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的第一堆疊結構、插入層132以及第三氧化鋯層134的厚度的總和可等於或小於60埃。
界面層130的材料可與參考圖6所說明的界面層的材料相同。插入層132的材料可與參考圖7所說明的插入層的材料相同。
介電層結構140c可具有低殘餘應力。在實施方式中，具有介電層結構140c的電容器可具有高電容，且電容器的漏電流可減小。
圖9為根據實例實施例的電容器的放大橫截面圖。
參考圖9，電容器180d可包含下電極110/介電層結構140d/上電極150的堆疊。
介電層結構140d可包含界面層130、第一插入層132a、第一堆疊結構125、第二插入層132b以及第三氧化鋯層134。在實施方式中，電容器可更包含位於圖8中所繪示的電容器的結構中的界面層130與第一堆疊結構125之間的第一插入層132a。第一插入層132a的材料可與參考圖7所說明的插入層的材料相同。第一插入層132a可防止第一堆疊結構125中的材料朝向下電極110擴散。
在實施方式中，可不形成第二插入層。
圖10為根據實例實施例的電容器的放大橫截面圖。
參考圖10，電容器180e可包含下電極110/介電層結構140e/上電極150的堆疊。
介電層結構140e可包含第一插入層132a、界面層130、第一堆疊結構125、第二插入層132b以及第三氧化鋯層134。在實施方式中，電容器可更包含位於圖8中所繪示的電容器的結構中的下電極110與界面層130之間的第一插入層132a。第一插入層132a的材料可與參考圖7所說明的插入層的材料相同。
在實施方式中，可不形成第二插入層。
在實施方式中，介電層結構可更包含位於圖10中所繪示的介電層結構中的界面層130與第一堆疊結構125之間的插入層。在實施方式中，包含插入層/界面層/插入層的堆疊結構可位於下電極110與第一堆疊結構125之間。
圖11為根據實例實施例的電容器的放大橫截面圖。
參考圖11，電容器180f可包含下電極110/介電層結構140f/上電極150的堆疊。
介電層結構140f可包含第一插入層132a、第一堆疊結構125、第二插入層132b以及第三氧化鋯層134。在實施方式中，介電層結構140f可不包含界面層，且可更包含位於圖10中所繪示的介電層結構中的下電極110與第一堆疊結構125之間的第一插入層132a。第一插入層132a的材料可與參考圖7所說明的插入層的材料相同。在實施方式中，可不形成第二插入層。
圖12至圖14為根據實例實施例的製造電容器的方法中的各階段的橫截面圖。
在下文中，描述製造電容器的方法的實例，所述電容器 包含具有柱形狀的下電極。
參考圖12，模具層104可形成於基底上。模具層104的一部分可經蝕刻以形成孔。孔可形成於用於形成下電極的一部分處。
在實施方式中，在形成模具層104之前，下部結構102可進一步形成於基底100上。下部結構102可包含含有電晶體、接觸插塞以及導電線的下部電路及覆蓋下部電路的絕緣間層。
下電極層可形成於模具層104上以填充孔。可使下電極層平坦化，直至可暴露模具層104的上部表面以在孔中形成下電極110為止。
在實施方式中，可藉由諸如物理氣相沈積(physical vapor deposition；PVD)製程、化學氣相沈積(chemical vapor deposition；CVD)製程或原子層沈積(atomic layer deposition；ALD)製程的沈積製程來沈積下電極層。平坦化製程可包含化學機械研磨(chemical mechanical polishing；CMP)製程或回蝕製程。
在實施方式中，下電極層可形成於下部結構102上。下電極層可由微影製程圖案化以形成下電極110。在此情況下，模具層可不形成於下部結構102上。
參考圖13，可移除模具層104。因此，可暴露具有柱形狀的下電極110的表面。
第一氧化鋯層120可保形地形成於下電極110及下部結構102的表面上以具有均一厚度。氧化鉿層122可形成於第一氧化鋯層120上。第二氧化鋯層124可形成於氧化鉿層122上。因此，堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的 第一堆疊結構可形成於下電極110及下部結構102上。
氧化鉿層122可形成為具有四方晶相或斜方晶相。第一氧化鋯層120及第二氧化鋯層124中的每一者可形成為具有晶相。在實施方式中，第一氧化鋯層120及第二氧化鋯層124中的每一者可具有作為穩定相的四方晶相。
介電層結構140可具有約20埃至約60埃的厚度。第一氧化鋯層120及第二氧化鋯層124中的每一者可獨立地具有約5埃至約30埃的厚度。氧化鉿層122可具有約5埃至約18埃的厚度。
在實施方式中，第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者可藉由原子層沈積(ALD)製程形成。第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者的沈積製程可在例如約200℃至約450℃的相對較低的溫度下進行。在約200℃或高於200℃下進行第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者的沈積製程可有助於確保前驅物中的每一者可被熱分解，且所述層可適當地沈積。在約450℃或低於450℃下進行第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者的沈積製程可有助於確保所述層穩定生長。在實施方式中，第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者的沈積製程可在約200℃至約320℃的溫度下進行。
在實施方式中，在第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者的沈積製程中，氧化劑可包含O3、H2O或O2。
在實施方式中，第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者可在分批型沈積設備中形成。在實施方式中，第一氧化鋯層120、氧化鉿層122以及第二氧化鋯層124中的每一者可在單晶圓型沈積設備中形成。
在實施方式中，用於形成第一氧化鋯層120及第二氧化鋯層124的沈積腔室與用於形成氧化鉿層122的沈積腔室可彼此不同。在實施方式中，用於形成第一氧化鋯層120及第二氧化鋯層124的沈積腔室與用於形成氧化鉿層122的沈積腔室可相同。
在實施方式中，氧化鉿層122可形成於第一氧化鋯層120與第二氧化鋯層124之間，且包含堆疊有第一氧化鋯層120/氧化鉿層122/第二氧化鋯層的第一堆疊結構可具有低殘餘應力。
在形成氧化鉿層122及氧化鉿層122上的第二氧化鋯層124期間，氧化鉿層122可在低溫下結晶。因此，氧化鉿層122可具有四方晶相或斜方晶相。另外，第一氧化鋯層120及第二氧化鋯層124亦可在形成第一氧化鋯層120及第二氧化鋯層124以及氧化鉿層122期間結晶。因此，第一氧化鋯層120及第二氧化鋯層124可具有穩定的四方晶相。
在實施方式中，在形成第一氧化鋯層120之前，界面層(參考圖6的130)可進一步形成於下電極110及下部結構102的表面上以具有均一厚度。在實施方式中，界面層130可藉由原子層沈積製程形成。界面層130的沈積製程可在約200℃至約450℃的低溫下進行。在實施方式中，界面層130的沈積製程可在約200℃至約320℃的溫度下進行。在此情況下，如圖6中所繪示的電容器可藉由後續製程形成。
在實施方式中，插入層(參考圖7的132)及第三氧化鋯層(參考圖7的134)可進一步形成於第二氧化鋯層124上。插入層132可包含金屬氧化物。在實施方式中，插入層132可包含Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。在實施方式中，插入層132可形成為具有比第二氧化鋯層124及第三氧化鋯層134中的每一者的厚度更小的厚度。在實施方式中，插入層132及第三氧化鋯層134可藉由原子層沈積製程形成。插入層132及第三氧化鋯層134的沈積製程可在約200℃至約450℃的低溫下進行。在實施方式中，插入層132及第三氧化鋯層134的沈積製程可在約200℃至約320℃的溫度下進行。在此情況下，如圖7中所繪示的電容器可藉由後續製程形成。
在實施方式中，在形成第一氧化鋯層120之前，界面層(參考圖8的130)可進一步形成於下電極110及下部結構102的表面上以具有均一厚度。插入層(參考圖8的132)及第三氧化鋯層(參考圖8的134)可進一步形成於第二氧化鋯層124上。在此情況下，如圖8中所繪示的電容器可藉由後續製程形成。
圖9至圖11中所繪示的電容器中的一者可藉由另外進行形成界面層及/或插入層的製程以及後續製程形成。
參考圖14，上電極150可形成於第二氧化鋯層124上。
在實施方式中，上電極150可由與下電極110的材料相同的材料形成。在實施方式中，上電極150可由與下電極110的材料不同的材料形成。
在實施方式中，上電極150可藉由諸如物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程以及原子層沈積(ALD) 製程的沈積製程形成。
在實施方式中，在形成上電極150之後，可進一步進行退火製程。當進行退火製程時，包含於介電層結構140中的第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124可另外或進一步結晶。在實施方式中，可在比用於形成介電層結構140的沈積製程的溫度更高的溫度下進行退火製程。
如上文所描述，包含於介電層結構140中的氧化鉿層122可具有四方晶相或斜方晶相。氧化鋯層120及氧化鋯層124可分別形成於氧化鉿層122的上部及下部(例如，內部及外部)表面上，以使得介電層結構140的殘餘應力可減小。因此，介電層結構140可具有低矯頑磁場，且電容器的電容可在約-1伏特至約1伏特的範圍內大大增加，所述範圍為包含介電層結構140的電容器的操作電壓範圍。
圖15為根據實例實施例的具有電容器的DRAM裝置的橫截面圖。
儘管僅在圖15中繪示了DRAM裝置，但可在將電容器用作資料儲存單元的所有記憶體裝置中使用電容器。
參考圖15，DRAM裝置可包含胞元電晶體、電容器以及形成於基底上的位元線。DRAM裝置可包含單位胞元，所述單位胞元包含一個胞元電晶體及一個電容器。
基底200可包含主動區及場區。場區可為隔離層220形成於包含於基底200中的隔離溝渠中的區。主動區可為基底的除場區以外的區。
在平行於基底200的上部表面的第一方向上延伸的閘極 溝渠202可形成於基底200的上部部分處。閘極結構210可形成於閘極溝渠202中。
在實施方式中，閘極結構210可包含閘極絕緣層204、閘電極206以及封蓋絕緣圖案208。可在平行於基底200的上部表面且垂直於第一方向的第二方向上配置多個閘極結構210。
閘極絕緣層204可包含氧化矽。閘電極206可包含金屬材料或多晶矽。封蓋絕緣圖案208可包含氮化矽。
充當源極/汲極區的雜質區230可形成於閘極結構210之間的基底100的主動區處。
在實施方式中，雜質區230可包含電連接至位元線結構260的第一雜質區230a及電連接至電容器180的第二雜質區230b。
襯墊絕緣圖案240、第一蝕刻終止圖案242以及第一導電圖案246可形成於主動區、隔離層220以及閘極結構210上。襯墊絕緣圖案240可包含諸如氧化矽的氧化物，且第一蝕刻終止圖案242可包含諸如氮化矽的氮化物。第一導電圖案246可包含摻雜有雜質的多晶矽。
凹槽部分可穿過包含襯墊絕緣圖案240、第一蝕刻終止圖案242以及第一導電圖案246的堆疊結構。凹槽部分可安置在閘極結構之間的基底100的一部分處。第一雜質區230a的上部表面可由凹槽部分的底部暴露。
第二導電圖案248可形成為填充凹槽部分。第二導電圖案248可包含例如摻雜有雜質的多晶矽。在實施方式中，第二導電圖案248可接觸第一雜質區230a。
第三導電圖案250可堆疊於第一導電圖案246及第二導 電圖案248上。第三導電圖案250可包含例如摻雜有雜質的多晶矽。由於第一導電圖案246、第二導電圖案248以及第三導電圖案250包含實質上相同的材料，因此第一導電圖案246、第二導電圖案248以及第三導電圖案250可合併為一個圖案。障壁金屬圖案252、金屬圖案254以及硬罩幕圖案256可堆疊於第三導電圖案250上。
包含第一導電圖案246、第二導電圖案248、第三導電圖案250、障壁金屬圖案252、金屬圖案254以及硬罩幕圖案256的堆疊結構可充當位元線結構260。
在實施方式中，第二導電圖案248可提供位元線接點，且第一導電圖案246、第三導電圖案250、障壁金屬圖案252以及金屬圖案254可充當位元線。位元線結構260可在第二方向上延伸。可在第一方向上配置多個位元線結構260。
在實施方式中，間隔物可形成於位元線結構260的側壁上。
在實施方式中，第一絕緣間層可形成為填充位元線結構260之間的一部分。
接觸插塞270可穿過第一絕緣間層、第一蝕刻終止圖案242以及襯墊絕緣圖案240形成。接觸插塞270可接觸第二雜質區230b。接觸插塞270可位於位元線結構260之間。
電容器180可形成於接觸插塞270上。
電容器180可包含下電極110、介電層結構140以及上電極150。介電層結構140可包含第一氧化鋯層120/氧化鉿層122/第二氧化鋯層124的堆疊。
電容器180可具有與如參考圖1所說明的電容器的結構相同的結構。在實施方式中，電容器可具有與參考圖6至圖8所說明的電容器中的一者的結構相同的結構。
板狀電極160可進一步形成於上電極150上。板狀電極160可包含摻雜有雜質的多晶矽。
DRAM裝置可在約-1伏特至約1伏特的操作電壓範圍中操作。在電容器中，介電層結構的介電常數可在約-1伏特至約1伏特的操作電壓範圍中高度提昇，且因此電容器的電容可大大增加。DRAM裝置可具有極佳電特性。
藉助於概述及綜述，由於DRAM裝置高度整合，因此包含於DRAM中的電容器可能難以具有高電容及低漏電流。
一或多個實施例可提供具有高電容的電容器。
一或多個實施例可提供包含具有高電容的電容器的DRAM裝置。
在實例實施例中，包含於電容器中的介電層結構可在操作電壓範圍(例如，約-1伏特至約1伏特的操作電壓範圍)內具有鐵電性質。電容器可在操作電壓範圍內具有高電容。
在本文中已揭露實例實施例，且儘管採用特定術語，但此等術語僅在一般及描述性的意義上使用及解譯，而非出於限制性目的。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者應理解，可在不脫離如以下申請專利範圍中所闡述的本發 明的精神及範疇的情況下在形式及細節上進行各種改變。
100:基底
102:下部結構
110:下電極
120:第一氧化鋯層
122:氧化鉿層
124:第二氧化鋯層
140:介電層結構
150:上電極
180:電容器
A:部分
I-I:線

Claims (18)

  1. 一種電容器，包括：下電極；介電層結構，位於所述下電極上，所述介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於所述介電層結構上，其中所述氧化鉿層具有四方晶相或斜方晶相，且其中所述介電層結構更包含界面層，所述界面層位於所述第一氧化鋯層與所述下電極之間。
  2. 如請求項1所述的電容器，其中所述第一氧化鋯層及所述第二氧化鋯層各自為結晶的。
  3. 如請求項2所述的電容器，其中所述第一氧化鋯層及所述第二氧化鋯層具有四方晶相。
  4. 如請求項1所述的電容器，其中所述氧化鉿層具有約5埃至約18埃的厚度。
  5. 如請求項1所述的電容器，其中所述第一氧化鋯層及所述第二氧化鋯層中的每一者獨立地具有約5埃至約30埃的厚度。
  6. 如請求項1所述的電容器，其中所述介電層結構具有約20埃至約60埃的厚度。
  7. 如請求項1所述的電容器，其中所述界面層包含鋯鈮氧化物層、鈦鈮氧化物層或所述鈦鈮氧化物層及所述鋯鈮氧化物層的堆疊結構。
  8. 如請求項1所述的電容器，其中所述介電層結構更 包含插入層及第三氧化鋯層，所述插入層包含Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。
  9. 如請求項8所述的電容器，其中所述插入層及所述第三氧化鋯層為非晶形的。
  10. 如請求項1所述的電容器，其中所述下電極包含金屬、金屬氮化物或導電氧化物。
  11. 一種電容器，包括：下電極；介電層結構，位於所述下電極上，所述介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於所述介電層結構上，其中：所述介電層結構具有約20埃至約60埃的厚度，所述第一氧化鋯層、所述氧化鉿層以及所述第二氧化鋯層各自為結晶的，且其中所述介電層結構更包含界面層，所述界面層位於所述第一氧化鋯層與所述下電極之間。
  12. 如請求項11所述的電容器，其中所述氧化鉿層具有四方晶相或斜方晶相。
  13. 如請求項11所述的電容器，其中所述第一氧化鋯層及所述第二氧化鋯層各自具有四方晶相。
  14. 如請求項11所述的電容器，其中所述氧化鉿層具有約5埃至約18埃的厚度。
  15. 如請求項11所述的電容器，其中所述第一氧化鋯層 及所述第二氧化鋯層中的每一者獨立地具有約5埃至約30埃的厚度。
  16. 如請求項11所述的電容器，其中：所述介電層結構更包含插入層及第三氧化鋯層，且所述插入層包含Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。
  17. 一種動態隨機存取記憶體(DRAM)裝置，包括：基底；胞元電晶體，位於所述基底上，所述胞元電晶體包含閘極結構、第一雜質區以及第二雜質區；位元線結構，電連接至所述第一雜質區；以及電容器，位於所述位元線結構上，所述電容器電連接至所述第二雜質區，其中所述電容器包含：下電極；介電層結構，位於所述下電極上，所述介電層結構包含依序堆疊的第一氧化鋯層、氧化鉿層以及第二氧化鋯層；以及上電極，位於所述介電層結構上，其中所述介電層結構具有約20埃至約60埃的厚度，其中所述氧化鉿層具有四方晶相或斜方晶相，且其中所述介電層結構更包含界面層，所述界面層位於所述第一氧化鋯層與所述下電極之間。
  18. 如請求項17所述的DRAM裝置，其中所述第一氧化鋯層及所述第二氧化鋯層各自為結晶的。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140067A1 (en) * 2020-11-03 2022-05-05 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor apparatus including the same
CN116490059A (zh) * 2022-01-13 2023-07-25 长鑫存储技术有限公司 半导体结构及其制备方法
CN117769257A (zh) * 2022-09-14 2024-03-26 华为技术有限公司 铁电存储阵列及其制备方法、存储器、电子设备
KR20240039678A (ko) * 2022-09-20 2024-03-27 삼성전자주식회사 커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203529A1 (en) * 2007-02-23 2008-08-28 Samsung Electronics Co., Ltd. Semiconductor device comprising multilayer dielectric film and related method
US20120225268A1 (en) * 2011-03-02 2012-09-06 Micron Technology, Inc. Insulative elements and methods of forming the same
US20190165088A1 (en) * 2017-11-28 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor devices
TW201929291A (zh) * 2017-10-13 2019-07-16 南韓商三星顯示器有限公司 製造金屬氧化膜之方法、用於製造金屬氧化膜之設備及具有金屬氧化膜之顯示裝置
WO2019235092A1 (ja) * 2018-06-06 2019-12-12 ソニー株式会社 強誘電記憶装置
US20200058731A1 (en) * 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device
US20200286985A1 (en) * 2019-03-06 2020-09-10 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054073A (ko) 1995-12-27 1997-07-31 김광호 반도체 장치의 커패시터 제조 방법
KR100694390B1 (ko) 2004-06-30 2007-03-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
US7172947B2 (en) * 2004-08-31 2007-02-06 Micron Technology, Inc High dielectric constant transition metal oxide materials
WO2006028215A1 (ja) 2004-09-09 2006-03-16 Tokyo Electron Limited 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体
KR100652420B1 (ko) 2005-03-23 2006-12-01 삼성전자주식회사 유전막 제조방법, 그 유전막을 포함하는 ｍｉｍ 캐패시터의제조방법 및 그 유전막을 제조하기 위한 배치 타입 ａｌｄ장치
KR100818657B1 (ko) 2006-12-27 2008-04-01 주식회사 하이닉스반도체 다층 구조의 유전막 및 그를 구비한 캐패시터의 제조 방법
KR20090122735A (ko) 2008-05-26 2009-12-01 주식회사 동부하이텍 원자층 증착에 의한 커패시터 및 그 제조 방법
US7820506B2 (en) 2008-10-15 2010-10-26 Micron Technology, Inc. Capacitors, dielectric structures, and methods of forming dielectric structures
US20110256682A1 (en) 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device
JP5932221B2 (ja) * 2011-01-14 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8574998B2 (en) 2011-12-05 2013-11-05 Intermolecular, Inc. Leakage reduction in DRAM MIM capacitors
US9691839B2 (en) 2011-12-14 2017-06-27 Intel Corporation Metal-insulator-metal (MIM) capacitor with insulator stack having a plurality of metal oxide layers
US8741712B2 (en) 2012-09-18 2014-06-03 Intermolecular, Inc. Leakage reduction in DRAM MIM capacitors
KR102406971B1 (ko) 2015-12-24 2022-06-10 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
US11322504B2 (en) 2018-06-28 2022-05-03 Intel Corporation Ferroelectric-capacitor integration using novel multi-metal-level interconnect with replaced dielectric for ultra-dense embedded SRAM in state-of-the-art CMOS technology

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203529A1 (en) * 2007-02-23 2008-08-28 Samsung Electronics Co., Ltd. Semiconductor device comprising multilayer dielectric film and related method
US20120225268A1 (en) * 2011-03-02 2012-09-06 Micron Technology, Inc. Insulative elements and methods of forming the same
TW201929291A (zh) * 2017-10-13 2019-07-16 南韓商三星顯示器有限公司 製造金屬氧化膜之方法、用於製造金屬氧化膜之設備及具有金屬氧化膜之顯示裝置
US20190165088A1 (en) * 2017-11-28 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor devices
WO2019235092A1 (ja) * 2018-06-06 2019-12-12 ソニー株式会社 強誘電記憶装置
US20200058731A1 (en) * 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device
US20200286985A1 (en) * 2019-03-06 2020-09-10 Samsung Electronics Co., Ltd. Semiconductor device

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