KR20240039678A - 커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 - Google Patents

커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 Download PDF

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박정민
임한진
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Abstract

커패시터 구조물은, 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.

Description

커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치{CAPACITOR STRUCTURE AND METHOD OF FORMNG THE SAME, AND SEMICONDUCTOR DEVICE INCLUDING THE CAPACITOR STRUCTURE}
본 발명은 커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
DRAM 장치에 포함된 커패시터는 금속을 포함하는 하부 전극 및 상부 전극, 및 이들 사이에 형성되는 유전막을 포함할 수 있으며, 상기 유전막과 상기 상하부 전극들 사이에 형성되는 자연 산화막에 의해서, 상기 커패시터의 특성이 열화될 수 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 커패시터 구조물을 제공하는 데 있다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 커패시터 구조물을 형성하는 형성 방법을 제공하는 데 있다.
본 발명의 또 다른 과제는 개선된 전기적 특성을 갖는 커패시터 구조물을 포함하는 반도체 장치를 제공하는 데 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물은, 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 다른 실시예들에 따른 커패시터 구조물은, 기판 상에 형성된 제2 하부 전극; 및 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산질화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 또 다른 실시예들에 따른 커패시터 구조물은, 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 하부 전극; 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극의 측벽에 각각 접촉하며, 상기 수직 방향으로 서로 이격된 지지막들; 상기 지지막들 사이에 형성된 상기 하부 전극 구조물 부분의 측벽에 접촉하는 유전 패턴; 및 상기 유전 패턴의 측벽에 접촉하는 상부 전극을 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물의 형성 방법에서, 기판 상에 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물을 형성할 수 있다. 상기 하부 전극 구조물의 측벽에 유전 패턴을 형성할 수 있다. 상기 유전 패턴의 측벽에 상부 전극을 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 다른 실시예들에 따른 커패시터 구조물의 형성 방법에서, 기판 상에 최외각 전자가 4가인 제1 금속의 산질화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물을 형성할 수 있다. 상기 하부 전극 구조물의 측벽에 유전 패턴을 형성할 수 있다. 상기 유전 패턴의 측벽에 상부 전극을 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 또 다른 실시예들에 따른 커패시터 구조물의 형성 방법에서, 기판 상에 몰드막 및 지지막을 교대로 반복적으로 적층할 수 있다. 상기 몰드막들 및 상기 지지막들을 관통하는 제1 개구를 형성할 수 있다. 상기 제1 개구의 측벽 및 저면에 최외각 전자가 4가인 제1 금속의 산화물을 포함하며 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극막을 형성할 수 있다. 상기 제1 하부 전극막 상에 상기 제1 개구의 나머지 부분을 채우는 제2 하부 전극막을 형성할 수 있다. 상기 지지막들 중 최상층 지지막의 상면이 노출될 때까지 상기 제2 하부 전극막 및 상기 제1 하부 전극막의 상부를 평탄화하여 제2 하부 전극 및 제1 하부 전극을 각각 형성할 수 있다. 상기 몰드막을 제거하여 상기 제1 하부 전극의 측벽 및 상기 지지막들의 상하면을 노출시키는 제2 개구를 형성할 수 있다. 상기 노출된 제1 하부 전극의 측벽 및 상기 지지막들의 상하면에 최외각 전자가 4가인 제3 금속의 산화물을 포함하는 유전막을 형성할 수 있다. 상기 유전막의 표면에 상기 제2 개구를 채우며, 최외각 전자가 4가인 제4 금속의 산화물을 포함하고 최외각 전자가 5가 내지 7가 혹은 3가인 제5 금속이 도핑된 상부 전극막을 형성할 수 있다.
상기한 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 액티브 패턴의 중앙부 상에 형성된 비트 라인 구조물; 상기 액티브 패턴의 각 양단들 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 액티브 패턴의 중앙부 상에 형성된 비트 라인 구조물; 상기 액티브 패턴의 각 양단들 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 제2 하부 전극; 및 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산질화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 액티브 패턴의 중앙부 상에 형성된 비트 라인 구조물; 상기 액티브 패턴의 각 양단들 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 하부 전극; 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극의 측벽에 각각 접촉하며, 상기 수직 방향으로 서로 이격된 지지막들; 상기 지지막들 사이에 형성된 상기 하부 전극 구조물 부분의 측벽에 접촉하는 유전 패턴; 및 상기 유전 패턴의 측벽에 접촉하는 상부 전극을 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 비트 라인; 상기 비트 라인 상에 형성되어 이와 이격된 게이트 전극; 상기 게이트 전극의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 측벽에 형성되며, 산화물 반도체 물질을 포함하는 채널; 상기 채널의 상면에 접촉하는 콘택 플러그; 및 상기 콘택 플러그 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들; 상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 게이트 전극들; 상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되며, 산화물 반도체 물질을 포함하는 채널; 상기 채널 상에 형성된 콘택 플러그; 및 상기 콘택 플러그 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 제2 하부 전극; 및 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산질화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및 상기 유전 패턴의 측벽에 형성된 상부 전극을 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들; 상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 게이트 전극들; 상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되며, 산화물 반도체 물질을 포함하는 채널; 상기 채널 상에 형성된 콘택 플러그; 및 상기 콘택 플러그 상에 형성된 커패시터 구조물을 포함할 수 있으며, 상기 커패시터 구조물은, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 하부 전극; 상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극의 측벽에 각각 접촉하며, 상기 수직 방향으로 서로 이격된 지지막들; 상기 지지막들 사이에 형성된 상기 하부 전극 구조물 부분의 측벽에 접촉하는 유전 패턴; 및 상기 유전 패턴의 측벽에 접촉하는 상부 전극을 포함할 수 있다.
예시적인 실시예들에 따른 커패시터 구조물의 형성 방법에서, 유전막과 상부 전극막의 형성 공정은 동일한 챔버 내에서 인-시튜로 수행될 수 있으며, 이에 따라 상기 유전막과 상기 상부 전극막 사이에는 계면 산화막이 형성되지 않을 수 있으며, 상기 커패시터 구조물은 개선된 유전 특성을 확보할 수 있다.
또한, 하부 전극의 표면에 접촉하도록 형성되는 상기 유전막은 상기 하부 전극과 유사하게 4가인 금속을 포함할 수 있으며, 이에 따라 상기 유전막을 형성할 때, 이에 접촉하는 상기 하부 전극의 결정성의 영향으로 우수한 결정성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 제1 커패시터 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 6은 예시적인 실시예들에 따른 제1 커패시터 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따른 제2 커패시터 구조물을 설명하기 위한 단면도이다.
도 8은 예시적인 실시예들에 따른 제3 커패시터 구조물을 설명하기 위한 단면도이다.
도 9는 예시적인 실시예들에 따른 제4 커패시터 구조물을 설명하기 위한 단면도이다.
도 10 내지 도 12는 예시적인 실시예들에 따른 제4 커패시터 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 13은 예시적인 실시예들에 따른 제4 커패시터 구조물을 형성하기 위한 방법을 설명하기 위한 단면도이다.
도 14는 예시적인 실시예들에 따른 제5 커패시터 구조물을 설명하기 위한 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 16은 도 15의 A-A'선으로 절단한 단면도이다.
도 17 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 33 및 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 35 내지 도 45는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 46은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 커패시터 구조물 및 그 형성 방법, 상기 커패시터 구조물을 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 제1 커패시터 구조물을 설명하기 위한 단면도이다.
상기 제1 커패시터 구조물은 기판(10) 상에 형성된 제1 커패시터(110), 지지막(50) 및 상부 전극 플레이트(120)를 포함할 수 있으며, 제1 커패시터(110)는 제1 하부 전극 구조물(75), 유전 패턴(95) 및 제1 상부 전극(105)을 포함할 수 있다. 또한, 상기 제1 커패시터 구조물은 기판(10) 상에 형성되어 제1 도전 패턴(25)을 수용하는 제1 층간 절연막(20), 및 제1 식각 저지막(30)을 더 포함할 수 있다.
기판(10)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
제1 도전 패턴(25)은 예를 들어, 콘택 플러그, 랜딩 패드 등을 포함할 수 있으며, 기판(10) 상에서 기판(10)의 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 층간 절연막(20)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 저유전 물질을 포함할 수 있으며, 제1 도전 패턴(25)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
제1 식각 저지막(30)은 제1 층간 절연막(20) 상에 형성될 수 있다. 제1 식각 저지막(30)은 예를 들어, 실리콘 질화물(SiN), 붕질화물(SiBN), 실리콘 탄질화물(SiCN) 등과 같은 절연성 질화물을 포함할 수 있다.
제1 하부 전극 구조물(75)은 제1 식각 저지막(30)을 관통하여 각 제1 도전 패턴들(25)의 상면에 접촉할 수 있으며, 기판(10)의 상면에 수직한 수직 방향으로 연장되는 필라(pillar) 형상을 가질 수 있다. 다만 본 발명의 개념은 이에 한정되지는 않으며, 제1 하부 전극 구조물(75)은 컵 형상 혹은 가운데가 빈 실린더 형상을 가질 수도 있다.
제1 하부 전극 구조물(75)은 제2 하부 전극(70), 및 제2 하부 전극(70)의 측벽 및 하면을 커버하는 제1 하부 전극(65)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 전극(65)은 최외각 전자가 4가인 금속의 산화물을 포함할 수 있으며, 상기 금속 산화물에는 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑될 수 있다.
최외각 전자가 4가인 금속은 예를 들어, 하프늄, 지르코늄 등과 같은 4족 원소를 포함할 수 있다.
최외각 전자가 5가인 금속은 예를 들어, 바나듐, 니오븀, 탄탈륨 등과 같으 5족 원소를 포함할 수 있고, 최외각 전자가 6가인 금속은 예를 들어, 크롬, 몰리브덴, 텅스텐 등과 같은 6족 원소를 포함할 수 있으며, 최외각 전자가 7가인 금속은 예를 들어, 망간, 테크네슘 등과 같은 7족 원소를 포함할 수 있다. 한편, 최외각 전자가 3가인 금속은 예를 들어, 이트륨, 란탄, 알루미늄 등과 같은 3족 혹은 13족 원소를 포함할 수 있다.
이에 따라, 제1 하부 전극(65)은 예를 들어, 바나듐, 크롬, 망간, 이트륨 등이 도핑된 하프늄 산화물, 지르코늄 산화물 등을 포함할 수 있다. 제1 하부 전극(65)은 최외각 전자가 4가인 금속의 산화물에 최외각 전자가 5 가 내지 7가 혹은 3가의 금속이 도핑된 바, 도전성을 가질 수 있으며 이에 따라 전극 역할을 수행할 수 있다.
제2 하부 전극(70)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
제1 하부 전극 구조물(75)이 컵 형상을 갖는 경우에는, 제2 하부 전극(70) 역시 컵 형상을 가질 수 있으며, 제2 하부 전극(70)에 의해 정의되는 내부 공간에는 예를 들어, 비정질 실리콘과 같은 반도체 물질 혹은 절연 물질을 포함하는 충전 패턴이 더 형성될 수 있다.
지지막(50)은 각 제1 하부 전극 구조물들(75)의 측벽에 형성될 수 있으며, 예를 들어, 기판(10)의 상면에 평행한 수평 방향의 상하면을 갖는 평판 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 지지막(50)은 기판(10) 상면에 수직한 수직 방향을 따라 제1 식각 저지막(30) 상에서 서로 이격되도록 복수 개로 형성될 수 있다.
지지막(50)은 예를 들어, 실리콘 질화물(SiN), 붕질화물(SiBN), 실리콘 탄질화물(SiCN) 등과 같은 절연성 질화물을 포함할 수 있다.
유전 패턴(95)은 제1 식각 저지막(30)과 최하층 지지막(50) 사이, 및 지지막들(50) 사이에서 각 제1 하부 전극 구조물들(75)의 측벽에 접촉할 수 있다.
유전 패턴(95)은 예를 들어, 최외각 전자가 4가인 금속은 예를 들어, 하프늄, 지르코늄 등의 산화물을 포함할 수 있다.
제1 상부 전극(105)은 유전 패턴(95)에 의해 그 표면이 커버될 수 있으며, 제1 식각 저지막(30)과 최하층 지지막(50) 사이, 및 지지막들(50) 사이에 형성될 수 있다.
제1 상부 전극(105)은 최외각 전자가 4가인 금속의 산화물을 포함할 수 있으며, 상기 금속 산화물에는 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑될 수 있다.
이에 따라, 제1 상부 전극(105)은 예를 들어, 바나듐, 크롬, 망간, 이트륨 등이 도핑된 하프늄 산화물, 지르코늄 산화물 등을 포함할 수 있다. 제1 상부 전극(105)은 최외각 전자가 4가인 금속의 산화물에 최외각 전자가 5 가 내지 7가 혹은 3가의 금속이 도핑된 바, 도전성을 가질 수 있으며 이에 따라 전극 역할을 수행할 수 있다.
제1 상부 전극(105)은 제1 하부 전극(65)과 실질적으로 동일한 물질을 포함할 수도 있고, 이와는 다른 물질을 포함할 수도 있다.
상부 플레이트 전극(120)은 예를 들어, 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다.
이후 도 2 내지 도 6을 참조로 설명하는 바와 같이, 예시적인 실시예들에 따른 제1 커패시터(110)에 포함된 유전 패턴(95)과 제1 상부 전극(105) 사이에는 계면 산화막이 형성되지 않을 수 있다. 유전 패턴(95)과 제1 상부 전극(105) 사이에 상기 계면 산화막이 형성되는 경우에는, 상기 계면 산화막이 공핍층으로 작용하여 제1 커패시터(110)의 유전 특성을 열화시킬 수 있다. 하지만, 예시적인 실시예들에 따른 제1 커패시터(110)에 포함된 유전 패턴(95)과 제1 상부 전극(105) 사이에는 상기 계면 산화막이 형성되지 않으므로, 개선된 유전 특성을 확보할 수 있다.
도 2 내지 도 6은 예시적인 실시예들에 따른 제1 커패시터 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(10) 상에 제1 도전 패턴(25)을 수용하는 제1 층간 절연막(20)을 형성하고, 제1 도전 패턴(25) 및 제1 층간 절연막(20) 상에 제1 식각 저지막(30)을 형성한 후, 제1 식각 저지막(30) 상에 몰드막(40) 및 지지막(50)을 교대로 반복적으로 적층할 수 있다.
제1 도전 패턴(25)은 기판(10) 상에서 기판(10)의 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
몰드막(40)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 저유전 물질을 포함할 수 있다.
도 3을 참조하면, 지지막(50), 몰드막(40) 및 제1 식각 저지막(30)을 관통하여 각 제1 도전 패턴들(25)의 상면을 노출시키는 제1 개구(55)를 형성할 수 있다.
이후, 제1 개구(55)에 의해 노출된 제1 도전 패턴(25) 상면, 제1 개구(55)의 측벽 및 최상층 지지막(50)의 상면에 제1 하부 전극막(60)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 전극막(60)은 예를 들어, 하프늄 소스 가스 혹은 지르코늄 소스 가스와 같은 최외각 전자가 4가인 금속의 소스 가스, 예를 들어, 오존 플라스마와 같은 산소 소스, 및 예를 들어, 바나듐, 크롬 등과 같은 최외각 전자가 5가 내지 7가 혹은 3가인 금속의 소스 가스를 함께 사용하는 증착 공정을 통해 형성될 수 있다.
이에 따라, 제1 하부 전극막(60)은 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑되며 최외각 전자가 4가인 금속의 산화물을 포함할 수 있다.
도 4를 참조하면, 제1 개구(55)의 나머지 부분을 채우는 제2 하부 전극막을 제1 하부 전극막(60) 상에 형성한 후, 최상층 지지막(50)의 상면이 노출될 때까지 상기 제2 하부 전극막 및 제1 하부 전극막(60)을 평탄화 할 수 있다.
이에 따라, 각 제1 개구들(55) 내에는 제2 하부 전극(70), 및 제2 하부 전극(70)의 측벽 및 하면을 커버하는 제1 하부 전극(65)이 형성될 수 있으며, 이들은 함께 제1 하부 전극 구조물(75)을 형성할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 5를 참조하면, 지지막(50) 및 몰드막(40)을 부분적으로 제거하여 제1 식각 저지막(30)의 상면을 노출시키는 제2 개구를 형성한 후, 상기 제2 개구를 통해 몰드막(40)을 제거할 수 있다.
예시적인 실시예들에 있어서, 몰드막(40)은 습식 식각 공정을 통해 제거될 수 있으며, 상기 습식 식각 공정을 수행함에 따라서, 각 제1 하부 전극 구조물들(75)의 측벽을 노출시키는 제3 개구(80)가 형성될 수 있다. 다만, 지지막들(50)은 각 제1 하부 전극 구조물들(75)의 측벽에 잔류할 수 있다.
한편, 제3 개구(80)에 의해 제1 식각 저지막(30)의 상면 및 각 지지막들(50)의 표면도 노출될 수 있다.
도 6을 참조하면, 제3 개구(80)에 의해 노출된 각 제1 하부 전극 구조물들(75)의 측벽, 제1 식각 저지막(30)의 상면 및 각 지지막들(50)의 표면에 유전막(90)을 형성한 후, 유전막(90) 상에 제3 개구(80)의 나머지 부분을 채우는 제1 상부 전극막(100)을 형성할 수 있다.
이때, 유전막(90) 및 제1 상부 전극막(100)은 제1 하부 전극 구조물(75)의 상면 및 최상층 지지막(50)의 상면에도 적층될 수 있다.
유전막(90)은 예를 들어, 최외각 전자가 4가인 금속 예를 들어, 하프늄, 지르코늄 등의 산화물을 포함할 수 있으며, 제1 상부 전극막(100)은 제1 하부 전극(65)과 동일하거나 유사하게, 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑되며 최외각 전자가 4가인 금속의 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 유전막(90)과 제1 상부 전극막(100)을 형성하기 위한 증착 공정은 동일한 챔버 내에서 인-시튜로 수행될 수 있다. 즉, 예를 들어, 하프늄 소스 가스 혹은 지르코늄 소스 가스와 같은 최외각 전자가 4가인 금속의 소스 가스, 및 예를 들어, 오존 플라스마와 같은 산소 소스를 사용하는 증착 공정을 통해 유전막(90)을 형성한 후, 이에 더하여 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속의 소스 가스를 함께 사용하는 증착 공정을 수행하여 제1 상부 전극막(100)을 형성할 수 있다.
이에 따라, 유전막(90)과 제1 상부 전극막(100) 사이에는 예를 들어, 자연 산화막과 같은 계면 산화막이 형성되지 않을 수 있다.
다시 도 1을 참조하면, 제1 하부 전극 구조물(75)의 상면 및 최상층 지지막(50)의 상면에 적층된 유전막(90) 및 제1 상부 전극막(100) 부분들을 제거할 수 있다.
이에, 제3 개구(80) 내에 잔류하는 유전막(90) 및 제1 상부 전극막(100) 부분들은 각각 유전 패턴(95) 및 제1 상부 전극(105)으로 지칭하기로 한다.
제1 및 제2 하부 전극들(65, 70)을 포함하는 제1 하부 전극 구조물(75), 유전 패턴(95) 및 제1 상부 전극(105)은 함께 제1 커패시터(110)를 형성할 수 있다.
이후, 제1 커패시터(110) 상에 상부 전극 플레이트(120)를 추가적으로 형성할 수도 있다. 상부 전극 플레이트(120)는 예를 들어, 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다.
전술한 바와 같이, 유전막(90)과 제1 상부 전극막(100)의 형성 공정은 동일한 챔버 내에서 인-시튜로 수행될 수 있으며, 이에 따라 유전막(90)과 제1 상부 전극막(100) 사이에는 계면 산화막이 형성되지 않을 수 있다. 유전막(90)과 제1 상부 전극막(100) 사이에 상기 계면 산화막이 형성되는 경우에는, 상기 계면 산화막이 공핍층으로 작용하여 제1 커패시터(110)의 유전 특성을 열화시킬 수 있으나, 예시적인 실시예들에 따른 제1 커패시터(110)에 포함된 유전 패턴(95)과 제1 상부 전극(105) 사이에는 상기 계면 산화막이 형성되지 않으므로, 개선된 유전 특성을 확보할 수 있다.
도 7은 예시적인 실시예들에 따른 제2 커패시터 구조물을 설명하기 위한 단면도이다. 상기 제2 커패시터 구조물은 제1 하부 전극 구조물을 제외하고는 도 1을 참조로 설명한 제1 커패시터 구조물과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 7을 참조하면, 상기 제2 커패시터 구조물은 제2 커패시터(112)를 포함할 수 있으며, 제2 커패시터(112)에 포함된 제1 하부 전극(65)은 제2 하부 전극(70)의 측벽을 커버할 수 있으나, 그 하면은 커버하지 않을 수 있다.
이에 따라, 각 제1 도전 패턴들(25)의 상면에는 제1 하부 전극(65) 대신에 제2 하부 전극(70)이 접촉할 수 있다.
제1 하부 전극(65)은 도 3을 참조로 설명한 공정을 통해 제1 하부 전극막(60)을 형성한 후 이에 대해 이방성 식각 공정을 수행함으로써, 제1 도전 패턴(25)의 상면 및 최상층 지지막(50)의 상면에 형성된 부분들을 제거함으로써, 제1 개구(55)의 측벽에만 형성될 수 있다.
이에 따라, 제1 도전 패턴(25)의 상면이 노출될 수 있으며, 도 4를 참조로 설명한 공정을 수행하여 형성되는 제2 하부 전극(70)은 제1 도전 패턴(25)의 상면에 접촉하도록 형성될 수 있다.
도 8은 예시적인 실시예들에 따른 제3 커패시터 구조물을 설명하기 위한 단면도이다. 상기 제3 커패시터 구조물은 제1 상부 전극 대신에 제2 상부 전극을 포함하는 것을 제외하고는 도 1을 참조로 설명한 제1 커패시터 구조물과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 8을 참조하면, 상기 제3 커패시터 구조물은 제3 커패시터(114)를 포함할 수 있으며, 제3 커패시터(114)에 포함된 제2 상부 전극(130)은 제1 상부 전극(105)과는 달리, 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
도 9는 예시적인 실시예들에 따른 제4 커패시터 구조물을 설명하기 위한 단면도이다. 상기 제4 커패시터 구조물은 제1 하부 전극 구조물 대신에 제2 하부 전극 구조물을 포함하는 것을 제외하고는 도 1을 참조로 설명한 제1 커패시터 구조물과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 9를 참조하면, 제4 커패시터 구조물은 제4 커패시터(116)를 포함할 수 있으며, 제4 커패시터(116)는 제1 하부 전극 구조물(75) 대신에 제2 하부 전극 구조물(77)을 포함할 수 있다.
제2 하부 전극 구조물(77)은 제2 하부 전극(70), 및 제2 하부 전극(70)의 측벽에 형성된 제3 하부 전극(147)을 포함할 수 있으며, 제2 하부 전극(70)의 측벽에는 제1 절연 패턴(145)이 더 형성될 수 있다.
제2 하부 전극(70)은 제1 도전 패턴(25)의 상면, 구체적으로 제1 도전 패턴(25)의 중앙부 상면에 접촉할 수 있다.
제3 하부 전극(147)은 유전 패턴(95)에 대향하는 제2 하부 전극(70) 부분의 측벽에 형성될 수 있으며, 이에 따라 상기 수직 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 제1 절연 패턴(145)은 제1 도전 패턴(25)의 가장자리 상면에 접촉할 수 있으며, 제3 하부 전극들(147) 사이에 형성된 제2 하부 전극(70) 부분의 측벽에 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 하부 전극(147)은 최외각 전자가 4가인 금속의 산질화물을 포함할 수 있으며, 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 이에 도핑될 수 있다. 이에 따라, 제3 하부 전극(147)은 예를 들어, 바나듐, 크롬, 망간, 이트륨 등이 도핑된 하프늄 산질화물, 지르코늄 산질화물 등을 포함할 수 있다. 제3 하부 전극(147)은 최외각 전자가 4가인 금속의 산질화물에 최외각 전자가 5 가 내지 7가 혹은 3가의 금속이 도핑된 바, 도전성을 가질 수 있으며 이에 따라 전극 역할을 수행할 수 있다.
제1 절연 패턴(145)은 최외각 전자가 4가인 금속의 질화물, 예를 들어, 하프늄 질화물, 지르코늄 질화물 등을 포함할 수 있다.
이후 도 10 내지 도 12를 참조로 설명하는 바와 같이, 최외각 전자가 4가인 금속의 산질화물을 포함하는 제3 하부 전극(147)의 측벽에 접촉하도록 형성되는 유전 패턴(95)은 이와 유사하게 최외각 전자가 4가인 금속의 산화물을 포함하도록 형성되므로, 우수한 결정성을 가질 수 있다.
도 10 내지 도 12는 예시적인 실시예들에 따른 제4 커패시터 구조물의 형성 방법을 설명하기 위한 단면도들이다. 상기 제4 커패시터 구조물의 형성 방법은 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
도 10을 참조하면, 도 2 및 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 개구(55)에 의해 노출된 제1 도전 패턴(25) 상면, 제1 개구(55)의 측벽 및 최상층 지지막(50)의 상면에 제1 하부 전극막(60) 대신에 제3 예비 하부 전극막(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 예비 하부 전극막(140)은 예를 들어, 하프늄 소스 가스 혹은 지르코늄 소스 가스와 같은 최외각 전자가 4가인 금속의 소스 가스 및 질소 소스 가스를 사용하는 증착 공정을 수행함으로써 형성될 수 있다.
이에 따라, 제3 예비 하부 전극막(140)은 최외각 전자가 4가인 금속의 질화물, 예를 들어, 하프늄 질화물, 지르코늄 질화물 등을 포함할 수 있다.
도 11을 참조하면, 제3 예비 하부 전극막(140)에 대해 이방성 식각 공정을 수행하여, 제1 개구(55)의 측벽에 제3 예비 하부 전극(145)을 형성할 수 있으며, 이에 따라 제1 도전 패턴(25)의 상면이 노출될 수 있다.
이후, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 개구(55)의 나머지 부분을 채우며 제1 도전 패턴(25)의 상면에 접촉하는 제2 하부 전극(70)을 형성할 수 있다.
도 12를 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제3 개구(80)를 형성할 수 있다.
예시적인 실시예들에 있어서, 몰드막(40)은 습식 식각 공정을 통해 제거될 수 있다. 상기 습식 식각 공정 시, 금속 질화물을 포함하는 제3 예비 하부 전극(145)은 예를 들어, 실리콘 산화물을 포함하는 몰드막(40)에 대해 높은 식각 선택비를 가질 수 있으며, 이에 따라 상기 습식 식각 공정 시 거의 제거되지 않을 수 있다.
이후, 제3 개구(80)에 의해 노출된 제3 예비 하부 전극(145)의 외측벽, 제1 식각 저지막(30)의 상면 및 각 지지막들(50)의 표면에 제1 희생막(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(150)은 예를 들어, 하프늄 소스 가스 혹은 지르코늄 소스 가스와 같은 최외각 전자가 4가인 금속의 소스 가스, 예를 들어, 오존 플라스마와 같은 산소 소스, 및 예를 들어, 바나듐, 크롬 등과 같은 최외각 전자가 5가 내지 7가 혹은 3가인 금속의 소스 가스를 함께 사용하는 증착 공정을 통해 형성될 수 있다.
이에 따라, 제1 희생막(150)은 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑되며 최외각 전자가 4가인 금속의 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(150)을 형성하는 공정 시, 혹은 이에 더하여 별도의 어닐링 공정을 수행함으로써, 제1 희생막(150)이 포함하는 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 이에 접촉하는 제3 예비 하부 전극(145)의 부분으로 확산될 수 있으며, 또한 제1 희생막(150)을 형성하는 공정 시 사용되는 예를 들어, 오존 플라스마와 같은 산소 소스 가스에 의해서 상기 제3 예비 하부 전극(145)의 부분으로 산소 성분이 주입되어 이를 산화시킬 수 있다.
이에 따라, 제1 희생막(150)에 접촉하는 상기 제3 예비 하부 전극(145) 부분은 최외각 전자가 4가인 금속의 산질화물에 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑된 제3 하부 전극(147)으로 변환될 수 있다.
한편 이하에서는, 제1 희생막(150)에 접촉하지 않고 원래의 성분을 그대로 유지하는 제3 예비 하부 전극(145) 부분은 제1 절연 패턴(145)으로도 지칭하기로 한다.
다시 도 9를 참조하면, 제1 희생막(150)을 제거하여 제3 하부 전극(147)의 외측벽, 제1 식각 저지막(30)의 상면 및 각 지지막들(50)의 표면을 노출시킨 후, 도 6 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 개구(80)에 의해 노출된 제3 하부 전극(147)의 측벽, 제1 식각 저지막(30)의 상면 및 각 지지막들(50)의 표면에 유전막(90)을 형성한 후, 유전막(90) 상에 제3 개구(80)의 나머지 부분을 채우는 제1 상부 전극막(100)을 형성할 수 있으며, 제1 하부 전극 구조물(75)의 상면 및 최상층 지지막(50)의 상면에 적층된 유전막(90) 및 제1 상부 전극막(100) 부분들을 제거하여 유전 패턴(95) 및 제1 상부 전극(105)을 형성할 수 있다. 이때, 제2 하부 전극(70), 제3 하부 전극(147), 유전 패턴(95) 및 제1 상부 전극(105)을 포함하는 제4 커패시터(116)를 형성할 수 있으며, 제2 및 제3 하부 전극들(70, 147)은 함께 제2 하부 전극 구조물(77)을 형성할 수 있다.
유전막(90)은 예를 들어, 최외각 전자가 4가인 금속 예를 들어, 하프늄, 지르코늄 등의 산화물을 포함할 수 있으며, 제1 상부 전극막(100)은 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑되며 최외각 전자가 4가인 금속의 산화물을 포함할 수 있다.
최외각 전자가 4가인 금속의 산질화물을 포함하는 제3 하부 전극(147)의 측벽에 접촉하도록 형성되는 유전막(90)은 이와 유사하게 최외각 전자가 4가인 금속의 산화물을 포함하도록 형성되므로, 우수한 결정성을 갖도록 형성될 수 있다.
또한 전술한 바와 같이, 유전막(90)과 제1 상부 전극막(100)의 형성 공정은 동일한 챔버 내에서 인-시튜로 수행될 수 있으며, 이에 따라 유전막(90)과 제1 상부 전극막(100) 사이에는 계면 산화막이 형성되지 않을 수 있으며, 개선된 유전 특성을 확보할 수 있다.
도 13은 예시적인 실시예들에 따른 제4 커패시터 구조물을 형성하기 위한 방법을 설명하기 위한 단면도이다. 상기 제4 커패시터 구조물의 형성 방법은 도 10 내지 도 12 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
먼저, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 13을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제3 개구(80)를 형성한 후, 제3 개구(80)에 의해 노출된 제3 예비 하부 전극(145) 부분에 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속을 도핑할 수 있으며, 이때 예를 들어, 오존 플라스마와 같은 산소 소스를 함께 사용하여 상기 제3 제3 예비 하부 전극(145) 부분을 산화시킬 수 있다.
이에 따라, 상기 제3 개구(80)에 의해 노출된 제3 예비 하부 전극(145) 부분은 최외각 전자가 4가인 금속의 산질화물에 최외각 전자가 5가 내지 7가이거나 혹은 3가인 금속이 도핑된 제3 하부 전극(147)으로 변환될 수 있다.
이후, 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제4 커패시터(116)를 형성할 수 있다.
도 14는 예시적인 실시예들에 따른 제5 커패시터 구조물을 설명하기 위한 단면도이다. 상기 제5 커패시터 구조물은 제1 상부 전극 대신에 제2 상부 전극을 포함하는 것을 제외하고는 도 9를 참조로 설명한 제4 커패시터 구조물과 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 14를 참조하면, 상기 제5 커패시터 구조물은 제5 커패시터(118)를 포함할 수 있으며, 제5 커패시터(118)에 포함된 제2 상부 전극(130)은 제1 상부 전극(105)과는 달리, 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 16은 도 15의 A-A'선으로 절단한 단면도이다.
상기 반도체 장치는 도 1을 참조로 설명한 제1 커패시터 구조물을 디램(DRAM) 장치에 적용한 것으로서, 상기 제1 커패시터 구조물에 대한 중복적인 설명은 생략한다. 다만, 상기 반도체 장치는 상기 제1 커패시터 구조물 대신에, 도 7, 8, 9 및 14를 각각 참조로 설명한 제2 내지 제5 커패시터 구조물들 중 어느 하나를 포함할 수도 있다.
이하의 발명의 상세한 설명에서는, 기판(300) 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(300) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 기판(300) 상면에 수직한 방향은 수직 방향으로 지칭한다.
상기 반도체 장치는 기판(300) 상에 형성된 액티브 패턴(305), 게이트 구조물(360), 제1 비트 라인 구조물(595), 콘택 플러그 구조물, 및 상기 제1 커패시터 구조물을 포함할 수 있다.
또한, 상기 반도체 장치는 소자 분리 패턴(310), 스페이서 구조물(665), 제4 스페이서(690), 제2 캐핑 패턴(685), 제1 및 제2 절연 패턴 구조물들(435, 790), 제5 및 제6 절연 패턴들(610, 620), 및 금속 실리사이드 패턴(700)을 더 포함할 수 있다.
액티브 패턴(305)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(305)의 측벽은 소자 분리 패턴(310)에 의해 커버될 수 있다. 액티브 패턴(305)은 기판(300)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 18을 함께 참조하면, 게이트 구조물(360)은 액티브 패턴(305) 및 소자 분리 패턴(310)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다. 게이트 구조물(360)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(330), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 제1 게이트 절연 패턴(330) 부분 상에 형성된 제1 게이트 전극(340), 및 제1 게이트 전극(340) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(350)를 포함할 수 있다.
제1 게이트 절연 패턴(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 전극(340)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 게이트 마스크(350)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(360)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 19 및 20을 함께 참조하면, 절연막 구조물(430)을 관통하여 액티브 패턴(305), 소자 분리 패턴(310), 및 게이트 구조물(360)에 포함된 게이트 마스크(350)의 상면을 노출시키는 제4 개구(440)가 형성될 수 있으며, 제4 개구(440)에 의해 액티브 패턴(305)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제4 개구(440)의 저면은 제4 개구(440)에 의해 노출된 액티브 패턴(305)의 상면보다 넓을 수 있다. 이에 따라, 제4 개구(440)는 액티브 패턴(305)에 인접한 소자 분리 패턴(310)의 상면도 함께 노출시킬 수 있다. 또한, 제4 개구(440)는 액티브 패턴(305)의 상부 및 이에 인접한 소자 분리 패턴(310)의 상부를 관통할 수 있으며, 이에 따라 제4 개구(440)의 저면은 제4 개구(440)가 형성되지 않은 액티브 패턴(305) 부분 즉, 액티브 패턴(305)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면보다 낮을 수 있다.
제1 비트 라인 구조물(595)은 제4 개구(440) 혹은 제1 절연 패턴 구조물(435) 상에서 상기 수직 방향으로 순차적으로 적층된 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)을 포함할 수 있다. 이때, 제2 도전 패턴(455), 제1 배리어 패턴(465) 및 제3 도전 패턴(475)은 함께 도전 구조물을 형성할 수 있으며, 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)은 함께 절연 구조물을 형성할 수 있다.
제2 도전 패턴(455)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 패턴(465)은 예를 들어, 티타늄 질화물과 같은 금속 질화물 혹은 예를 들어, 티타늄 실리콘 질화물과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제3 도전 패턴(475)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 각 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 비트 라인 구조물(595)은 기판(300)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제5 및 제6 절연 패턴들(610, 620)은 제4 개구(440) 내에 형성되어 제1 비트 라인 구조물(595)의 하부 측벽에 접촉할 수 있다. 제5 절연 패턴(610)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제6 절연 패턴(620)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 절연 패턴 구조물(435)은 액티브 패턴(305) 및 소자 분리 패턴(310) 상에서 제1 비트 라인 구조물(595)의 아래에 형성될 수 있으며, 상기 수직 방향을 따라 순차적으로 적층된 제2 내지 제4 절연 패턴들(405, 415, 425)을 포함할 수 있다. 이때, 제2 및 제4 절연 패턴들(405, 425)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제3 절연 패턴(415)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 액티브 패턴(305) 및 소자 분리 패턴(310) 상에서 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(675), 금속 실리사이드 패턴(700), 및 상부 콘택 플러그(755)를 포함할 수 있다.
하부 콘택 플러그(675)는 액티브 패턴(305)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 콘택 플러그(675)는 제1 비트 라인 구조물들(595) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 배치될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 하부 콘택 플러그들(675) 사이에는 제2 캐핑 패턴(685)이 형성될 수 있다. 이때, 제2 캐핑 패턴(685)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
하부 콘택 플러그(675)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 금속 실리사이드 패턴(700)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
상부 콘택 플러그(755)는 제2 금속 패턴(745) 및 이의 하면을 커버하는 제2 배리어 패턴(735)을 포함할 수 있다. 제2 금속 패턴(745) 은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 제2 배리어 패턴(735)은 예를 들어, 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(755)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(755)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
스페이서 구조물(665)은 제1 비트 라인 구조물(595)의 측벽 및 제4 절연 패턴(425)의 측벽을 커버하는 제1 스페이서(600), 제1 스페이서(600)의 하부 외측벽에 형성된 에어 스페이서(635), 및 에어 스페이서(635)의 외측벽, 제1 절연 패턴 구조물(435)의 측벽, 및 제5 및 제6 절연 패턴들(610, 620)의 상면을 커버하는 제3 스페이서(650)를 포함할 수 있다.
각 제1 및 제3 스페이서들(600, 650)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(895)는 공기를 포함할 수 있다.
제4 스페이서(690)는 제1 비트 라인 구조물(595)의 상부 측벽에 형성된 제1 스페이서(600) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(635)의 상단 및 제3 스페이서(650)의 상면을 커버할 수 있다. 제4 스페이서(690)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 30 및 31을 함께 참조하면, 제2 절연 패턴 구조물(790)은 상부 콘택 플러그(755), 제1 비트 라인 구조물(595)에 포함된 상기 절연 구조물의 일부, 및 제1, 제3 및 제4 스페이서들(600, 650, 690)의 일부를 관통하여, 상부에서 보았을 때, 상부 콘택 플러그(755)를 둘러싸는 제9 개구(760)의 내벽에 형성된 제7 절연 패턴(770), 및 제7 절연 패턴(770) 상에 형성되어 제9 개구(760)의 나머지 부분을 채우는 제8 절연 패턴(780)을 포함할 수 있다. 이때, 에어 스페이서(635)의 상단은 제7 절연 패턴(770)에 의해 닫힐 수 있다.
제7 및 제8 절연 패턴들(770, 780)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 식각 저지막(30)은 제7 및 제8 절연 패턴들(770, 780), 상부 콘택 플러그(755) 및 제2 캐핑 패턴(685) 상에 형성될 수 있다.
제1 커패시터(110)는 상부 콘택 플러그(755)의 상면에 접촉할 수 있다.
도 17 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 17, 19, 22, 26 및 30은 평면도들이고, 도 18은 도 17의 A-A'선 및 B-B'선을 따라 각각 절단한 단면도들을 포함하며, 도 20-21, 23-25, 27-29 및 31-32는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 6을 참조로 설명한 제1 커패시터 구조물의 형성 방법을 디램(DRAM) 장치의 제조 방법에 적용한 것으로서, 상기 제1 커패시터 구조물의 형성 방법에 대한 중복적인 설명은 생략한다.
도 17 및 18을 참조하면, 기판(300)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스를 채우는 소자 분리 패턴(310)을 형성할 수 있다.
기판(300) 상에 소자 분리 패턴(310)이 형성됨에 따라서, 소자 분리 패턴(310)에 의해 측벽이 커버되는 액티브 패턴(305)이 정의될 수 있다.
이후, 기판(300) 상에 형성된 액티브 패턴(305) 및 소자 분리 패턴(310)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성한 후, 상기 제2 리세스 내부에 게이트 구조물(360)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(360)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 19 및 20을 참조하면, 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 절연막 구조물(430)을 형성할 수 있다. 절연막 구조물(430)은 순차적으로 적층된 제2 내지 제4 절연막들(400, 410, 420)을 포함할 수 있다.
이후, 절연막 구조물(430)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(305), 소자 분리 패턴(310), 및 게이트 구조물(360)에 포함된 게이트 마스크(350)를 부분적으로 식각함으로써 제4 개구(440)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(430)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(300) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(430)은 서로 인접하는 액티브 패턴들(305)의 서로 대향하는 제3 방향(D3)으로의 말단들과 상기 수직 방향으로 오버랩될 수 있다.
도 21을 참조하면, 절연막 구조물(430), 및 제4 개구(440)에 의해 노출된 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 제1 도전막(450), 제1 배리어 막(460), 제2 도전막(470) 및 제1 마스크 막(480)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제1 도전막(450)은 제4 개구(440)를 채울 수 있다.
도 22 및 23을 참조하면, 상기 도전 구조물 막 상에 제2 식각 저지막 및 제1 캐핑막을 순차적으로 적층한 후, 상기 제1 캐핑막을 식각하여 제1 캐핑 패턴(585)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 상기 제2 식각 저지막, 제1 마스크 막(480), 제2 도전막(470), 제1 배리어 막(460) 및 제1 도전막(450)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(585)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제4 개구(440) 상에는 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)이 형성될 수 있으며, 제4 개구(440) 바깥의 절연막 구조물(430)의 제3 절연막(410) 상에는 순차적으로 적층된 제4 절연 패턴(425), 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)을 함께 제1 비트 라인 구조물(595)로 지칭하기로 한다. 이때, 제2 도전 패턴(455), 제1 배리어 패턴(465) 및 제3 도전 패턴(475)은 함께 도전 구조물을 형성할 수 있으며, 제1 마스크(485), 제2 식각 저지 패턴(565) 및 제1 캐핑 패턴(585)은 함께 절연 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 비트 라인 구조물(595)은 기판(300)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 24를 참조하면, 제1 비트 라인 구조물(595)이 형성된 기판(300) 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제5 및 제6 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제3 절연막(410) 상에 형성된 제1 비트 라인 구조물(595) 부분 아래의 제4 절연 패턴(425)의 측벽도 커버할 수 있으며, 상기 제6 절연막은 제4 개구(440)의 나머지 부분을 모두 채울 수 있다.
이후, 식각 공정을 수행하여, 상기 제5 및 제6 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제5 및 제6 절연막들 중에서 제4 개구(440) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제4 개구(440) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제4 개구(440) 내에 잔류하는 상기 제5 및 제6 절연막들 부분은 각각 제5 및 제6 절연 패턴들(610, 620)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제4 개구(440) 내에 형성된 제5 및 제6 절연 패턴들(610, 620) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 제1 비트 라인 구조물(595)의 측벽을 커버하는 제2 스페이서(630)를 상기 제1 스페이서 막 표면, 및 제5 및 제6 절연 패턴들(610, 620) 상에 형성할 수 있다.
이후, 제1 캐핑 패턴(585) 및 제2 스페이서(630)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(305) 상면을 노출시키는 제5 개구(640)를 형성할 수 있으며, 제5 개구(640)에 의해 소자 분리 패턴(310)의 상면 및 게이트 마스크(350)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(585)의 상면 및 제3 절연막(410)의 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 제1 비트 라인 구조물(595)의 측벽을 커버하는 제1 스페이서(600)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제2 및 제3 절연막들(400, 410)도 부분적으로 제거되어 제1 비트 라인 구조물(595) 하부에 각각 제2 및 제3 절연 패턴들(405, 415)로 잔류할 수 있다. 제1 비트 라인 구조물(595) 하부에 순차적으로 적층된 제2 내지 제4 절연 패턴들(405, 415, 425)은 함께 제1 절연 패턴 구조물(435)을 형성할 수 있다.
도 25를 참조하면, 제1 캐핑 패턴(585) 상면, 제2 스페이서(630)의 외측벽, 제5 및 제6 절연 패턴들(610, 620) 상면 일부, 및 제5 개구(640)에 의해 노출된 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 마스크(350)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 제1 비트 라인 구조물(595)의 측벽을 커버하는 제3 스페이서(650)를 형성할 수 있다.
제1 비트 라인 구조물(595)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(600, 630, 650)은 함께 예비 스페이서 구조물(660)로 지칭될 수 있다.
이후, 제5 개구(640)를 채우는 제2 희생막을 기판(300) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(585)의 상면이 노출될 때까지 그 상부를 평탄화하여, 제5 개구(640) 내에 제2 희생 패턴(680)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 희생 패턴(680)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 제1 비트 라인 구조물들(595)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제2 희생 패턴(680)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 26 및 27을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제6 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(585), 제2 희생 패턴(680) 및 예비 스페이서 구조물(660) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제2 희생 패턴(680)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제6 개구들은 상기 수직 방향으로 게이트 구조물(360)들의 사이 영역에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(300) 상에는 제1 비트 라인 구조물들(595) 사이에 액티브 패턴(305) 및 소자 분리 패턴(310)의 상면을 노출시키는 제7 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제7 개구를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성하고, 제1 캐핑 패턴(585), 제2 희생 패턴(680) 및 예비 스페이서 구조물(660)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 하부 콘택 플러그 막은 제1 비트 라인 구조물들(595) 사이에서 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(675)로 변환될 수 있다. 또한, 제1 비트 라인 구조물들(595) 사이에서 제2 방향(D2)으로 연장되는 제2 희생 패턴(680)이 하부 콘택 플러그들(675)에 의해 제2 방향(D2)을 따라 서로 이격되는 복수의 부분들로 분리될 수 있다.
이후, 제2 희생 패턴(680)을 제거하여 제8 개구를 형성한 후, 상기 제8 개구를 채우는 제2 캐핑 패턴(685)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(685)은 상기 수직 방향으로 게이트 구조물(360)에 오버랩될 수 있다.
도 28을 참조하면, 하부 콘택 플러그(675)의 상부를 제거하여 제1 비트 라인 구조물(595)의 측벽에 형성된 예비 스페이서 구조물(660)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(660)의 제2 및 제3 스페이서들(630, 650)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(675)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(675)의 상면은 제2 및 제3 스페이서들(630, 650)의 최상면보다 낮아질 수 있다.
이후, 제1 비트 라인 구조물(595), 예비 스페이서 구조물(660), 제2 캐핑 패턴(685) 및 하부 콘택 플러그(675) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 제1 비트 라인 구조물(595)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(660)의 상부를 커버하는 제4 스페이서(690)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(675)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(675)의 상면에 금속 실리사이드 패턴(700)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(700)은 제1 및 제2 캐핑 패턴들(585, 685), 제4 스페이서(690), 및 하부 콘택 플러그(675) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 29를 참조하면, 제1 및 제2 캐핑 패턴들(585, 685), 제4 스페이서(690), 금속 실리사이드 패턴(700) 및 하부 콘택 플러그(675) 상에 제2 배리어 막(730)을 형성한 후, 제2 배리어 막(730) 상에 제1 비트 라인 구조물들(595) 사이의 공간을 채우는 제2 금속막(740)을 형성할 수 있다.
이후, 제2 금속막(740) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 30 및 31을 참조하면, 제2 금속막(740) 및 제2 배리어 막(730)을 패터닝함으로써 상부 콘택 플러그(755)를 형성할 수 있으며, 상부 콘택 플러그들(755) 사이에는 제9 개구(760)가 형성될 수 있다.
제9 개구(760)는 제2 금속막(740) 및 제2 배리어 막(730)뿐만 아니라, 제1 및 제2 캐핑 패턴들(585, 685), 예비 스페이서 구조물(660) 및 제4 스페이서(690)도 함께 부분적으로 제거함으로써 형성될 수 있다.
상부 콘택 플러그(755)는 제2 금속 패턴(745) 및 이의 하면을 커버하는 제2 배리어 패턴(735)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(755)는 상부에서 보았을 때, 원형, 타원형, 다각형, 모서리가 라운드진 다각형 등의 형상을 가질 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 예를 들어, 벌집 패턴으로 배열될 수 있다.
한편, 기판(300) 상에 순차적으로 적층된 하부 콘택 플러그(675), 금속 실리사이드 패턴(700), 및 상부 콘택 플러그(755)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 32를 참조하면, 제9 개구(760)에 의해 노출된 예비 스페이서 구조물(660)에 포함된 제2 스페이서(630)를 제거하여 에어 갭을 형성하고, 제9 개구(760)의 저면 및 측벽에 제7 절연 패턴(770)을 형성한 후, 제9 개구(760)의 나머지 부분을 채우는 제8 절연 패턴(780)을 형성할 수 있다.
제7 및 제8 절연 패턴들(770, 780)은 함께 제2 절연 패턴 구조물(790)을 형성할 수 있다.
제7 절연 패턴(770)에 의해서 상기 에어 갭의 상단이 커버될 수 있으며, 이에 따라 에어 스페이서(635)가 형성될 수 있다. 제1 스페이서(600), 에어 스페이서(635) 및 제3 스페이서(650)는 함께 스페이서 구조물(665)을 형성할 수 있다.
다시 도 15 및 16을 참조하면, 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 커패시터(110), 제1 식각 저지막(30), 지지막(50) 및 상부 플레이트 전극(120)을 형성할 수 있다.
이때, 제1 커패시터(110)에 포함된 제1 하부 전극 구조물(75)은 상부 콘택 플러그(755)의 상면에 접촉할 수 있다.
도 33 및 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 34는 도 33의 B-B'선을 따라 절단한 단면도이다.
상기 반도체 장치는 도 1을 참조로 설명한 제1 커패시터 구조물을 수직 채널 트랜지스터(VCT) 디램(DRAM) 장치에 적용한 것으로서, 상기 제1 커패시터 구조물에 대한 중복적인 설명은 생략한다. 다만, 상기 반도체 장치는 상기 제1 커패시터 구조물 대신에, 도 7, 8, 9 및 14를 각각 참조로 설명한 제2 내지 제5 커패시터 구조물들 중 어느 하나를 포함할 수도 있다.
이하의 발명의 상세한 설명에서는, 기판(800) 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(800) 상면에 수직한 수직 방향은 제5 방향(D5)으로 지칭한다.
도 33 및 34를 참조하면, 상기 반도체 장치는 기판(800) 상에 형성된 제2 비트 라인 구조물, 제2 게이트 전극(935), 제2 게이트 절연 패턴(925), 채널(915), 콘택 플러그(970) 및 상기 제1 커패시터 구조물을 포함할 수 있다.
또한, 상기 반도체 장치는 제9 절연막(810), 제12 및 제13 절연 패턴들(940, 960), 및 제2 내지 제5 층간 절연 패턴들(850, 860, 950, 980)을 더 포함할 수 있다.
기판(800)은 반도체 물질, 절연 물질, 도전 물질 등을 포함할 수 있다.
도 35 및 36을 함께 참조하면, 기판(800) 상에는 제9 절연막(810)이 형성될 수 있으며, 상기 제2 비트 라인 구조물은 제9 절연막(810) 상에서 제1 방향(D1)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 비트 라인 구조물은 제9 절연막(810) 상에서 제5 방향(D5)을 따라 순차적으로 적층된 제10 절연 패턴(820), 제2 비트 라인(830) 및 제11 절연 패턴(840)을 포함할 수 있다. 이때, 각 제10 절연 패턴(820) 및 제2 비트 라인(830)은 제1 방향(D1)으로 연장될 수 있으며, 제11 절연 패턴(840)은 제2 비트 라인(830) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제2 비트 라인 구조물은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제2 층간 절연 패턴(850)은 제9 절연막(810) 상에서 제1 방향(D1)으로 연장되어, 제2 방향(D2)으로 서로 이웃하는 상기 제2 비트 라인 구조물들 사이에 형성될 수 있다.
이때, 제2 층간 절연 패턴(850)은 제2 방향(D2)으로 제11 절연 패턴(840)과 인접하는 부분의 상면은 이의 상면과 실질적으로 동일한 높이에 형성될 수 있으며, 제2 방향(D2)으로 제11 절연 패턴(840)과 인접하지 않는 부분의 상면은 제2 비트 라인(830)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 즉, 제2 층간 절연 패턴(850)의 상면의 높이는 제1 방향(D1)을 따라 주기적으로 변동될 수 있다.
각 제9 절연막(810) 및 제2 층간 절연 패턴(850)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 비트 라인(830)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있으며, 제10 및 제11 절연 패턴들(820, 840)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제11 절연 패턴(840) 및 제2 층간 절연 패턴(850) 상에는 제2 방향(D2)으로 연장되는 제3 층간 절연 패턴(860)이 형성될 수 있다. 제3 층간 절연 패턴(860)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이하에서는, 제3 층간 절연 패턴(860), 그 아래에 형성된 제11 절연 패턴(840), 및 제11 절연 패턴(840)과 동일한 높이에 형성된 제2 층간 절연 패턴(850)의 상부를 함께 바(bar) 구조물로 지칭하기로 한다. 상기 바 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
채널(915)은 상기 바 구조물들 사이에 형성될 수 있으며, 제2 비트 라인(830) 및 제2 층간 절연 패턴(850) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)으로 서로 이웃하는 채널들(915) 사이에는 제14 절연 패턴(500)이 형성될 수 있다. 제14 절연 패턴(500)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
또한, 채널(915)은 제1 방향(D1)으로 연장되는 제2 비트 라인(830) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 도면 상에서는 각 채널들(915)의 제2 방향(D2)으로의 폭이 제2 비트 라인(830)의 제2 방향(D2)으로의 폭과 동일한 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 채널(915)은 제2 비트 라인(830)의 상면, 제2 층간 절연 패턴(850)의 상면 및 상기 바 구조물의 측벽에 형성되어 일정한 두께를 가질 수 있다. 이에 따라, 채널(915)은 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 채널(915)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 예를 들어, ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), IGZO(indium gallium zinc oxide), IGSO(indium gallium silicon oxide), 인듐 산화물(InOx, In2O3), SnO2(tin oxide), TiOx(titanium oxide), ZnxOyNz(zinc oxide nitride), MgxZnyOz(magnesium zincoxide), InxZnyOa(indium zinc oxide), InxGayZnzOa(indium gallium zinc oxide), ZrxInyZnzOa(zirconium indium zinc oxide), HfxInyZnzOa(hafnium indium zinc oxide), SnxInyZnzOa(tin indium zinc oxide), AlxSnyInzZnaOd (aluminum tin indium zinc oxide), SixInyZnzOa (silicon indiumzinc oxide), ZnxSnyOz (zinc tin oxide), AlxZnySnzOa (aluminum zinc tin oxide), GaxZnySnzOa (gallium zinc tin oxide), ZrxZnySnzOa (zirconium zinc tin oxide), 및 InGaSiO (indium gallium silicon oxide) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(915)은 비정질 상태의 산화물 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 채널(915)의 상면은 상기 바 구조물의 상면보다 낮을 수 있다.
제4 층간 절연 패턴(950)은 상기 바 구조물들 사이에서 제2 비트 라인(830) 및 제2 층간 절연 패턴(850) 상에 형성된 채널(915) 부분 상에 형성되어 제2 방향(D2)으로 연장될 수 있으며, 그 저면 및 측벽이 제12 절연 패턴(940)에 의해 커버될 수 있다. 제12 절연 패턴(940)은 제1 방향(D1)으로의 측벽이 컵 형상을 가질 수 있으며, 제2 비트 라인(830) 및 제2 층간 절연 패턴(850) 상에 형성된 채널(915) 부분의 상면에 접촉할 수 있다.
제4 층간 절연 패턴(950)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제12 절연 패턴(940)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 바 구조물의 일 측에 형성된 채널(915) 부분과 제12 절연 패턴(940) 사이에는 제2 게이트 절연 패턴(925) 및 제2 게이트 전극(935)이 형성될 수 있다.
제2 게이트 전극(935)은 제12 절연 패턴(940)의 외측벽에 접촉하며 제2 방향(D2)으로 연장될 수 있으며, 그 상면이 제4 층간 절연 패턴(950) 및 제12 절연 패턴(940)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 제2 게이트 전극(935)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
제2 게이트 절연 패턴(925)은 제2 게이트 전극(935)의 저면 및 외측벽을 커버하며 제2 방향(D2)으로 연장될 수 있다. 또한, 제2 게이트 절연 패턴(925)은 상기 바 구조물의 일 측벽에 형성된 채널(915) 부분 및 그 상부에 형성된 콘택 플러그(970) 하부의 내측벽, 및 제2 비트 라인(830) 및 제2 층간 절연 패턴(850)의 상면에 형성된 채널(915) 부분의 상면에 접촉할 수 있다. 이에 따라, 제2 게이트 절연 패턴(925)은 제1 방향(D1)으로의 단면이 "L"자 형상을 가질 수 있다.
제2 게이트 절연 패턴(925)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물, 혹은 실리콘 산화물을 포함할 수 있다.
제4 층간 절연 패턴(950), 제12 절연 패턴(940) 및 제2 게이트 전극(935)의 상에는 제13 절연 패턴(960)이 형성되어 제2 방향(D2)으로 연장될 수 있다. 이때, 제13 절연 패턴(960)은 제4 층간 절연 패턴(950), 제12 절연 패턴(940) 및 제2 게이트 전극(935)의 상면, 및 제2 게이트 절연 패턴(925)의 상부 내측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제13 절연 패턴(960)의 상면은 제2 게이트 절연 패턴(925)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 제13 절연 패턴(960)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
콘택 플러그(970)는 제5 방향(D5)을 따라 제2 비트 라인들(830)과 제2 게이트 전극들(935)이 교차하는 각 영역들에서 채널(915)의 상면에 접촉할 수 있다. 이때, 콘택 플러그(970)는 채널(915)에 인접한 제2 게이트 절연 패턴(925), 제3 층간 절연 패턴(860) 및 제13 절연 패턴(960)의 상면에도 접촉할 수 있으며, 제2 게이트 전극(935)의 상면과는 접촉하지 않고 제13 절연 패턴(960)에 의해 이와 이격될 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(970)는 채널(915)의 상면에 접촉하는 하부, 및 상기 하부 상에 형성되어 상기 하부보다 더 큰 폭을 갖는 상부를 포함할 수 있다. 이때, 콘택 플러그(970) 하부는 제2 게이트 절연 패턴(925) 및 제3 층간 절연 패턴(860)에 접촉할 수 있으며, 그 저면은 제2 게이트 전극(935)의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(970)는 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때, 격자 형상 혹은 벌집 형상으로 배치될 수 있다. 콘택 플러그(970)는 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
제5 층간 절연 패턴(980)은 제3 층간 절연 패턴(860), 채널(915), 제2 게이트 절연 패턴(925) 및 제13 절연 패턴(960) 상에 형성되어 콘택 플러그(970)의 측벽을 커버할 수 있다. 제5 층간 절연 패턴(980)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 커패시터(110)에 포함되는 제1 하부 전극 구조물(75)은 콘택 플러그(970)의 상면에 접촉할 수 있다. 콘택 플러그(970)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성됨에 따라서, 제1 하부 전극 구조물(75) 역시 이에 대응하여 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 반도체 장치에서, 제2 비트 라인(830)과 콘택 플러그(970) 사이에 형성된 채널(915) 내에서 제5 방향(D5) 즉, 수직 방향으로 전류가 흐를 수 있으며, 이에 따라 상기 반도체 장치는 수직 채널을 갖는 수직 채널 트랜지스터(Vertical Channel Transistor: VCT)를 포함할 수 있다.
도 35 내지 도 45는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 35, 37, 40, 42 및 44는 평면도들이고, 도 36은 도 35의 A-A'선을 따라 절단한 단면도이며, 도 38-39, 41, 43 및 45는 대응하는 평면도들의 B-B'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 6을 참조로 설명한 제1 커패시터 구조물의 형성 방법을 수직 채널 트랜지스터(VCT) 디램(DRAM) 장치의 제조 방법에 적용한 것으로서, 상기 제1 커패시터 구조물의 형성 방법에 대한 중복적인 설명은 생략한다.
도 35 및 36을 참조하면, 기판(800) 상에 제9 절연막(810), 제10 절연막, 제2 비트 라인막 및 제11 절연막을 순차적으로 적층하고, 상기 제11 절연막, 상기 제2 비트 라인막 및 상기 제10 절연막을 패터닝하여 각각 제11 절연 패턴(840), 제2 비트 라인(830) 및 제10 절연 패턴(820)을 형성할 수 있다.
기판(800) 상에 순차적으로 적층된 제10 절연 패턴(820), 제2 비트 라인(830) 및 제11 절연 패턴(840)은 함께 제2 비트 라인 구조물로 지칭될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 비트 라인 구조물은 기판(800) 상에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 제2 방향(D2)으로 서로 이웃한 상기 제2 비트 라인 구조물들 사이에는 제9 절연막(810)의 상면을 노출시키는 제10 개구가 형성될 수 있다.
이후, 상기 제10 개구를 채우는 제2 층간 절연막을 상기 제2 비트 라인 구조물들 및 제9 절연막(810) 상에 형성하고, 상기 제2 비트 라인 구조물들의 상면이 노출될 때까지 상기 제2 층간 절연막의 상부를 평탄화할 수 있으며, 이에 따라 상기 제2 비트 라인 구조물들 사이에는 제1 방향(D1)으로 연장되는 제2 층간 절연 패턴(850)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 37 및 38을 참조하면, 상기 제2 비트 라인 구조물들 및 제2 층간 절연 패턴들(850) 상에 제3 층간 절연막을 형성하고, 예를 들어, 건식 식각 공정을 통해 상기 제3 층간 절연막 및 제11 절연 패턴(840)을 부분적으로 제거하여, 제2 비트 라인(830) 및 제2 층간 절연 패턴(850)의 상면을 노출시키며 제2 방향(D2)으로 연장되는 제11 개구(870)를 형성할 수 있다.
이에 따라, 상기 제3 층간 절연막은 각각이 제2 방향(D2)으로 연장되며 제1 방향(D1)으로 서로 이격된 복수의 제3 층간 절연 패턴들(860)로 분리될 수 있다.
도 39를 참조하면, 제11 개구(870)에 의해 노출된 제2 비트 라인(830) 및 제2 층간 절연 패턴(850)의 상면, 및 제3 층간 절연 패턴(860)의 측벽 및 상면에 채널막(910), 제2 게이트 절연막(920) 및 제2 게이트 전극막(930)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 채널막(910), 제2 게이트 절연막(920) 및 제2 게이트 전극막(930)은 예를 들어, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 채널막(910)은 예를 들어, 이그조(IGZO)와 같은 비정질 산화물 반도체 물질을 포함하도록 형성될 수 있으며, 상대적으로 저온에서 형성될 수 있다. 반면, 제2 게이트 절연막(920) 및 제2 게이트 전극막(930)은 상대적으로 고온에서 형성될 수 있다.
도 40 및 41을 참조하면, 제2 게이트 전극막(930) 및 제2 게이트 절연막(920)에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 이들은 각각 제2 게이트 전극(935) 및 제2 게이트 절연 패턴(925)으로 변환되어 제11 개구(870)의 측벽에 형성될 수 있다.
제2 게이트 절연 패턴(925)의 외측벽은 채널막(910)의 내측벽 및 채널막(910)의 제1 방향(D1)으로의 가장자리 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연 패턴(925)은 제1 방향(D1)으로의 단면이 "L"자 형상을 가질 수 있다.
제2 게이트 전극(935)은 제2 게이트 절연 패턴(925)의 내측벽 및 채널막(910)의 가장자리 상면에 형성된 부분의 상면에 접촉할 수 있다.
이후, 예를 들어, 에치 백 공정을 수행하여, 제2 게이트 전극(935)의 상부를 제거할 수 있다. 이에 따라, 제2 게이트 전극(935)의 상면은 제2 게이트 절연 패턴(925)의 상면보다 낮아질 수 있으며, 제2 게이트 절연 패턴(925)의 상부 내측벽이 노출될 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(935)의 상면은 제3 층간 절연 패턴(860)의 상면보다 낮을 수 있다.
도 42 및 43을 참조하면, 제2 게이트 전극(935)의 측벽 및 상면, 제2 게이트 절연 패턴(925)의 상부 내측벽 및 상면, 및 채널막(910)의 상면에 제12 절연막을 형성하고, 상기 제12 절연막 상에 제11 개구(870)의 나머지 부분을 채우는 제4 층간 절연막을 형성한 후, 제3 층간 절연 패턴(860)의 상면이 노출될 때까지 상기 제4 층간 절연막의 상부, 상기 제12 절연막의 상부, 제2 게이트 절연 패턴(925)의 상부 및 채널막(910)의 상부에 대해 평탄화 공정을 수행할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
상기 평탄화 공정을 수행함에 따라서, 제11 개구(870) 내에는 제4 층간 절연 패턴(950) 및 이의 저면 및 측벽을 커버하는 제12 절연 패턴(940)이 형성될 수 있으며, 채널막(910)은 제1 방향(D1)을 따라 서로 이격된 복수의 채널들(915)로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 채널들(915)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다.
이후, 제4 층간 절연 패턴(950)의 상부 및 제12 절연 패턴(940)의 상부를 제거하여 제2 게이트 전극(935)의 상면을 노출시키는 제3 리세스를 형성한 후, 상기 제3 리세스 내에 제13 절연 패턴(960)을 형성할 수 있다.
제13 절연 패턴(960)은 제2 게이트 전극(935), 제4 층간 절연 패턴(950), 제12 절연 패턴(940), 제2 게이트 절연 패턴(925), 채널(915) 및 제3 층간 절연 패턴(860) 상에 상기 제3 리세스를 채우는 제13 절연막을 형성한 후, 제3 층간 절연 패턴(860)의 상면이 노출될 때까지 상기 제13 절연막을 평탄화함으로써 형성될 수 있다.
이후, 각 채널들(915)을 부분적으로 제거하여 제2 비트 라인(830) 및 제1 상부 층간 절연 패턴(300)의 상면을 노출시키는 제12 개구를 형성한 후, 상기 제12 개구 내에 제14 절연 패턴(500)을 형성할 수 있다. 이에 따라, 제2 방향(D2)으로 연장되는 채널(915)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 결국 채널들(915)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 44 및 45를 참조하면, 채널(915)의 상부를 부분적으로 제거하여 제4 리세스를 형성한 후, 상기 제4 리세스를 채우는 콘택 플러그 막을 채널(915), 제3 층간 절연 패턴(860), 제2 게이트 절연 패턴(925) 및 제13 절연 패턴(960) 상에 형성하고, 이를 패터닝하여 채널(915)의 상면에 접촉하는 콘택 플러그(970)를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(970)는 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 콘택 플러그들(970)은 상부에서 보았을 때, 격자 형상으로 배치될 수 있다. 다른 실시예에 있어서, 콘택 플러그들(970)은 상부에서 보았을 때, 벌집 형상으로 배치될 수 있다.
다시 도 33 및 34를 참조하면, 제3 층간 절연 패턴(860), 채널(915), 제2 게이트 절연 패턴(925) 및 제13 절연 패턴(960) 상에 콘택 플러그(970)를 커버하는 제5 층간 절연막을 형성하고, 콘택 플러그(970)의 상면이 노출될 때까지 상기 제5 층간 절연막 상부를 평탄화할 수 있으며, 이에 따라 콘택 플러그(970)의 측벽을 커버하는 제5 층간 절연 패턴(980)이 형성될 수 있다.
이후, 콘택 플러그(970) 및 제5 층간 절연 패턴(980) 상에 상기 제1 커패시터 구조물을 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다. 이때, 제1 커패시터(110)에 포함된 제1 하부 전극 구조물(75)은 콘택 플러그(970)의 상면에 접촉하도록 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 46은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 34에 대응하는 도면이다.
상기 반도체 장치는 상기 제1 커패시터 구조물이 지지막(50)을 포함하지 않는 것을 제외하고는 도 33 및 34를 참조로 설명한 반도체 장치와 실질적으로 동일할 수 있다. 이에 따라, 상기 제1 커패시터 구조물에 포함된 유전 패턴(95)은 제1 하부 전극 구조물(75)의 측벽 및 상면, 및 제1 식각 저지막(30)의 상면을 커버할 수 있으며, 제1 상부 전극(105)은 유전 패턴(95) 상에 형성될 수 있다.
한편, 도면 상에서는 상기 제1 커패시터 구조물이 상부 전극 플레이트(120)를 포함하지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 이를 포함할 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판 20: 제1 층간 절연막
25: 제1 도전 패턴 30: 제1 식각 저지막
40: 몰드막 50: 지지막
55, 80, 440, 640, 760, 870: 제1, 제3, 제4, 제5, 제9, 제11 개구
60: 제1 하부 전극막 65, 70, 147: 제1 내지 제3 하부 전극
75, 77: 제1, 제2 하부 전극 구조물
90: 유전막 95: 유전 패턴
100: 제1 상부 전극막 105, 130: 제1, 제2 상부 전극
110, 112, 114, 116, 118: 제1 내지 제5 커패시터
120: 상부 전극 플레이트 140: 제3 예비 하부 전극막
145: 제3 예비 하부 전극
145, 405, 415, 425, 610, 620, 770, 780: 제1 내지 제8 층간 절연 패턴
150: 제1 희생막
300, 800: 기판
305: 액티브 패턴 310: 소자 분리 패턴
330, 925: 제1, 제2 게이트 절연 패턴
340, 935: 제1, 제2 게이트 전극 350: 게이트 마스크
360: 게이트 구조물 400, 410, 420: 제2 내지 제4 절연막
405, 415, 425, 610, 620, 770, 780: 제1 내지 제7 절연 패턴
430: 절연막 구조물 450, 470: 제1, 제2 도전막
455, 475: 제2, 제3 도전 패턴 460, 730: 제2, 제2 배리어 막
465, 735: 제1, 제2 배리어 패턴 480: 제1 마스크 막
485: 제1 마스크 565: 제2 식각 저지 패턴
585, 685: 제1, 제2 캐핑 패턴 595: 제1 비트 라인 구조물
600, 630, 650, 690: 제1 내지 제4 스페이서
635: 에어 스페이서 660: 예비 스페이서 구조물
665: 스페이서 구조물 675: 하부 콘택 플러그
680; 제2 희생 패턴 700: 금속 실리사이드 패턴
740: 제2 금속막 745: 제2 금속 패턴
755: 상부 콘택 플러그 790: 제2 절연 패턴 구조물
820, 840, 940, 960: 제10 내지 제13 절연 패턴
830: 제2 비트 라인
850, 860, 950, 980: 제2 내지 제5 층간 절연 패턴
920: 제2 게이트 절연막 930: 제2 게이트 전극막
970: 콘택 플러그

Claims (20)

  1. 최외각 전자가 4가인 제1 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 하부 전극 구조물;
    상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및
    상기 유전 패턴의 측벽에 형성된 상부 전극을 포함하는 커패시터 구조물.
  2. 제1항에 있어서, 상기 제1 금속은 하프늄 혹은 지르코늄을 포함하는 커패시터 구조물.
  3. 제1항에 있어서, 상기 제2 금속은 바나듐, 니오븀, 탄탈륨 크롬, 몰리브덴, 텅스텐, 망간, 테크네슘, 이트륨, 란탄 및 알루미늄 중 적어도 하나를 포함하는 커패시터 구조물.
  4. 제1항에 있어서, 상기 하부 전극 구조물은
    제2 하부 전극; 및
    상기 제2 하부 전극의 측벽을 커버하는 제1 하부 전극을 포함하며,
    상기 제1 하부 전극은 상기 제1 금속의 산화물을 포함하며, 상기 제2 금속이 도핑된 커패시터 구조물.
  5. 제4항에 있어서, 상기 제1 하부 전극은 상기 제2 하부 전극의 하면을 커버하는 커패시터 구조물.
  6. 제1항에 있어서, 상기 유전 패턴은 최외각 전자가 4가인 제3 금속의 산화물을 포함하는 커패시터 구조물.
  7. 제6항에 있어서, 상기 유전 패턴이 포함하는 상기 제3 금속과 상기 하부 전극 구조물이 포함하는 상기 제1 금속은 동일한 커패시터 구조물.
  8. 제1항에 있어서, 상기 상부 전극은 최외각 전자가 4가인 제3 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제4 금속이 도핑된 커패시터 구조물.
  9. 제8항에 있어서, 상기 상부 전극은 상기 하부 전극 구조물과 동일한 물질을 포함하는 커패시터 구조물.
  10. 제1항에 있어서, 상기 하부 전극 구조물의 측벽에 형성된 지지막을 더 포함하는 커패시터 구조물.
  11. 제10항에 있어서, 상기 유전 패턴은 상기 하부 전극 구조물의 측벽, 및 상기 지지막의 상면 및 하면에 접촉하는 커패시터 구조물.
  12. 기판 상에 형성된 제2 하부 전극; 및
    상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산질화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물;
    상기 하부 전극 구조물의 측벽에 형성된 유전 패턴; 및
    상기 유전 패턴의 측벽에 형성된 상부 전극을 포함하는 커패시터 구조물.
  13. 제12항에 있어서, 상기 제2 하부 전극은 상기 기판의 상면에 수직한 수직 방향으로 연장되며, 상기 제1 하부 전극은 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성된 커패시터 구조물.
  14. 제13항에 있어서, 상기 제1 하부 전극들 사이의 상기 제2 하부 전극의 측벽에는 절연 패턴이 형성된 커패시터 구조물.
  15. 제14항에 있어서, 상기 절연 패턴은 최외각 전자가 4가인 제3 금속의 산화물을 포함하는 커패시터 구조물.
  16. 제14항에 있어서, 상기 절연 패턴의 측벽에 접촉하는 지지막을 더 포함하는 커패시터 구조물.
  17. 제12항에 있어서, 상기 제2 금속은 바나듐, 니오븀, 탄탈륨 크롬, 몰리브덴, 텅스텐, 망간, 테크네슘, 이트륨, 란탄 및 알루미늄 중 적어도 하나를 포함하는 커패시터 구조물.
  18. 제12항에 있어서, 상기 유전 패턴은 최외각 전자가 4가인 제3 금속의 산화물을 포함하는 커패시터 구조물.
  19. 제12항에 있어서, 상기 상부 전극은 최외각 전자가 4가인 제3 금속의 산화물을 포함하며, 최외각 전자가 5가 내지 7가 혹은 3가인 제4 금속이 도핑된 커패시터 구조물.
  20. 기판 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 제2 하부 전극;
    상기 제2 하부 전극의 측벽에 형성되며, 최외각 전자가 4가인 제1 금속의 산화물을 포함하고, 최외각 전자가 5가 내지 7가 혹은 3가인 제2 금속이 도핑된 제1 하부 전극을 포함하는 하부 전극 구조물;
    상기 하부 전극의 측벽에 각각 접촉하며, 상기 수직 방향으로 서로 이격된 지지막들;
    상기 지지막들 사이에 형성된 상기 하부 전극 구조물 부분의 측벽에 접촉하는 유전 패턴; 및
    상기 유전 패턴의 측벽에 접촉하는 상부 전극을 포함하는 커패시터 구조물.
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