CN114256418A - 电容器和包括电容器的dram装置 - Google Patents

电容器和包括电容器的dram装置 Download PDF

Info

Publication number
CN114256418A
CN114256418A CN202110670117.0A CN202110670117A CN114256418A CN 114256418 A CN114256418 A CN 114256418A CN 202110670117 A CN202110670117 A CN 202110670117A CN 114256418 A CN114256418 A CN 114256418A
Authority
CN
China
Prior art keywords
layer
capacitor
oxide layer
zirconium oxide
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110670117.0A
Other languages
English (en)
Inventor
赵哲珍
林载顺
崔在亨
朴正敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114256418A publication Critical patent/CN114256418A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01G—COMPOUNDS CONTAINING METALS NOT COVERED BY SUBCLASSES C01D OR C01F
    • C01G25/00—Compounds of zirconium
    • C01G25/02—Oxides
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01G—COMPOUNDS CONTAINING METALS NOT COVERED BY SUBCLASSES C01D OR C01F
    • C01G27/00—Compounds of hafnium
    • C01G27/02—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种电容器和DRAM装置，电容器包括：下电极；介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及上电极，位于介电层结构上，其中，氧化铪层具有四方晶相或正交晶相。

Description

电容器和包括电容器的DRAM装置
于2020年9月21日在韩国知识产权局提交的发明名称为“电容器和包括电容器的DRAM装置”的第10-2020-0121326号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种电容器和包括电容器的动态随机存取存储器(DRAM)装置。
背景技术
在DRAM装置中，单位存储器单元可以包括一个晶体管和一个电容器，并且电容器可以具有高电容。
发明内容
实施例可以通过提供一种电容器来实现，电容器包括：下电极；介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及上电极，位于介电层结构上，其中，氧化铪层具有四方晶相或正交晶相。
实施例可以通过提供一种电容器来实现，电容器包括：下电极；介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及上电极，位于介电层结构上，其中，介电层结构具有约
Figure BDA0003118840610000011
至约
Figure BDA0003118840610000012
的厚度，并且第一氧化锆层、氧化铪层和第二氧化锆层均是结晶的。
实施例可以通过提供一种动态随机存取存取存储器装置(DRAM)来实现，动态随机存取存取存储器装置包括：基底；单元晶体管，位于基底上，单元晶体管包括栅极结构、第一杂质区和第二杂质区；位线结构，电连接到第一杂质区；以及电容器，位于位线结构上，电容器电连接到第二杂质区，其中，电容器包括：下电极；介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及上电极，位于介电层结构上，其中，介电层结构具有约
Figure BDA0003118840610000021
至约
Figure BDA0003118840610000022
的厚度，并且其中，氧化铪层具有四方晶相或正交晶相。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是明显的，在附图中：
图1至图3是根据示例实施例的电容器的剖视图；
图4是根据示例实施例的电容器的剖视图；
图5是示出根据电容器的施加电压的电容的曲线图；
图6是根据示例实施例的电容器的放大剖视图；
图7是根据示例实施例的电容器的放大剖视图；
图8是根据示例实施例的电容器的放大剖视图；
图9是根据示例实施例的电容器的放大剖视图；
图10是根据示例实施例的电容器的放大剖视图；
图11是根据示例实施例的电容器的放大剖视图；
图12至图14是制造根据示例实施例的电容器的方法中的各阶段的剖视图；以及
图15是具有根据示例实施例的电容器的DRAM装置的剖视图。
具体实施方式
图1至图3是根据示例实施例的电容器的剖视图。图4是根据示例实施例的电容器的剖视图。
图1至图3中所示的电容器包括具有柱形状的下电极。图4中所示的电容器包括具有圆筒形(例如，中空圆筒形)形状的下电极。
图1是电容器的竖直剖视图。图2是沿着图1的线I-I'截取的水平剖视图。图3是图1的部分A的放大剖视图。
参照图1至图4，电容器180可以包括堆叠的下电极110、介电层结构140和上电极150。
在实施方式中，电容器180可以位于基底100上的下结构102上。在实施方式中，下结构102可以包括晶体管、接触插塞、导线、层间绝缘层等。
下电极110和上电极150中的每个可以包括金属、金属氮化物或导电氧化物。在实施方式中，下电极110和上电极150中的每个可以独立地包括例如氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钨、氮化钨、Nb、NbN、氧化铟锡(ITO)、掺Ta的SnO2、掺Nb的SnO2、掺Sb的SnO2、掺V的SnO2等。在实施方式中，下电极110的材料可以与上电极150的材料相同。在实施方式中，下电极110的材料与上电极150的材料可以彼此不同。如在此所使用的，术语“或”不是排它性术语，例如，“A或B”将包括A、B或者A和B。
下电极110可以具有各种三维结构。
在实施方式中，下电极110可以具有诸如圆筒形状或柱形状的三维结构。如图1至图3中所示，下电极110可以具有柱形状。如图4中所示的，下电极110可以具有圆筒形(例如，中空圆筒形)形状。
在实施方式中，下电极110可以具有诸如板形状的二维形状。在这种情况下，电容器可以具有类似于图3中所示的放大图的形状。电容器180的电容可以由下电极110的表面积确定，并且下电极110可以具有用于增大电容的各种修改的结构。
介电层结构140可以位于下电极110与上电极150之间。介电层结构140可以接触(例如，直接接触)下电极110的表面，以覆盖下电极110的表面。介电层结构140可以共形地形成在下电极110的表面上。当下电极110具有诸如板形状的二维形状时，介电层结构140可以位于下电极110的上表面上以具有二维形状。当下电极110具有柱形状或圆筒形状时，介电层结构140可以沿着下电极110的表面形成以具有三维形状。
对于具有高电容的电容器180，介电层结构140可以被设计为具有高介电常数。在实施方式中，介电层结构140可以具有约
Figure BDA0003118840610000031
或更小(例如，约
Figure BDA0003118840610000032
或更小)的等效氧化物层的厚度。
介电层结构140可以包括多个堆叠的介电层。在实施方式中，介电层结构140可以具有约
Figure BDA0003118840610000033
至约
Figure BDA0003118840610000034
的厚度。将介电层结构140的厚度保持在约
Figure BDA0003118840610000035
或更大可以有助于防止电容器中的漏电流的增加。将介电层结构140的厚度保持在约
Figure BDA0003118840610000036
或更小可以有助于确保电容器具有高目标电容。在实施方式中，具有约
Figure BDA0003118840610000037
至约
Figure BDA0003118840610000038
的厚度的介电层结构140可以适合于高度集成的半导体装置中的电容器。在下文中，层的厚度表示层的从层下面的结构的表面起沿竖直方向的厚度(例如，沿向外方向的厚度)。
介电层结构140可以包括主介电层和子介电层。主介电层可以是根据电场具有铁电性质或反铁电性质的铁电材料。铁电材料的介电常数可以在开关电压范围内大大增大，开关电压范围是可以从铁电性质转换为反铁电性质或者从反铁电性质转换为铁电性质的电压范围。在这种情况下，当开关电压范围与电容器的工作电压范围匹配或者开关电压范围在电容器的工作电压范围内时，介电层结构的介电常数可以大大增大。因此，电容器可以在工作电压范围中具有高电容。
在高度集成的半导体装置(例如，DRAM装置)中，半导体装置可以具有低工作电压范围(例如，约-1V至约1V的工作电压范围)。在实施方式中，高度集成的DRAM装置可以具有约-0.7V至约0.7V的低工作电压范围。因此，可以在约-1V至约1V的工作电压范围内以高介电常数对电容器180的介电层结构140进行升压。
介电层结构140可以包括具有氧化铪层122以及分别直接接触氧化铪层122的上表面和下表面的氧化锆层120和124的夹层结构或分层结构。在实施方式中，介电层结构140可以包括其中第一氧化锆层120/氧化铪层122/第二氧化锆层124顺序地堆叠的第一堆叠结构。包括在第一堆叠结构中的第一氧化锆层120、氧化铪层122和第二氧化锆层124可以均是结晶层或晶态层。
介电层结构140的主介电层可以是氧化铪层122。具有四方晶相或正交晶相的(例如，结晶的)氧化铪层可以是根据电场具有铁电性质或反铁电性质的铁电材料。具有四方晶相或正交晶相的氧化铪层可以具有70或更大的高介电常数。
在实施方式中，可以通过使用具有铁电性质的氧化铪层来增大介电层结构140的介电常数。因此，可以通过具有铁电性质的氧化铪层来增大电容器的电容。因此，包括在介电层结构140中的氧化铪层122可以具有四方晶相或正交晶相。
具有单斜晶相的氧化铪层或非晶氧化铪层不会具有铁电性质。在实施方式中，包括在介电层结构140中的氧化铪层122可以不具有单斜晶相并且可以不是非晶的。可以优化介电层结构140的堆叠结构，使得氧化铪层122可以具有稳定的四方晶相或稳定的正交晶相。
具有四方晶相或正交晶相的氧化铪层122的矫顽场可以在约-1V至约1V的工作电压范围内。当具有四方晶相或正交晶相的氧化铪层122用作介电层结构140的主介电层时，电容器180可以在工作电压范围内具有高电容。
在下文中，氧化铪层122可以表示具有四方晶相或正交晶相的氧化铪层。
氧化铪层122可以具有约
Figure BDA0003118840610000051
至约
Figure BDA0003118840610000052
的厚度。将氧化铪层的厚度保持在约
Figure BDA0003118840610000053
或更大可以有助于防止在电容器中发生漏电流。此外，可以更容易地形成厚度为约
Figure BDA0003118840610000054
或更大的氧化铪层。将氧化铪层的厚度保持在约
Figure BDA0003118840610000055
或更小可以有助于确保氧化铪层的相是四方晶相或正交晶相，而不是单斜晶相。
第一氧化锆层120和第二氧化锆层124可以与氧化铪层122具有小的晶格失配。在实施方式中，第一氧化锆层120和第二氧化锆层124可以分别直接接触氧化铪层122的上表面和下表面(例如，内表面和外表面)。因此，包括第一氧化锆层120/氧化铪层122/第二氧化锆层的堆叠结构可以具有低残余应力。
如果氧化铪层122直接接触下电极110和上电极150，则氧化铪层122与下电极110之间的晶格失配以及氧化铪层122与上电极150之间的晶格失配会高。因此，氧化铪层122的残余应力会非常高。在实施方式中，氧化铪层可以不直接接触下电极110和上电极150。
在介电层结构中包括的介电层被结晶之后如果介电层结构的残余应力高，则会增大用于改变介电层(例如，氧化铪层122)的极化方向的电场。因此，会增大介电层的矫顽场，从而会增大在具有高残余应力的介电层中的具有相同极化(P)所需的电场(E)。
P＝χe*ε0*E，χe＝εr-1(P：极化密度，χe：电极化率(electric susceptibility)，ε0：真空介电常数，εr：介电常数)
C＝ε0*εr*A/t(C：电容，A：电容器面积，t：介电材料厚度)
具有相同极化的电场会被增大，电极化率(χe)会被减小，并且介电常数会被减小。
如果介电层结构的残余应力高，则介电层结构的介电常数在低工作电压范围(例如，约-1V至约1V)下不会升高。此外，介电层结构140的介电常数会在低于-1V的工作电压和高于1V的工作电压下升高。因此，为了在约-1V至约1V的低工作电压范围下具有高电容，介电层结构140的残余应力可以是低的。
第一氧化锆层120和第二氧化锆层124可以是结晶的。在实施方式中，第一氧化锆层120和第二氧化锆层124可以具有稳定的四方晶相。在实施方式中，直接接触氧化铪层122的第一氧化锆层120和第二氧化锆层124可以是结晶的。在实施方式中，第一氧化锆层120和第二氧化锆层124可以诱导氧化铪层122的结晶，使得氧化铪层122可以在用于形成介电层结构140的工艺和随后的退火工艺期间具有稳定的四方晶相或正交晶相。
在实施方式中，第一氧化锆层120和第二氧化锆层124可以具有相同的厚度。在实施方式中，第一氧化锆层120和第二氧化锆层124可以具有不同的厚度。
第一氧化锆层120和第二氧化锆层124中的每个可以独立地具有约
Figure BDA0003118840610000061
至约
Figure BDA0003118840610000062
的厚度。将第一氧化锆层120和第二氧化锆层124中的每个的厚度保持在约
Figure BDA0003118840610000063
或更大可以有助于确保第一氧化锆层120和第二氧化锆层124诱导氧化铪层122的结晶，使得氧化铪层122可以具有稳定的四方晶相或正交晶相。将第一氧化锆层120和第二氧化锆层124中的每个的厚度保持在约
Figure BDA0003118840610000064
或更小可以有助于确保电容器具有高目标电容。
图5是示出根据电容器的施加电压的电容的曲线图。
如图5中所示，其中堆叠有下电极110、介电层结构140和上电极150的电容器180的电容可以具有滞后特性。电容可以在约-1V至约1V的电压范围内被最大化。
在实施方式中，介电层结构可以包括其中第一氧化锆层120/氧化铪层122/第二氧化锆层124顺序地堆叠的第一堆叠结构，并且介电层结构还可以包括在第一堆叠结构上或下面的至少一个附加层。
除了介电层结构之外，下面描述的每个实施例与参照图1至图4描述的电容器相同。因此，主要描述仅介电层结构。
图6是根据示例实施例的电容器的放大剖视图。
参照图6，电容器180a可以包括下电极110/介电层结构140a/上电极150的堆叠件。
介电层结构140a可以包括界面层130和其中堆叠有第一氧化锆层120/氧化铪层122/第二氧化锆层124的第一堆叠结构。在实施方式中，界面层130可以另外形成在下电极110与第一氧化锆层120之间。
如上所述，介电层结构140a可以具有约
Figure BDA0003118840610000065
至约
Figure BDA0003118840610000066
的厚度。
氧化铪层122可以具有约
Figure BDA0003118840610000067
至约
Figure BDA0003118840610000068
的厚度。第一氧化锆层120和第二氧化锆层124中的每个可以独立地具有约
Figure BDA0003118840610000071
至约
Figure BDA0003118840610000072
的厚度。可以控制界面层130的厚度，使得界面层130的厚度和其中堆叠有第一氧化锆层120/氧化铪层122/第二氧化锆层124的第一堆叠结构的厚度之和可以等于或小于
Figure BDA0003118840610000073
在实施方式中，界面层130的厚度可以小于第一氧化锆层120的厚度。
界面层130可以有助于防止下电极110与第一氧化锆层120之间的直接接触。界面层130可以是与第一氧化锆层120具有小晶格失配的层。
在实施方式中，界面层130可以包括ZrNbOx层或TiNbOx层。在实施方式中，界面层130可以具有其中堆叠有TiNbOx层和ZrNbOx层的结构。
在实施方式中，介电层结构140a还可以包括界面层130，并且可以减小介电层结构140a的残余应力。因此，包括介电层结构140a的电容器可以具有高电容。
图7是根据示例实施例的电容器的放大剖视图。
参照图7，电容器180b可以包括下电极110/介电层结构140b/上电极150的堆叠件。
介电层结构140b可以包括第一堆叠结构125、插入层132和第三氧化锆层134。在实施方式中，插入层132和第三氧化锆层134可以进一步形成在第二氧化锆层124上。
介电层结构140b可以具有约
Figure BDA0003118840610000074
至约
Figure BDA0003118840610000075
的厚度。氧化铪层122可以具有约
Figure BDA0003118840610000076
至约
Figure BDA0003118840610000077
的厚度。第一氧化锆层120和第二氧化锆层124中的每个可以独立地具有约
Figure BDA0003118840610000078
至约
Figure BDA0003118840610000079
的厚度。可以分别控制插入层132的厚度和第三氧化锆层134的厚度，使得其中堆叠有第一氧化锆层120/氧化铪层122/第二氧化锆层124的第一堆叠结构的厚度、插入层132的厚度和第三氧化锆层134的厚度之和可以等于或小于
Figure BDA00031188406100000710
插入层132可以位于第二氧化锆层124与第三氧化锆层134之间。在实施方式中，第二氧化锆层124可以是结晶层，并且第三氧化锆层134可以是非晶层。插入层132可以是非晶层。在实施方式中，插入层132可以是非晶的，并且第三氧化锆层134可以形成在插入层132上以是非晶的。
插入层132可以包括金属氧化物。在实施方式中，插入层132可以包括Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。在实施方式中，插入层132的厚度可以小于第二氧化锆层124和第三氧化锆层134中的每个的厚度。
与结晶的氧化锆层相比，非晶的氧化锆层可以具有优异的表面粗糙度。因此，在根据本实施例的具有介电层结构140b的电容器180b中，可以降低由于介电层的差的表面粗糙度引起的电场的集中。因此，可以减少电容器180b的漏电流。
图8是根据示例实施例的电容器的放大剖视图。
参照图8，电容器180c可以包括下电极110/介电层结构140c/上电极150的堆叠件。
介电层结构140c可以包括界面层130、第一堆叠结构125、插入层132和第三氧化锆层134。在实施方式中，界面层130可以位于下电极110与第一氧化锆层120之间。插入层132和第三氧化锆层134可以进一步形成在第二氧化锆层124上。
介电层结构140c可以具有约
Figure BDA0003118840610000081
至约
Figure BDA0003118840610000082
的厚度。氧化铪层122可以具有约
Figure BDA0003118840610000083
至约
Figure BDA0003118840610000084
的厚度。第一氧化锆层120和第二氧化锆层124中的每个可以独立地具有约
Figure BDA0003118840610000085
至约
Figure BDA0003118840610000086
的厚度。可以分别控制界面层130的厚度、插入层132的厚度和第三氧化锆层134的厚度，使得界面层130的厚度、其中堆叠有第一氧化锆层120/氧化铪层122/第二氧化锆层124的第一堆叠结构的厚度、插入层132的厚度和第三氧化锆层134的厚度之和可以等于或小于
Figure BDA0003118840610000087
界面层130的材料可以与参照图6所示的界面层的材料相同。插入层132的材料可以与参照图7所示的插入层的材料相同。
介电层结构140c可以具有低残余应力。在实施方式中，具有介电层结构140c的电容器可以具有高电容，并且可以减小电容器的漏电流。
图9是根据示例实施例的电容器的放大剖视图。
参照图9，电容器180d可以包括下电极110/介电层结构140d/上电极150的堆叠件。
介电层结构140d可以包括界面层130、第一插入层132a、第一堆叠结构125、第二插入层132b和第三氧化锆层134。在实施方式中，在图8中所示的电容器的结构中，电容器还可以包括位于界面层130与第一堆叠结构125之间的第一插入层132a。第一插入层132a的材料可以与参照图7所示的插入层的材料相同。第一插入层132a可以防止第一堆叠结构125中的材料朝向下电极110扩散。
在实施方式中，可以不形成第二插入层。
图10是根据示例实施例的电容器的放大剖视图。
参照图10，电容器180e可以包括下电极110/介电层结构140e/上电极150的堆叠件。
介电层结构140e可以包括第一插入层132a、界面层130、第一堆叠结构125、第二插入层132b和第三氧化锆层134。在实施方式中，在图8中所示的电容器的结构中，电容器还可以包括位于下电极110与界面层130之间的第一插入层132a。第一插入层132a的材料可以与参照图7所示的插入层的材料相同。
在实施方式中，可以不形成第二插入层。
在实施方式中，在图10中所示的介电层结构中，介电层结构还可以包括位于界面层130与第一堆叠结构125之间的插入层。在实施方式中，包括插入层/界面层/插入层的堆叠结构可以位于下电极110与第一堆叠结构125之间。
图11是根据示例实施例的电容器的放大剖视图。
参照图11，电容器180f可以包括下电极110/介电层结构140f/上电极150的堆叠件。
介电层结构140f可以包括第一插入层132a、第一堆叠结构125、第二插入层132b和第三氧化锆层134。在实施方式中，介电层结构140f可以不包括界面层，而是还可以包括图10中所示的介电层结构中的位于下电极110与第一堆叠结构125之间的第一插入层132a。第一插入层132a的材料可以与参照图7所示的插入层的材料相同。在实施方式中，可以不形成第二插入层。
图12至图14是制造根据示例实施例的电容器的方法中的各阶段的剖视图。
在下文中，描述了制造包括具有柱形状的下电极的电容器的方法的示例。
参照图12，可以在基底上形成模制层104。可以蚀刻模制层104的一部分以形成孔。可以在用于形成下电极的部分处形成孔。
在实施方式中，在形成模制层104之前，可以在基底100上进一步形成下结构102。下结构102可以包括包含晶体管、接触插塞和导线的下电路以及覆盖下电路的层间绝缘层。
可以在模制层104上形成填充孔的下电极层。可以使下电极层平坦化，直到模制层104的上表面可以被暴露以在孔中形成下电极110。
在实施方式中，可以通过沉积工艺(诸如物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺或原子层沉积(ALD))工艺来沉积下电极层。平坦化工艺可以包括化学机械抛光(CMP)工艺或回蚀工艺。
在实施方式中，可以在下结构102上形成下电极层。可以通过光刻工艺使下电极层图案化以形成下电极110。在这种情况下，可以不在下结构102上形成模制层。
参照图13，可以去除模制层104。因此，可以暴露具有柱形状的下电极110的表面。
可以在下电极110的表面和下结构102的表面上共形地形成第一氧化锆层120，以使第一氧化锆层120具有均匀的厚度。可以在第一氧化锆层120上形成氧化铪层122。可以在氧化铪层122上形成第二氧化锆层124。因此，可以在下电极110和下结构102上形成其中堆叠有第一氧化锆层120/氧化铪层122/第二氧化锆层124的第一堆叠结构。
氧化铪层122可以形成为具有四方晶相或正交晶相。第一氧化锆层120和第二氧化锆层124中的每个可以形成为具有结晶相。在实施方式中，第一氧化锆层120和第二氧化锆层124中的每个可以具有作为稳定相的四方晶相。
介电层结构140可以具有约
Figure BDA0003118840610000101
至约
Figure BDA0003118840610000102
的厚度。第一氧化锆层120和第二氧化锆层124中的每个可以独立地具有约
Figure BDA0003118840610000103
至约
Figure BDA0003118840610000104
的厚度。氧化铪层122可以具有约
Figure BDA0003118840610000105
至约
Figure BDA0003118840610000106
的厚度。
在实施方式中，可以通过原子层沉积(ALD)工艺形成第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个。可以在例如约200℃至约450℃的相对低的温度下执行第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个的沉积工艺。在约200℃或更高的温度下执行第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个的沉积工艺可以有助于确保前驱体中的每个可以被热分解，并且可以适当地沉积这些层。在约450℃或更低的温度下执行第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个的沉积工艺可以有助于确保这些层稳定地生长。在实施方式中，可以在约200℃至约320℃的温度下执行第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个的沉积工艺。
在实施方式中，在第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个的沉积工艺中，氧化剂可以包括O3、H2O或O2。
在实施方式中，可以在批量型沉积设备中形成第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个。在实施方式中，可以在单晶圆型沉积设备中形成第一氧化锆层120、氧化铪层122和第二氧化锆层124中的每个。
在实施方式中，用于形成第一氧化锆层120和第二氧化锆层124的沉积腔室与用于形成氧化铪层122的沉积腔室可以彼此不同。在实施方式中，用于形成第一氧化锆层120和第二氧化锆层124的沉积腔室与用于形成氧化铪层122的沉积腔室可以相同。
在实施方式中，氧化铪层122可以形成在第一氧化锆层120与第二氧化锆层124之间，并且包括堆叠的第一氧化锆层120/氧化铪层122/第二氧化锆层的第一堆叠结构可以具有低的残余应力。
在形成氧化铪层122并在氧化铪层122上形成第二氧化锆层124期间，氧化铪层122可以在低温下结晶。因此，氧化铪层122可以具有四方晶相或正交晶相。另外，第一氧化锆层120和第二氧化锆层124也可以在形成第一氧化锆层120和第二氧化锆层124以及氧化铪层122期间结晶。因此，第一氧化锆层120和第二氧化锆层124可以具有稳定的四方晶相。
在实施方式中，在形成第一氧化锆层120之前，可以在下电极110的表面和下结构102的表面上进一步形成界面层(参照图6，130)，以使界面层具有均匀的厚度。在实施方式中，可以通过原子层沉积工艺形成界面层130。可以在约200℃至约450℃的低温下执行界面层130的沉积工艺。在实施方式中，可以在约200℃至约320℃的温度下执行界面层130的沉积工艺。在这种情况下，可以通过后续工艺形成如图6中所示的电容器。
在实施方式中，可以在第二氧化锆层124上进一步形成插入层(参照图7，132)和第三氧化锆层(参照图7，134)。插入层132可以包括金属氧化物。在实施方式中，插入层132可以包括Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。在实施方式中，可以将插入层132形成为具有比第二氧化锆层124和第三氧化锆层134中的每个的厚度小的厚度。在实施方式中，可以通过原子层沉积工艺形成插入层132和第三氧化锆层134。可以在约200℃至约450℃的低温下执行插入层132和第三氧化锆层134的沉积工艺。在实施方式中，可以在约200℃至约320℃的温度下执行插入层132和第三氧化锆层134的沉积工艺。在这种情况下，可以通过后续工艺形成如图7中所示的电容器。
在实施方式中，在形成第一氧化锆层120之前，可以在下电极110的表面和下结构102的表面上进一步形成界面层(参照图8，130)，以使界面层具有均匀的厚度。可以在第二氧化锆层124上进一步形成插入层(参照图8，132)和第三氧化锆层(参照图8，134)。在这种情况下，可以通过后续工艺形成如图8中所示的电容器。
可以通过另外执行形成界面层和/或插入层的工艺以及后续工艺来形成图9至图11中所示的电容器中的一个。
参照图14，可以在第二氧化锆层124上形成上电极150。
在实施方式中，上电极150可以由与下电极110的材料相同的材料形成。在实施方式中，上电极150可以由与下电极110的材料不同的材料形成。
在实施方式中，可以通过沉积工艺(诸如物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺)形成上电极150。
在实施方式中，在形成上电极150之后，可以进一步执行退火工艺。当执行退火工艺时，可以另外地或进一步地使包括在介电层结构140中的第一氧化锆层120/氧化铪层122/第二氧化锆层124结晶。在实施方式中，可以在高于用于形成介电层结构140的沉积工艺的温度的温度下执行退火工艺。
如上所述，包括在介电层结构140中的氧化铪层122可以具有四方晶相或正交晶相。氧化锆层120和124可以分别形成在氧化铪层122的上表面和下表面(例如，内表面和外表面)上，使得可以减小介电层结构140的残余应力。因此，介电层结构140可以具有低矫顽场，并且电容器的电容可以在约-1V至约1V的范围内大大增大，该范围是包括介电层结构140的电容器的工作电压范围。
图15是根据示例实施例的具有电容器的DRAM装置的剖视图。
尽管在图15中仅示出了DRAM装置，但是电容器可以用于使用电容器作为数据存储单元的所有存储器装置中。
参照图15，DRAM装置可以包括形成在基底上的单元晶体管、电容器和位线。DRAM装置可以包括包含一个单元晶体管和一个电容器的单位单元。
基底200可以包括有源区和场区。场区可以是其中在包括在基底200中的隔离沟槽中形成隔离层220的区域。有源区可以是基底的除了场区之外的区域。
沿平行于基底200的上表面的第一方向延伸的栅极沟槽202可以形成在基底200的上部处。栅极结构210可以形成在栅极沟槽202中。
在实施方式中，栅极结构210可以包括栅极绝缘层204、栅电极206和盖绝缘图案208。多个栅极结构210可以在平行于基底200的上表面并且垂直于第一方向的第二方向上布置。
栅极绝缘层204可以包括氧化硅。栅电极206可以包括金属材料或多晶硅。盖绝缘图案208可以包括氮化硅。
用作源/漏区的杂质区230可以形成在基底100的位于栅极结构210之间的有源区处。
在实施方式中，杂质区230可以包括电连接到位线结构260的第一杂质区230a和电连接到电容器180的第二杂质区230b。
垫绝缘图案240、第一蚀刻停止图案242和第一导电图案246可以形成在有源区、隔离层220和栅极结构210上。垫绝缘图案240可以包括诸如氧化硅的氧化物，并且第一蚀刻停止图案242可以包括诸如氮化硅的氮化物。第一导电图案246可以包括掺杂有杂质的多晶硅。
凹进部分可以穿过包括垫绝缘图案240、第一蚀刻停止图案242和第一导电图案246的堆叠结构。凹进部分可以设置在基底100的位于栅极结构之间的部分处。第一杂质区230a的上表面可以通过凹进部分的底部被暴露。
可以形成填充凹进部分的第二导电图案248。第二导电图案248可以包括例如掺杂有杂质的多晶硅。在实施方式中，第二导电图案248可以接触第一杂质区230a。
第三导电图案250可以堆叠在第一导电图案246和第二导电图案248上。第三导电图案250可以包括例如掺杂有杂质的多晶硅。由于第一导电图案至第三导电图案246、248和250包括基本相同的材料，所以第一导电图案至第三导电图案246、248和250可以合并成一个图案。阻挡金属图案252、金属图案254和硬掩模图案256可以堆叠在第三导电图案250上。
包括第一导电图案246、第二导电图案248、第三导电图案250、阻挡金属图案252、金属图案254和硬掩模图案256的堆叠结构可以用作位线结构260。
在实施方式中，第二导电图案248可以用作位线接触件，并且第一导电图案246、第三导电图案250、阻挡金属图案252和金属图案254可以用作位线。位线结构260可以沿第二方向延伸。多个位线结构260可以沿第一方向布置。
在实施方式中，间隔件可以形成在位线结构260的侧壁上。
在实施方式中，可以形成填充位线结构260之间的部分的第一层间绝缘层。
可以穿过第一层间绝缘层、第一蚀刻停止图案242和垫绝缘图案240形成接触插塞270。接触插塞270可以接触第二杂质区230b。接触插塞270可以位于位线结构260之间。
电容器180可以形成在接触插塞270上。
电容器180可以包括下电极110、介电层结构140和上电极150。介电层结构140可以包括第一氧化锆层120/氧化铪层122/第二氧化锆层124的堆叠件。
电容器180可以具有与如参照图1所示的电容器的结构相同的结构。在实施方式中，电容器可以具有与参照图6至图8所示的电容器中的一种的结构相同的结构。
板电极160可以进一步形成在上电极150上。板电极160可以包括掺杂有杂质的多晶硅。
DRAM装置可以在约-1V至约1V的工作电压范围内工作。在电容器中，介电层结构的介电常数可以在约-1V至约1V的工作电压范围内大大增大，因此电容器的电容可以大大增大。DRAM装置可以具有优异的电特性。
通过总结和回顾，当DRAM装置高度集成时，包括在DRAM中的电容器可能难以具有高电容和低的漏电流。
一个或更多个实施例可以提供具有高电容的电容器。
一个或更多个实施例可以提供包括具有高电容的电容器的DRAM装置。
在示例实施例中，包括在电容器中的介电层结构可以在工作电压范围(例如，约-1V至约1V的工作电压范围)内具有铁电性质。电容器可以在工作电压范围内具有高电容。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般和描述性意义来使用并且并将被解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员自提交本申请之时起将明显的，除非另外具体地指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种电容器，所述电容器包括：
下电极；
介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及
上电极，位于介电层结构上，
其中，氧化铪层具有四方晶相或正交晶相。
2.根据权利要求1所述的电容器，其中，第一氧化锆层和第二氧化锆层均是结晶的。
3.根据权利要求2所述的电容器，其中，第一氧化锆层和第二氧化锆层具有四方晶相。
4.根据权利要求1所述的电容器，其中，氧化铪层具有
Figure FDA0003118840600000011
至
Figure FDA0003118840600000012
的厚度。
5.根据权利要求1所述的电容器，其中，第一氧化锆层和第二氧化锆层中的每个独立地具有
Figure FDA0003118840600000013
至
Figure FDA0003118840600000014
的厚度。
6.根据权利要求1所述的电容器，其中，介电层结构具有
Figure FDA0003118840600000015
至
Figure FDA0003118840600000016
的厚度。
7.根据权利要求1所述的电容器，其中，介电层结构还包括界面层，界面层位于第一氧化锆层与下电极之间。
8.根据权利要求7所述的电容器，其中，界面层包括ZrNbOx层、TiNbOx层或者TiNbOx层和ZrNbOx层的堆叠结构。
9.根据权利要求1至8中的任意一项所述的电容器，其中，介电层结构还包括插入层和第三氧化锆层，插入层包括Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。
10.根据权利要求9所述的电容器，其中，插入层和第三氧化锆层是非晶的。
11.根据权利要求1至8中的任意一项所述的电容器，其中，下电极包括金属、金属氮化物或导电氧化物。
12.一种电容器，所述电容器包括：
下电极；
介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及
上电极，位于介电层结构上，
其中：
介电层结构具有
Figure FDA0003118840600000021
至
Figure FDA0003118840600000022
的厚度，并且
第一氧化锆层、氧化铪层和第二氧化锆层均是结晶的。
13.根据权利要求12所述的电容器，其中，氧化铪层具有四方晶相或正交晶相。
14.根据权利要求12所述的电容器，其中，第一氧化锆层和第二氧化锆层均具有四方晶相。
15.根据权利要求12所述的电容器，其中，氧化铪层具有
Figure FDA0003118840600000023
至
Figure FDA0003118840600000024
的厚度。
16.根据权利要求12所述的电容器，其中，第一氧化锆层和第二氧化锆层中的每个独立地具有
Figure FDA0003118840600000025
至
Figure FDA0003118840600000026
的厚度。
17.根据权利要求12所述的电容器，其中，介电层结构还包括界面层，界面层位于第一氧化锆层与下电极之间。
18.根据权利要求12所述的电容器，其中：
介电层结构还包括插入层和第三氧化锆层，并且
插入层包括Al、Ta、Nb、Mo、W、Ru、V、Y、Sc或Gd的氧化物。
19.一种动态随机存取存储器装置，所述动态随机存取存储器装置包括：
基底；
单元晶体管，位于基底上，单元晶体管包括栅极结构、第一杂质区和第二杂质区；
位线结构，电连接到第一杂质区；以及
电容器，位于位线结构上，电容器电连接到第二杂质区，
其中，电容器包括：下电极；介电层结构，位于下电极上，介电层结构包括顺序地堆叠的第一氧化锆层、氧化铪层和第二氧化锆层；以及上电极，位于介电层结构上，
其中，介电层结构具有
Figure FDA0003118840600000027
至
Figure FDA0003118840600000028
的厚度，并且
其中，氧化铪层具有四方晶相或正交晶相。
20.根据权利要求19所述的动态随机存取存储器装置，其中，第一氧化锆层和第二氧化锆层均是结晶的。
CN202110670117.0A 2020-09-21 2021-06-17 电容器和包括电容器的dram装置 Pending CN114256418A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200121326A KR20220038918A (ko) 2020-09-21 2020-09-21 커패시터 및 이를 포함하는 디램 소자
KR10-2020-0121326 2020-09-21

Publications (1)

Publication Number Publication Date
CN114256418A true CN114256418A (zh) 2022-03-29

Family

ID=76098797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110670117.0A Pending CN114256418A (zh) 2020-09-21 2021-06-17 电容器和包括电容器的dram装置

Country Status (5)

Country Link
US (2) US11678476B2 (zh)
EP (1) EP3971976A1 (zh)
KR (1) KR20220038918A (zh)
CN (1) CN114256418A (zh)
TW (1) TWI769792B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055688A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储阵列及其制备方法、存储器、电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116490059A (zh) * 2022-01-13 2023-07-25 长鑫存储技术有限公司 半导体结构及其制备方法
KR20240039678A (ko) * 2022-09-20 2024-03-27 삼성전자주식회사 커패시터 구조물 및 그 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054073A (ko) 1995-12-27 1997-07-31 김광호 반도체 장치의 커패시터 제조 방법
KR100694390B1 (ko) 2004-06-30 2007-03-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
US7172947B2 (en) * 2004-08-31 2007-02-06 Micron Technology, Inc High dielectric constant transition metal oxide materials
DE112005002160T5 (de) 2004-09-09 2009-03-12 Tokyo Electron Ltd. Dünnfilmkondensator und Verfahren zum Bilden desselben sowie computerlesbares Speichermedium
KR100652420B1 (ko) 2005-03-23 2006-12-01 삼성전자주식회사 유전막 제조방법, 그 유전막을 포함하는 ｍｉｍ 캐패시터의제조방법 및 그 유전막을 제조하기 위한 배치 타입 ａｌｄ장치
KR100818657B1 (ko) 2006-12-27 2008-04-01 주식회사 하이닉스반도체 다층 구조의 유전막 및 그를 구비한 캐패시터의 제조 방법
KR100849854B1 (ko) 2007-02-23 2008-08-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20090122735A (ko) 2008-05-26 2009-12-01 주식회사 동부하이텍 원자층 증착에 의한 커패시터 및 그 제조 방법
US8945675B2 (en) 2008-05-29 2015-02-03 Asm International N.V. Methods for forming conductive titanium oxide thin films
KR20100037970A (ko) 2008-10-02 2010-04-12 주식회사 하이닉스반도체 티타늄질화막 형성 방법 및 그를 이용한 캐패시터 제조 방법
US7820506B2 (en) 2008-10-15 2010-10-26 Micron Technology, Inc. Capacitors, dielectric structures, and methods of forming dielectric structures
US20110256682A1 (en) 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device
JP5932221B2 (ja) * 2011-01-14 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8940388B2 (en) 2011-03-02 2015-01-27 Micron Technology, Inc. Insulative elements
US8574998B2 (en) 2011-12-05 2013-11-05 Intermolecular, Inc. Leakage reduction in DRAM MIM capacitors
KR101720117B1 (ko) 2011-12-14 2017-03-27 인텔 코포레이션 복수의 금속 산화물층들을 구비한 절연체 스택을 갖는 금속―절연체―금속（ｍｉｍ）커패시터
US8741712B2 (en) 2012-09-18 2014-06-03 Intermolecular, Inc. Leakage reduction in DRAM MIM capacitors
KR102406971B1 (ko) 2015-12-24 2022-06-10 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
US10056393B2 (en) 2016-03-01 2018-08-21 Namlab Ggmbh Application of antiferroelectric like materials in non-volatile memory devices
KR102470206B1 (ko) 2017-10-13 2022-11-23 삼성디스플레이 주식회사 금속 산화막의 제조 방법 및 금속 산화막을 포함하는 표시 소자
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
KR102397393B1 (ko) 2017-11-28 2022-05-12 삼성전자주식회사 반도체 장치
JP2019212793A (ja) 2018-06-06 2019-12-12 ソニー株式会社 強誘電記憶装置
US11322504B2 (en) 2018-06-28 2022-05-03 Intel Corporation Ferroelectric-capacitor integration using novel multi-metal-level interconnect with replaced dielectric for ultra-dense embedded SRAM in state-of-the-art CMOS technology
US20200058731A1 (en) 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device
KR102645021B1 (ko) 2019-03-06 2024-03-06 삼성전자주식회사 반도체 장치
US11423951B2 (en) * 2020-01-12 2022-08-23 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055688A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储阵列及其制备方法、存储器、电子设备

Also Published As

Publication number Publication date
US20220093603A1 (en) 2022-03-24
TWI769792B (zh) 2022-07-01
US20230328958A1 (en) 2023-10-12
US11678476B2 (en) 2023-06-13
KR20220038918A (ko) 2022-03-29
TW202213348A (zh) 2022-04-01
EP3971976A1 (en) 2022-03-23
US12029027B2 (en) 2024-07-02

Similar Documents

Publication Publication Date Title
TWI769792B (zh) 電容器以及包括其之動態隨機存取記憶體裝置
US6686620B2 (en) FRAM and method of fabricating the same
US7214982B2 (en) Semiconductor memory device and method of manufacturing the same
US20210242209A1 (en) Dynamic random access memory device and manufacturing method thereof
US20100196592A1 (en) Methods of fabricating capacitors including low-temperature capping layers
US20240164085A1 (en) Capacitor and a dram device including the same
JP2015046554A (ja) 半導体装置及び半導体装置の製造方法
CN112447719A (zh) 在下电极结构上包括支撑图案的半导体器件
US20210391343A1 (en) Methods of Incorporating Leaker Devices into Capacitor Configurations to Reduce Cell Disturb, and Capacitor Configurations Incorporating Leaker Devices
CN1311531A (zh) 具有钌电极的半导体存储器及其制造方法
JP3684059B2 (ja) 半導体装置
KR100358069B1 (ko) 반도체 소자의 캐패시터 제조방법
US20210140049A1 (en) Thin film structure including dielectric material layer, and method of manufacturing the same, and electronic device employing the same
US20230209804A1 (en) Capacitor and dram device including the same
TWI844982B (zh) 電容器
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
US6897510B2 (en) MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication
TWI834216B (zh) 半導體裝置
KR100420405B1 (ko) 강유전체 메모리 소자에서의 캐패시터의 제조방법
CN117500266A (zh) 半导体装置
KR20230052567A (ko) 반도체 장치 및 그 제조방법
KR20120068596A (ko) 지르코늄산화막으로 이루어진 다층구조의 유전체, 이를 구비한 커패시터, 및 이의 제조방법
CN117998841A (zh) 半导体器件及其制造方法
KR20060098643A (ko) 엠아이엠 캐패시터의 형성방법들
KR20080098823A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination