KR101122347B1 - 절연막의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

절연막의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101122347B1
KR101122347B1 KR1020087029310A KR20087029310A KR101122347B1 KR 101122347 B1 KR101122347 B1 KR 101122347B1 KR 1020087029310 A KR1020087029310 A KR 1020087029310A KR 20087029310 A KR20087029310 A KR 20087029310A KR 101122347 B1 KR101122347 B1 KR 101122347B1
Authority
KR
South Korea
Prior art keywords
gas
treatment
film
nitriding
silicon
Prior art date
Application number
KR1020087029310A
Other languages
English (en)
Other versions
KR20090009283A (ko
Inventor
미노루 혼다
요시히로 사토
도시오 나카니시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090009283A publication Critical patent/KR20090009283A/ko
Application granted granted Critical
Publication of KR101122347B1 publication Critical patent/KR101122347B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

절연막의 형성 방법은 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 실리콘 표면에 실리콘 질화막을 형성하는 것과, 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 실리콘 산질화막을 질화 처리하는 것을 포함한다.

Description

절연막의 형성 방법 및 반도체 장치의 제조 방법{METHOD FOR FORMING INSULATING FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판 등의 피처리 기판에 대해, 질화 처리 및 산화 처리를 실행해서 절연막을 형성하는 절연막의 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다．
각종 반도체 장치의 제조 과정에서는 예를 들면 반도체 기판상에 트랜지스터의 게이트 절연막 등으로서, 실리콘 질화막의 형성이 실행된다. 실리콘 질화막을 형성하는 방법으로서는 CVD(Chemical Vapor Deposition)에 의해 실리콘 질화막을 퇴적시키는 방법 이외에, 예를 들면, 플라즈마 처리에 의해서 실리콘 산화막에 질소를 도입하여 실리콘 산질화막을 형성하는 방법이 제안되어 있다 (예를 들면, 일본국 특허공개공보 제2001-274148호).
한편, 근래에는 반도체 장치의 미세화에 수반하여，게이트 절연막의 박막화가 진행되고 있고, 막두께가 수 ㎚로 얇은 게이트 절연막을 형성하는 것이 요구되고 있다. 이 때문에，실리콘을 직접 질화 처리해서 실리콘 질화막을 형성하는 것도 검토되고 있다.
실리콘 기판에 직접 질소를 도입해서 게이트 절연막을 형성하는 방법으로서는 형성되는 게이트 절연막의 막두께를 균일화하고, 등가 환산 막두께(EOT)를 낮게 억제하는 것을 목적으로 해서, 반도체 기판상에 제 1 질화막을 형성하는 질화막 형성 스텝과, 반도체 기판과 상기 질화막의 사이에 제 1 산화층을 형성하는 동시에, 상기 질화막의 위에 제 2 산화층을 형성하는 산화층 형성 스텝과, 상기 제 2 산화층을 질화하는 것에 의해서 제 2 질화막 또는 산화 질화막을 상기 제 1 질화막상에 형성하는 산화층 질화 스텝을 포함하는 절연막의 형성 방법이 제안되고 있다(예를 들면, 일본국 특허공개공보 제2005-93805호).
상기 일본국 특허공개공보 제2005-93865호에 개시된 방법은 실리콘 기판을 직접 질화 처리하고, 실리콘 질화막을 형성한 후, 또한 산화 처리와 질화 처리를 실행하는 것에 의해, 실리콘 기판의 계면측으로부터, 실리콘 산화층, 제 1 실리콘 질화막 및 제 2 실리콘 질화막(또는 실리콘 산질화막)을 형성하고 있다. 그러나, 이 방법에 의해 형성된 게이트 절연막의 경우, 계면준위 및 고정 전하가 존재함으로써, 임계값 전압이 변화하고, 플랫 밴드 전압(Vfb)도 커져 버리기 때문에, 트랜지스터에 있어서의 전자나 정공의 이동도에 악영향을 준다고 고려된다. 이와 같이, 일본국 특허공개공보 제2005-93865호에 개시된 기술에서는 트랜지스터에 우수한 전기적 특성을 초래하는 양질의 게이트 절연막을 형성하는 것은 곤란하다.
본 발명의 목적은 플라즈마를 이용해서 실리콘을 직접 질화 처리하고, 전기적 특성이 우수하며, 양질로 얇은 절연막을 형성할 수 있는 절연막의 형성 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 상기와 같은 절연막을 게이트 절연막을 포함하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점에 의하면, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것을 포함하는 절연막의 형성 방법이 제공된다.
본 발명의 제 2 관점에 의하면, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것을 포함하는 절연막의 형성 방법이 제공된다.
본 발명의 제 3 관점에 의하면, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것과, 상기 실리콘 산질화막의 질화 처리후의 피처리 기판을 열처리하는 것을 포함하는 절연막의 형성 방법이 제공된다.
상기 제 1 내지 제 3 관점에 있어서, 상기 실리콘의 질화 처리 및 상기 실리콘 산질화막의 질화 처리는 희가스와 질소 함유 가스의 플라즈마에 의해 질화 처리를 실행하는 것이어도 좋다. 또한, 상기 실리콘의 질화 처리 및 상기 실리콘 산질화막의 질화 처리는 복수의 슬롯을 갖는 평면 안테나에 있어서 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소 함유 플라즈마에 의해 실행할 수 있다. 이 경우에, 상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 갖는 유전체 플레이트를 개재시켜서 질화 처리를 실행하도록 할 수 있다. 또한, 상기 실리콘의 질화 처리에 의해 형성되는 실리콘 질화막의 막두께는 0.5～2㎚인 것이 바람직하다.
또한, 상기 제 1 내지 제 3 관점에 있어서, 상기 N2O 분위기에서의 열처리는 N2O 가스와 N2 가스의 혼합 가스 분위기 또는 N2O 가스 단독의 분위기에서 실행할 수 있다. 이 경우에, N2O의 유량이 50～6000mL/min(sccm), N2 유량이 0～3000mL/min(sccm)이면 좋다. 또한, 처리압력은 133.3～1333Pa인 것이 바람직하다. 또한, 처리온도는 900～1200℃인 것이 바람직하며, 1000～1200℃가 더욱 바람직하다.
또한, 상기 제 3 관점에 있어서, 상기 실리콘 산질화막의 질화 처리후의 열처리는 N2 가스 분위기, O2 가스 분위기 또는 N2와 O2의 혼합 가스 분위기에서 실행할 수 있다. 이 경우에, O2/N2비가 0～0.01이면 좋다. 또한, 처리압력이 133.3～1333Pa인 것이 바람직하다. 또한, 처리온도가 800℃～1200℃인 것이 바람직하다.
본 발명의 제 4 관점에 의하면, 실리콘 기판상에 게이트 절연막을 형성하는 것과, 상기 게이트 절연막의 위에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서, 상기 게이트 절연막은, 상기 실리콘 기판의 표면을 질화하는 질화 처리를 실시하여, 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것을 포함하는 방법에 의해 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 5 관점에 의하면，실리콘 기판상에 게이트 절연막을 형성하는 것과, 상기 게이트 절연막의 위에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서, 상기 게이트 절연막은, 상기 실리콘 기판의 표면을 질화하는 질화 처리를 실시하여, 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것을 포함하는 방법에 의해서 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 6 관점에 의하면, 실리콘 기판상에 게이트 절연막을 형성하는 것과, 상기 게이트 절연막의 위에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서, 상기 게이트 절연막은, 상기 실리콘 기판의 표면을 질화하는 질화 처리를 실시하여, 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것과, 상기 실리콘 산질화막의 질화 처리후의 피처리 기판을 열처리하는 것을 포함하는 방법에 의해서 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 7 관점에 의하면，컴퓨터상에서 동작하고, 질화 처리 장치 및 열처리 장치를 포함하는 기판 처리 시스템을 제어하는 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것을 포함하는 절연막의 형성 방법이 실행되도록, 컴퓨터에 상기 기판 처리 시스템을 제어시키는 기억 매체가 제공된다.
본 발명의 제 8 관점에 의하면, 컴퓨터상에서 동작하고, 질화 처리 장치 및 열처리 장치를 포함하는 기판 처리 시스템을 제어하는 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것을 포함하는 절연막의 형성 방법이 실행되도록, 컴퓨터에 상기 기판 처리 시스템을 제어시키는 기억 매체가 제공된다.
본 발명의 제 9 관점에 의하면，컴퓨터상에서 동작하고, 질화 처리 장치 및 열처리 장치를 포함하는 기판 처리 시스템을 제어하는 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 질화하는 질화 처리를 실시하여, 상기 실리콘 표면에 실리콘 질화막을 형성하는 것과, 상기 실리콘 질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리하여 실리콘 산질화막을 형성하는 것과, 상기 실리콘 산질화막을 질화 처리하는 것과, 상기 실리콘 산질화막의 질화 처리후의 피처리 기판을 열처리하는 것을 포함하는 절연막의 형성 방법이 실행되도록, 컴퓨터에 상기 기판 처리 시스템을 제어시키는 기억 매체가 제공된다.
본 발명에 의하면, 실리콘 기판을 직접 질화 처리해서 얻어지는 실리콘 질화막을 N2O 분위기에서 열산화 처리해서 실리콘 산질화막을 형성하는 것에 의해, 막의 깊이 방향에 질소 및 산소의 농도 구배를 갖는 절연막을 형성할 수 있다. 이 절연막은 막중의 고정 전하가 적고, 플랫 밴드 전압(Vfb)을 작게 억제할 수 있기 때문에, 예를 들면 트랜지스터의 게이트 절연막으로서 사용한 경우에 우수한 전기적 특성을 갖는 절연막이다. 이와 같이 게이트 절연막을 형성할 수 있는 본 발명 방법은 미세화가 진행되는 트랜지스터 등의 반도체 장치의 제조 과정에서, 예를 들면 2㎚ 이하(바람직하게는 0.5～1㎚)의 얇은 게이트 절연막 등을 형성하는 목적에서 유리하게 이용할 수 있다.
도 1은 본 발명에 의한 절연막의 제조공정의 1예를 나타내는 흐름도.
도 2는 도 1의 각 스텝에 대응하는 기판 표면 부근의 상태를 나타내는 공정 단면도.
도 3은 도 1의 각 스텝에 대응하는 절연막중의 질소 및 산소 프로파일을 나타내는 도면.
도 4는 본 발명의 절연막의 형성에 이용 가능한 기판 처리 시스템의 개략구성도.
도 5는 도 4의 기판 처리 시스템에 탑재된 플라즈마 처리 장치를 나타내는 개략 단면도.
도 6은 도 5의 플라즈마 처리 장치의 플레이트를 나타내는 평면도.
도 7은 도 5의 플라즈마 처리 장치의 플레이트를 나타내는 주요부 단면도.
도 8은 도 5의 플라즈마 처리 장치의 평면 안테나 부재를 나타내는 평면도.
도 9는 도 4의 처리 시스템에 탑재된 열처리 장치를 나타내는 개략 단면도.
도 10A는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정을 나타내는 공정 단면도이며, 소자 분리층을 형성한 상태를 나타내는 도면.
도 10B는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정을 나타내는 공정 단면도이며, 절연막을 형성한 상태를 나타내는 도면.
도 10C는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정을 나타내는 공정 단면도이며, 트랜지스터를 형성한 상태를 나타내는 도면.
도 11A는 실리콘 질화막이 형성된 웨이퍼에 대해 N2O 분위기에서의 열처리에 의해 실리콘 산질화막을 형성했을 때의 막중의 산소 농도를 XPS 분석에 의해서 측정한 결과를 나타내는 그래프.
도 11B는 실리콘 질화막이 형성된 웨이퍼에 대해 N2O 분위기에서의 열처리에 의해 실리콘 산질화막을 형성했을 때의 막중의 질소농도를 XPS 분석에 의해서 측정한 결과를 나타내는 그래프.
도 12는 트랜지스터의 Gmmax와 EOT의 관계를 나타내는 그래프.
도 13은 열산화 처리의 온도와 Gmmax의 관계를 나타내는 그래프.
도 14는 열산화 처리의 온도와 Jg의 관계를 나타내는 그래프.
도 15는 실리콘 산질화막의 막두께와 막중의 질소농도와 처리압력의 관계를 나타내는 그래프.
도 16A는 실리콘 산질화막의 형성 조건에 의한 막의 깊이 방향의 질소 원자 농도 프로파일을 나타내는 그래프.
도 16B는 실리콘 산질화막의 형성 조건에 의한 막의 깊이 방향의 산소 원자 농도 프로파일을 나타내는 그래프.
도 16C는 실리콘 산질화막의 형성 조건에 의한 막의 깊이 방향의 실리콘 원자 농도 프로파일을 나타내는 그래프.
도 17은 각 시험 구분의 Gmmax를 나타내는 그래프 도면.
도 18은 각 시험 구분의 Jg를 나타내는 그래프 도면.
이하, 적절히 첨부 도면을 참조해서 본 발명의 실시형태에 대해 구체적으로 설명한다.
도 1은 본 발명의 절연막의 제조 방법에 있어서의 수순의 일예를 나타내는 흐름도이다. 여기서는 트랜지스터의 게이트 절연막으로서 이용 가능한 절연막의 형성을 예로 들어 설명한다. 또한, 도 2는 도 1에 있어서의 스텝 S1～스텝 S4의 각 공정에 대응한 반도체 웨이퍼 표면의 모식도이며, 도 3(a)～(d)는 상기 각 공정 후에 있어서의 절연막중의 깊이 방향에 있어서의 질소(N) 및 산소(O)의 프로파일을 나타내고 있다.
우선, 스텝 S1에서는 반도체 웨이퍼(이하, 단지 「웨이퍼」라 함) W 등의 실리콘 기판(301)에 대해 질화 처리를 실행한다(제 1 질화 처리 공정). 이 제 1 질화 처리 공정에 의해, 실리콘 기판(301)의 실리콘층(302)의 위에 실리콘 질화막(SiN막)(303)이 형성된다. 이 스텝 S1의 질화 처리는 각종 방법 예를 들면 열 프로세스, 플라즈마 처리 등으로 실행하는 것이 가능하며, 특히 한정되는 것은 아니다. 그러나, 특히 1㎚ 이하의 얇은 실리콘 질화막(303)을 형성할 수 있는 관점에서, 고밀도이고 또한 전자온도가 0.5～1[eV]로 낮고, 저이온 에너지에서의 처리가 가능한 예를 들면 도 5에 나타내는 플라즈마 처리 장치(100)(후술)를 사용해서 플라즈마 질화 처리하는 것이 바람직하다.
플라즈마 처리 장치를 이용해서 플라즈마 질화 처리를 실행하는 경우에는 예를 들면 Ar 등의 희가스 유량을 100～6000mL/min(sccm), N2 가스 유량을 10～2000mL/min(sccm)으로 설정한다. 이 경우, Ar과 N2의 유량비 Ar/N2는 0.5～600, 바람직하게는 2～200으로 할 수 있다. 그리고, 챔버내를 66.7～1333Pa(0.05～10Torr), 바람직하게는 200～667Pa(1.5～5Torr), 바람직하게는 200～266.6Pa(1.5～2Torr)의 처리압력으로 조정하고, 웨이퍼 W의 온도를 300～800℃, 바람직하게는 400～800℃, 더욱 바람직하게는 600～800℃ 정도로 가열한다. 또한, 마이크로파 파워는 500～2000W로 하는 것이 바람직하다. 또, 플레이트(60)(후술)를 배비하지 않는 경우에는 133.3～1333Pa(1～10Torr)의 처리압력으로 조정하는 것이 바람직하다. 이와 같이, 스텝 S1의 제 1 질화 처리 공정에서는 래디컬 성분을 주체로 하는 플라즈마가 생성하는 조건에서 질화 처리를 실행하는 것이 바람직하다.
이 스텝 S1 종료시의 실리콘 질화막(303)은 그 물리 막두께가 1㎚ 정도이어도 게이트 리크 전류(Jg)가 작으며, 양질의 게이트 절연막의 상태이다. 그러나, 이 상태에서는 도 3(a)에 나타내는 바와 같이, 실리콘 질화막(303)중의 실리콘층(302)과의 계면에서는 고정 전하가 형성되기 때문에, 캐리어의 이동도가 저하하고, 트랜지스터의 임계값 전압(Vth) 시프트가 일어나, 높은 Gm(전달 콘덕턴스)이나 높은 온 전류(Ion) 특성이 얻어지지 않는다. Gm, Ion 특성은 게이트 절연막으로서의 디바이스의 신뢰성에 큰 요인으로 된다.
다음에, 스텝 S2에서는 실리콘 질화막(303)이 형성된 실리콘 기판(301)을 예를 들면 도 9에 나타내는 열처리 장치(101)(후술)를 사용해서 산화 처리(열산화; 제 1 어닐)한다. 이것에 의해, 실리콘 질화막(303)에 산소가 도입되고, 표면측으로부터 실리콘층(302)과의 계면을 향해 산소 농도가 감소하는 방향으로 농도 구배를 갖는 실리콘 산질화막(SiON막)(304)이 형성된다. 이 산화 처리의 조건으로서는 N2O 가스와 N2 가스의 혼합 가스 또는 N2O 가스를 이용하고, N2O 유량 50～6000mL/min(sccm), N2 유량 0～6000mL/min(sccm)으로 하는 것이 바람직하며, 이 때의 N2O 분압으로서는 3.3Pa 이상 133.3Pa 이하가 바람직하다. 또한, 처리압력은 133.3～1333Pa로 하고, 900℃ 이상 1200℃ 이하의 처리온도에서 0.1～2분간정도 열처리하는 것이 바람직하다. 또, 처리온도는 고온일수록 바람직하며, 1000℃ 이상이 바람직하고, 1000～1200℃가 더욱 바람직하다.
이와 같이, N2O 가스 분위기하에서 1000～1200℃의 고온에서 열산화 처리하여 얻어진 실리콘 산질화막(304)은 도 3(b)에 나타내는 바와 같이, 표면측의 질소농도가 낮고, 실리콘층(302)과의 계면측을 향함에 따라 깊이 방향으로 막중의 질소 농도가 증가하고, 또한 계면에서는 질소 농도가 저하된 프로파일을 갖고 있다. 한편, 산소 농도는 전체적인 경향으로서 실리콘 산질화막(304)의 표면측에서 실리콘층(302)의 계면측을 향함에 따라 감소하지만, 계면에도 어느 정도의 레벨의 산소 농도로 산소가 도입된 프로파일을 갖고 있다. 이러한 질소/산소 농도 프로파일을 갖는 실리콘 산질화막(304)은 실리콘층(302)과의 계면에 Si-O가 형성되는 것에 의 해, 절연막중의 고정 전하를 감소시킬 수 있다.
즉, Si-SiN이 Si-SiO가 되는 것에 의해 계면준위가 감소하고, 플랫 밴드 전위(Vfb)를 작게 할 수 있다. 또한, 트랜지스터의 임계값 전압(Vth) 시프트가 개선되는 동시에, 충분히 높은 Gm이나 Ion 특성 등이 얻어지고, 디바이스 특성이 향상한다.
이상의 스텝 S1의 제 1 질화 처리 공정 및 스텝 S2의 산화 처리 공정을 실행하는 것에 의해, Gm이 높고, 리크 전류 및 Vfb가 억제되어, 전기적 특성이 우수한 절연막을 형성할 수 있지만, 이들 스텝 S1 및 스텝 S2의 처리에 더하여, 또한 스텝 S3의 제 2 질화 처리 공정을 실시해도 좋고, 이것에 의해, 더욱 리크 전류 및 Vfb를 작게 할 수 있다. 또한, 이들 스텝 S1～스텝 S3의 처리에 가하여, 또한 스텝 S4의 어닐 공정을 실시할 수도 있다. 스텝 S1～스텝 S3의 처리 또는 스텝 S1～스텝 S4의 처리를 실행하는 것에 의해서, 더욱 우수한 전기적 특성을 구비한 절연막을 형성할 수 있으며, 우수한 디바이스 특성이 얻어진다.
스텝 S3에서는 플라즈마 처리 장치로서, 예를 들면 도 5에 나타내는 플라즈마 처리 장치(100)(후술)를 이용하여 실리콘 산질화막(SiON막)(304)의 표면측만을 플라즈마 질화 처리한다(제 2 질화 처리 공정). 이 스텝 S3의 질화 처리에 의해, 실리콘 산질화막(304)의 표면측(예를 들면 깊이 방향으로 0.5㎚까지)에 새로이 질소가 도입되고, 도 3(c)에 나타낸 바와 같이, 스텝 S2 종료시[도 3(b) 참조]에 비해 표층의 질소농도가 상승한 실리콘 산질화막(305)이 형성된다. 이와 같이, 표면측의 질소농도를 상승시키는 것에 의해, 트랜지스터의 임계값 전압(Vth) 시프트 억 제 효과, 높은 Gm, 높은 Ion 특성을 유지한 상태에서 리크 전류의 방지 및 붕소의 관통 방지를 도모하는 것이 가능하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
플라즈마 처리 장치를 이용하여 기판 표면의 질화 처리를 실행하는 경우의 조건으로서는 예를 들면 Ar 등의 희가스 유량을 100～6000mL/min(sccm), N2 가스 유량을 5～2000mL/min(sccm)으로 설정한다. 이 경우, Ar과 N2의 유량비 Ar/N2는 0.5～600, 바람직하게는 2～200으로 할 수 있다. 그리고, 챔버내를 0.66～1333Pa(5mTorr～10Torr), 바람직하게는 1.33～26.6Pa(5mTorr～0.2Torr), 바람직하게는 1.33～12Pa(5～90mTorr)의 처리압력으로 조정하고, 웨이퍼 W의 온도를 200～600℃, 바람직하게는 200～400℃, 더욱 바람직하게는 300～400℃ 정도로 가열한다. 또한, 마이크로파 파워는 500～2000W로 하는 것이 바람직하다.
또, 플레이트(60)를 배비하지 않는 경우에는 6.6～26.6Pa(0.05～0.2Torr)의 처리압력으로 조정하는 것이 바람직하다.
이와 같이, 스텝 S3의 제 2 질화 처리 공정에서는 이온 성분이 주가 되는 플라즈마를 생성해서 질화를 실행하는 것이 바람직하다. 이러한 플라즈마는 1～2[ev]의 전자 온도이고, 1×1010/㎤～5×1012/㎤의 고밀도인 것이 바람직하다.
이상의 스텝 S1 내지 스텝 S3의 처리에 의해, 실리콘 기판(301)의 실리콘층(302)상에, 표면 부근에서 실리콘층(302)과의 계면을 향해 일정 레벨의 질소가 도입되고, 계면에서는 깊이 방향으로 질소농도가 감소해 가는 프로파일을 갖는 실리콘 산질화막(305)이 형성된다.
다음에, 스텝 S4에서는 실리콘 산질화막(305)의 막질을 치밀하게 해서 절연 특성을 향상시키기 위해 어닐을 실행한다. 이 어닐은 예를 들면 도 9에 나타내는 열처리 장치(101)를 사용해서 실행할 수 있다. 이 때의 어닐은 N2 가스, N2O 가스 또는 O2 가스 혹은 이들 혼합 가스 분위기, 바람직하게는 N2 가스, O2 가스 또는 N2와 O2의 혼합 가스 분위기에서 실행할 수 있다. 여기서, N2 유량, N2O 유량 또는 O2 유량은 각각 100～6000mL/min(sccm)이 바람직하다. 또한, O2/N2=0～0.01이 바람직하다. 처리압력은 66.7Pa 이상이 바람직하고, 더욱 바람직하게는 133.3～1333Pa이며 처리온도는 800℃～1200℃가 바람직하고, 800～1000℃가 더욱 바람직하다. 처리 시간은 0. 5～2분간 정도로 하는 것이 바람직하다. 이 스텝 S4의 어닐의 종료후는 도 3(d)에 나타내는 바와 같이, 절연막(306) 중의 질소와 산소의 깊이 방향의 프로파일은 스텝 S3 종료시[도 3(c) 참조]에 비해 거의 변화하지 않는다. 그러나, 어닐에 의해서 절연막중의 Si-N 결합에 있어서의 결함 부위가 또한 수복되기 때문에, 경시적인 N빠짐이 적고, 치밀하고 양질의 실리콘 산질화막을 형성할 수 있다.
이상의 스텝 S1～스텝 S4의 처리에 의해, 예를 들면 총막두께가 1㎚ 이하, 바람직하게는 0.5～1㎚ 정도의 절연막(306)을 제조할 수 있다. 이 절연막(306)은 상기와 같이 막중의 고정 전하 및 계면준위가 적고, 플랫 밴드 전위(Vfb)가 낮기 때문에, 트랜지스터의 게이트 절연막으로서 사용한 경우에 Ion 특성이 우수하고, 높은 Gm이 얻어지며, Vth 시프트가 잘 일어나지 않아, 우수한 전기적 특성을 갖는 절연막이다. 이 절연막을 적용함으로써, 신뢰성이 우수한 디바이스를 제조할 수 있 다.
다음에, 도 4는 본 발명의 게이트 절연막의 제조 방법을 실시함에 있어서 바람직하게 사용 가능한 기판 처리 시스템(200)의 개략 구성을 나타내는 모식도이다. 이 기판 처리 시스템(200)의 대략 중앙에는 웨이퍼 W를 반송하기 위한 반송실(131)이 배치되어 있다. 이 반송실(131)의 주위를 둘러싸도록, 웨이퍼 W에 플라즈마 질화 처리를 실행하는 플라즈마 처리 장치(100), 웨이퍼 W에 열산화 처리를 포함하는 열처리를 실행하는 열처리 장치(101), 각 처리실간의 연통/차단의 조작을 실행하는 게이트 밸브(도시 생략), 반송실(131)과 대기 반송실(140)의 사이에서 웨이퍼 W의 수수를 실행하는 2기의 로드록 유닛(134 및 135)이 배치되어 있다.
로드록 유닛(134, 135)의 옆에는 각종 예비 냉각 내지 냉각 조작을 실행하기 위한 예비 냉각 유닛(145), 냉각 유닛(146)이 각각 배치되어 있다. 또, 로드록 유닛(134, 135)을 냉각 유닛으로서 사용하는 경우에는 예비 냉각 유닛(145), 냉각 유닛(146)은 설치하지 않아도 좋다.
반송실(131)의 내부에는 반송 아암(137 및 138)이 배치되어 있고, 상기 각 유닛과의 사이에서 웨이퍼 W를 반송할 수 있다.
로드록 유닛(134 및 135)에 접속해서, 반송 수단(141 및 142)이 배비된 대기 반송실(140)이 마련되어 있다. 이 대기 반송실(140)은 다운 플로의 청정공기에 의해 깨끗한 환경이 유지된 상태에 있다. 대기 반송실(140)에는 카세트 유닛(143)이 접속되어 있고, 반송 수단(141 및 142)에 의해, 카세트 유닛(143)상에 세트된 4대의 카세트(144)와의 사이에서 웨이퍼 W를 반입 반출할 수 있도록 되어 있다. 또한, 대기 반송실(140)에 인접해서 얼라인먼트 바(147)가 마련되어 있으며, 여기서 웨이퍼 W의 얼라인먼트가 실행된다.
또한, 기판 처리 시스템(200)의 각 구성부는 CPU를 구비한 프로세스 컨트롤러(150)에 의해 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(150)에는 공정 관리자가 기판 처리 시스템(200)을 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 기판 처리 시스템(200)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(151)가 접속되어 있다.
또한, 프로세스 컨트롤러(150)에는 기판 처리 시스템(200)에서 실행되는 각종 처리를 프로세스 컨트롤러(150)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(152)가 접속되어 있다.
그리고, 필요에 따라, 사용자 인터페이스(151)로부터의 지시 등으로 임의의 레시피를 기억부(152)로부터 호출해서 프로세스 컨트롤러(150)에 실행시킴으로써, 프로세스 컨트롤러(150)의 제어 하에서, 기판 처리 시스템(200)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
다음에, 도 5는 기판 처리 시스템(200)에 있어서의 플라즈마 질화 처리 유닛으로서의 플라즈마 처리 장치(100)의 일예를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치(100)는 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line S1ot Antenna; 래디얼 라인 슬롯 안테나)을 이용하여 처리실내에 마이크로파를 도입해서 플라즈마를 발생시키는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 예를 들면 1×1010～5×1012/㎤의 플라즈마 밀도이고, 또한 0.5～2[eV]의 전자온도를 갖는 플라즈마에 의한 처리가 가능하다. 따라서, 예를 들면 MOS(Metal-Oxide-Silicon) 트랜지스터 등의 각종 반도체 장치의 제조 과정에 있어서의 게이트 절연막의 형성 등의 목적에서 바람직하게 이용 가능한 것이다.
또, 플레이트(60)(후술)를 사용하는 경우에는 제 1 플라즈마 영역 S1에서는 1～2[eV], 제 2 플라즈마 영역 S2에서는 0.5～1[eV] 미만의 전자온도를 갖는 래디컬 성분의 플라즈마가 생성되므로, 낮은 데미지의 플라즈마 처리가 가능하게 된다.
상기 플라즈마 처리 장치(100)는 기밀하게 구성되고, 접지된 대략 원통형상의 챔버(1)를 갖고 있다. 챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있으며, 저벽(1a)에는 이 개구부(10)와 연통되고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다.
챔버(1)내에는 피처리 기판인 웨이퍼 W를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어지는 탑재대(2)가 마련되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙에서 위쪽으로 연장하는 원통형상의 AlN 등의 세라믹스로 이루어지는 지지부재(3)에 의해 지지되어 있다. 탑재대(2)의 외연(外延)부에는 웨이퍼 W를 가 이드하기 위한 가이드 링(4)이 마련되어 있다. 또한, 탑재대(2)에는 저항 가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전되는 것에 의해 탑재대(2)를 가열해서, 그 열로 피처리 기판인 웨이퍼 W를 가열한다. 이 때, 예를 들면 실온에서 800℃까지의 범위에서 온도 제어 가능하게 되어 있다. 또, 챔버(1)의 내주에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는 챔버(1)내를 균일하게 배기하기 위해, 다수의 배기 구멍(8a)을 갖는 배플 플레이트(8)가 환상으로 마련되고, 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
탑재대(2)에는 웨이퍼 W를 지지해서 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
탑재대(2)의 위쪽에는 플라즈마중의 이온에너지를 감쇠시키기 위한 플레이트(60)가 배비되어 있다. 이 플레이트(60)를 이용하는 것에 의해, 박막 예를 들면 1㎚ 이하의 얇은 막두께로 실리콘 질화막을 형성할 때에 막두께의 제어성이 양호하게 되는 이점이 있다. 이 플레이트(60)는 예를 들면 석영, 사파이어, SiN, SiC, Al2O3, AlN 등의 세라믹스의 유전체나, 폴리 실리콘, 단결정 실리콘, 아몰퍼스 실리콘 등에 의해 구성되어 있다. 이들 중에서도 메탈 오염을 방지함에 있어서는 석영, SiN, 폴리 실리콘, 단결정 실리콘, 아몰퍼스 실리콘 등의 실리콘계의 고순도 재료가 바람직하다. 그리고, 플레이트(60)는 그 외주부가, 챔버(1)내의 라이너(7)로부터 내측을 향해 전체 둘레에 걸쳐 돌출된 지지부(70)와 걸어맞추는 것에 의해 지지 되어 있다. 또, 플레이트(60)는 다른 방법으로 지지될 수도 있다.
플레이트(60)의 부착 위치는 웨이퍼 W에 근접한 위치가 바람직하고, 플레이트(60)와 웨이퍼 W의 거리(높이 H2)는 예를 들면 3～50㎜가 바람직하며, 25～35㎜정도로 하는 것이 더욱 바람직하다. 이 경우, 플레이트(60)의 상면과 투과판(28)(후술)의 하면의 거리(높이 H1)는 예를 들면 30～150㎜가 바람직하고, 50～100㎜정도로 하는 것이 더욱 바람직하다. 이러한 위치에 플레이트(60)를 배비하는 것에 의해, 플라즈마 데미지를 억제하면서 실리콘을 균일하게 질화하는 것이 가능하게 된다.
플레이트(60)를 경계로 해서, 그 위쪽에는 제 1 플라즈마 영역 S1이 형성되고, 그 아래쪽에는 제 2 플라즈마 영역 S2가 형성된다. 제 1 플라즈마 영역 S1과 제 2 플라즈마 영역 S2의 용적은 동일하거나, 혹은 제 2 플라즈마 영역 S2쪽이 작아지도록 설정하는 것이 바람직하다. 제 1 플라즈마 영역 S1의 높이 H1과, 제 2 플라즈마 영역 S2의 높이 H2의 비(H1/H2)는 예를 들면 0.6～50으로 하는 것이 바람직하고, 1.4～4로 하는 것이 더욱 바람직하다.
플레이트(60)에는 복수의 관통구멍(60a)이 형성되어 있다. 도 6 및 도 7은 플레이트(60)의 상세를 나타내는 도면이다. 도 6은 플레이트(60)를 위에서 본 상태를 나타내고 있고, 도 7은 플레이트(60)의 주요부 단면을 나타내고 있다.
플레이트(60)의 관통구멍(60a)은 도 6중, 파선으로 나타내는 웨이퍼 W의 탑재 영역에 대해 관통구멍(60a)의 배치 영역이 약간 커지도록 대략 균등하게 배치되 어 있다. 구체적으로는 예를 들면 도 6에서는 300㎜직경의 웨이퍼 W에 대해 관통구멍(60a)의 배치 영역의 외연을 연결하는 원의 직경에 상당하는 길이 L이 웨이퍼 W의 외주연으로부터 관통구멍(60a)의 피치 이상, 예를 들면 대략 5～30㎜ 외측으로 확대되도록 해서 관통구멍(60a)이 배치되어 있다. 또, 관통구멍(60a)을 플레이트(60)의 전체면에 배치할 수도 있다. 이와 같이 웨이퍼 직경보다 넓게 관통구멍(60a)을 배치하는 것에 의해, 질화 처리를 균일하게 할 수 있다.
관통구멍(60a)의 직경 D1은 임의로 설정하는 것이 가능하며, 예를 들면 2～15㎜가 바람직하고, 2.5～10㎜가 더욱 바람직하다. 또, 도 6은 관통구멍(60a)의 직경이 10㎜의 예이다. 플레이트(60)내에서 관통구멍(60a)의 위치에 따라 구멍의 크기를 변화시켜도 좋고, 또한 관통구멍(60a)의 배치도 예를 들면 동심원형상, 방사상, 나선형상 등의 임의의 배열을 선택할 수 있다. 또한, 플레이트(60)의 두께(T1)는 예를 들면 2～20㎜ 정도가 바람직하고, 2～5㎜ 정도로 설정하는 것이 더욱 바람직하다. 이와 같이 관통구멍(60a)의 직경을 규정하는 것에 의해서 Vdc (= Vf-Vp, 즉, 플로팅 전위(Vf)와 플라즈마 전위(Vp)의 전위차)를 저감하고, 웨이퍼 W에의 이온 데미지를 작게 할 수 있어, 균일한 질화 처리가 가능하게 된다.
이 플레이트(60)는 플라즈마의 이온 에너지 총량을 저감시키는 이온 에너지 저감 수단으로서 작용하는 것이다.
즉, 유전체의 플레이트(60)를 배비하는 것에 의해, 주로 플라즈마중의 래디컬을 통과시키고, 이온의 대부분을 차단하는 것이 가능하게 된다. 이 목적을 위해서는 후술하는 바와 같이, 플레이트(60)의 관통구멍(60a)의 개구 면적, 관통구 멍(60a)의 직경 D1, 더 나아가서는 관통구멍(60a)의 형상이나 배치, 플레이트(60)의 두께 T1(즉, 벽(60b)의 높이), 플레이트(60)의 설치 위치(웨이퍼 W로부터의 거리) 등을 종합적으로 고려하는 것이 바람직하다. 예를 들면, 관통구멍(60a)의 구멍 직경을 2.5～10㎜로 한 경우, 웨이퍼 W에 대응하는 플레이트(60)의 영역내(즉, 웨이퍼 W에 중첩되는 범위)에서, 웨이퍼 W의 면적에 대한 관통구멍(60a)의 합계의 개구 면적의 비율이 10～50%로 되도록 하는 것이 바람직하다. 개구 면적 비율을 제어함으로써, 이온 에너지가 억제되고, 낮은 Vdc의 상태에서 질화 처리할 수 있다.
또, 도 5에 나타내는 플라즈마 처리 장치(100)에서는 플레이트(60)를 1개 배치했지만, 필요에 따라 플레이트를 ２개 이상 중첩해서 배치할 수도 있다. 관통구멍(60a) 등의 개구 면적이나 그 비율 등은 플라즈마 질화 처리의 대상이나 처리 조건 등에 따라 적절히 조정할 수 있다.
챔버(1)의 측벽에는 환상을 이루는 가스 도입 부재(15)가 마련되어 있고, 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 또, 가스 도입 부재는 샤워 형상으로 배치해도 좋다. 이 가스 공급계(16)는 예를 들면 Ar 가스 공급원(17), N2 가스 공급원(18)을 갖고 있으며, 이들 가스가 각각 가스 라인(20)을 거쳐서 가스 도입 부재(15)에 이르고, 가스 도입 부재(15)로부터 챔버(1)내에 도입된다. 가스 라인(20)의 각각에는 매스플로 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다. 또, 상기 N2 가스 대신에, 질소 함유 가스로서는 예를 들면 NH3 가스, N2와 H2의 혼합 가스, 히드라진 등을 이용할 수도 있지만, H에 의해 댕글링 본드(dangling bond) 결함을 발생하기 쉬우므로, 수소를 함유하지 않은 N2 등의 질소 함유 가스가 바람직하다. 또한, 상기 Ar 가스 대신에 Kr, Xe, He 등의 희가스를 이용할 수도 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있으며, 이 배기관(23)에는 고속진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시키는 것에 의해 챔버(1)내의 가스가 배기실(11)의 공간(11a)내에 균일하게 배출되고, 배기관(23)을 거쳐서 배기된다. 이것에 의해 챔버(1)내를 소정의 진공도, 예를 들면 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼 W의 반입 반출을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트 밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있으며, 이 개구부의 주연부를 따라 링형상의 지지부(27)가 돌출되어 마련되어 있고, 이 지지부(27)에 유전체, 예를 들면 석영이나 Al2O3, AlN 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 투과판(28)이 시일부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(11)내는 기밀하게 유지된다.
투과판(28)의 위쪽에는 탑재대(2)와 대향하도록, 원판형상의 평면 안테나 부재(31)가 마련되어 있다. 이 평면 안테나 부재(31)는 챔버(1)의 측벽 상단에 걸어 고정되어 있다. 평면 안테나 부재(31)는 예를 들면 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 이루어지고, 마이크로파를 방사하는 다수의 슬롯 형상의 구멍(32)이 소정의 패턴으로 관통해서 형성된 구성으로 되어 있다. 이 구멍(32)은 예를 들면 도 8에 나타내는 바와 같이 긴 형상을 이루는 것이 쌍을 이루고, 전형적으로는 쌍을 이루는 마이크로파 방사 구멍(32)끼리가 「T」자 형상으로 배치되며, 이들 쌍이 복수, 동심원형상으로 배치되어 있다. 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정되며, 예를 들면 구멍(32)의 간격은 λg/4, λg/2 또는 λg로 되도록 배치된다. 또, 도 8에 있어서, 동심원형상으로 형성된 인접하는 구멍(32)끼리의 간격을 △r로 나타내고 있다. 또한, 구멍(32)은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 구멍(32)의 배치 형태는 특히 한정되지 않으며, 동심원형상 이외에 예를 들면, 나선형상, 방사상으로 배치할 수도 있다.
이 평면 안테나 부재(31)의 상면에는 진공보다 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다. 또, 평면 안테나 부재(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나 부재(31)의 사이는 각각 밀착시켜도 이간시켜도 좋다.
챔버(1)의 상면에는 이들 평면 안테나 부재(31) 및 지파재(33)를 덮도록, 예를 들면 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 실드 덮개(34)가 마련되어 있다. 챔버(1)의 상면과 실드 덮개(34)는 시일 부재(35)에 의해 시일되어 있다. 실드 덮개(34)에는 냉각수 유로(34a)가 형성되어 있고, 그곳에 냉각수를 통 류시키는 것에 의해, 실드 덮개(34), 지파재(33), 평면 안테나 부재(31), 투과판(28)을 냉각하도록 되어 있다. 또, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34)의 상부벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이것에 의해, 마이크로파 발생 장치(39)에서 발생한 예를 들면 주파수 2.45㎓의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나 부재(31)에 전파되도록 되어 있다. 마이크로파의 주파수로서는 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
도파관(37)은 상기 실드 덮개(34)의 개구부(36)로부터 위쪽으로 연장하는 단면이 원형형상인 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a)의 사이의 모드 변환기(40)는 직사각형 도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내부도체(41)가 연장되어 있고, 내부도체(41)는 그 하단부에 있어서 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이것에 의해, 마이크로파는 동축 도파관(37a)의 내부도체(41)를 거쳐서 평면 안테나 부재(31)에 방사상으로 효율 좋게 균일하게 전파된다.
이와 같이 구성된 RLSA방식의 플라즈마 처리 장치(100)에 있어서는 이하와 같은 수순으로 웨이퍼 W의 실리콘층을 직접 질화해서 실리콘 질화막을 형성하는 등의 처리를 실행할 수 있다.
우선, 게이트 밸브(26)를 열림으로 해서 반입출구(25)로부터 실리콘층이 형성된 웨이퍼 W를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 N2 가스 공급원(18)으로부터, Ar 가스, N2 가스를 소정의 유량으로 가스 도입 부재(15)를 거쳐서 챔버(1)내에 도입한다. 또한, 챔버(1)내를 소정 압력으로 조정하고, 웨이퍼 W의 온도를 소정 온도까지 가열한다.
다음에, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 경유해서 도파관(37)으로 보내고, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차 통과시켜 내부도체(41)를 거쳐서 평면 안테나 부재(31)에 공급하고, 평면 안테나 부재(31)의 구멍(32)(슬롯)으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼 W의 위쪽공간으로 방사시킨다. 마이크로파는 직사각형 도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a)내를 평면 안테나 부재(31)를 향해 전파되어 간다. 이 때, 마이크로파 발생 장치(39)의 파워는 0.5~5kW로 하는 것이 바람직하다.
평면 안테나 부재(31)로부터 투과판(28)을 경유해서 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자계가 형성되고, Ar 가스, N2 가스가 플라즈마화된다. 이 마이크로파 플라즈마는 마이크로파가 평면 안테나 부재(31)의 다수의 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010～5×1012/㎤의 고밀도이고 또한 웨이퍼 W 근방에서는 대략 1.5[eV] 이하의 저전자 온도 플라즈마로 된다.
이와 같이 해서 형성되는 마이크로파 플라즈마는 하지막으로의 이온 등에 의한 플라즈마 데미지가 적은 것이지만, 챔버(1)내에 관통구멍(60a)을 갖는 유전체의 플레이트(60)를 마련해서, 플라즈마를 생성하는 제 1 플라즈마 영역 S1과, 플레이트(60)를 통과한 플라즈마에 의해서 웨이퍼 W를 처리하는 제 2 플라즈마 영역 S2로 분리한 것에 의해, 제 2 플라즈마 영역 S2내의 이온에너지가 대폭 감쇠되고, 기판 근방의 시스 전압 Vdc를 낮게 할 수 있다. 또한, 플라즈마의 전자 온도를 1[eV] 이하, 더욱 바람직하게는 0.7[eV] 이하로 저감하는 것이 가능하게 되어, 플라즈마 데미지를 한층 저감할 수 있다.
그리고, 플라즈마중의 활성종, 주로 질소 래디컬(N*) 등의 작용에 의해서, 직접 실리콘중에 N을 도입하는 것이 가능하게 되고, 균일한 SiN막을 형성할 수 있다.
다음에, 도 9는 기판 처리 시스템(200)에 있어서의 열처리 유닛인 열처리 장치(101)의 개략 구성도이다. 이 열처리 장치(101)는 제어성이 좋은 단시간 어닐(RTA; Rapid Thermal Annealing)을 실행하기 위한 낱장식의 RTP(Rapid Thermal Processing) 장치로서 구성되어 있으며, 예를 들면 웨이퍼 W에 형성한 박막에 800～1200℃ 정도의 고온 영역에서의 열산화 처리나 어닐 처리 등에 이용할 수 있다.
또, 열처리 장치로서는 낱장식의 것에 한정되지 않고, 배치(batch)식의 열처리 장치를 이용하여 복수의 기판을 동시에 처리하는 것도 가능하다.
도 9에 있어서, ‘71’은 원통형상의 프로세스 챔버이고, 이 프로세스 챔버(71)의 아래쪽에는 하부 발열 유닛(72)이 착탈 가능하게 마련되어 있다. 또한, 프로세스 챔버(71)의 위쪽에는 하부 발열 유닛(72)과 대향하도록 상부 발열 유닛(74)이 착탈 가능하게 마련되어 있다. 하부 발열 유닛(72)은 도시하지 않은 냉각수 유로가 형성된 수냉 재킷(73)의 상면에 복수 배열된 가열 수단으로서의 텅스텐 램프(76)를 갖고 있다. 마찬가지로, 상부 발열 유닛(74)은 도시하지 않은 냉각수 유로가 형성된 수냉 재킷(75)과, 그 하면에 복수 배열된 가열 수단으로서의 텅스텐 램프(76)를 갖고 있다. 또, 램프로서는 텅스텐 램프(76)에 한정되지 않으며, 예를 들면, 할로겐 램프, Xe 램프, 수은 램프, 플래시 램프 등이어도 좋다. 이와 같이, 프로세스 챔버(71)내에 있어서 서로 대향해서 배비된 각 텅스텐 램프(76)는 도시하지 않은 전원과, 그곳으로부터의 전력 공급량을 조절하는 제어부(프로세스 콘트롤러(150))에 접속되어 있는 것에 의해, 발열량을 제어할 수 있도록 되어 있다.
하부 발열 유닛(72)과 상부 발열 유닛(74)의 사이에는 웨이퍼 W를 지지하기 위한 지지부(77)가 마련되어 있다. 이 지지부(77)는 웨이퍼 W를 프로세스 챔버(71)내의 처리 공간에 유지한 상태에서 지지하기 위한 웨이퍼 지지 핀(77a)과, 처리중에 웨이퍼 W의 온도를 계측하기 위한 핫 라이너(78)를 지지하는 라이너 설치부(77b)를 갖고 있다. 또한, 지지부(77)는 도시하지 않은 회전 기구와 연결되어 있고, 지지부(77)를 전체적으로 연직축 주위로 회전시킨다. 이것에 의해, 처리중에 웨이퍼 W가 소정 속도로 회전하여, 열처리의 균일화가 도모된다.
챔버(71)의 아래쪽에는 파이로미터(PYROMETER)(81)가 배치되어 있고, 열처리 중에 핫 라이너(78)로부터의 열선을 포트(81a) 및 광파이버(81b)를 거쳐서 파이로미터(81)에 의해 계측하는 것에 의해, 간접적으로 웨이퍼 W의 온도를 파악할 수 있도록 되어 있다. 또, 직접 웨이퍼 W의 온도를 계측하도록 해도 좋다.
또한, 핫 라이너(78)의 아래쪽에는 하부 발열 유닛(72)의 텅스텐 램프(76)와의 사이에 석영 부재(79)가 개재되어 배비되어 있고, 도시한 바와 같이 상기 포트(81a)는 이 석영 부재(79)에 마련되어 있다. 또, 포트(81a)를 복수 배비하는 것도 가능하다.
또한, 웨이퍼 W의 위쪽에도, 상부 발열 유닛(74)의 텅스템 팸프(76)와의 사이에 석영 부재(80a)가 개재되어 배비되어 있다. 또한, 웨이퍼 W를 둘러쌓도록, 챔버(71)의 내주면에도 석영 부재(80b)가 배치되어 있다.
또, 웨이퍼 W를 지지해서 승강시키기 위한 리프터 핀(도시하지 않음)이 핫 라이너(78)를 관통해서 마련되어 있고, 웨이퍼 W의 반입 반출에 사용된다.
하부 발열 유닛(72)과 프로세스 챔버(71)의 사이, 및 상부 발열 유닛(74)과 프로세스 챔버(71)의 사이에는 각각 시일 부재(도시하지 않음)가 개재되어 있어, 프로세스 챔버(71)내는 기밀 상태로 된다.
또, 프로세스 챔버(71)의 측부에는 가스 도입관(82)에 접속된 가스 공급원(83)이 배치되어 있고, 프로세스 챔버(71)의 처리공간내에, 예를 들면 N2O 가스, O2 가스, Ar 가스 등의 가스를 도입할 수 있도록 되어 있다. 또한, 프로세스 챔버(71)의 하부에는 배기관(84)이 마련되어 있고, 도시하지 않은 배기 장치에 의해, 프로세스 챔버(71)내를 감압할 수 있도록 구성되어 있다.
이상과 같이 구성되는 열처리 장치(101)에 있어서, 프로세스 챔버(71)내의 웨이퍼 지지부(77)에 웨이퍼 W를 세트한 후, 기밀한 공간을 형성한다. 다음에, 프로세스 컨트롤러(150)의 제어하에서 도시하지 않은 전원으로부터 소정의 전력을 하부 발열 유닛(72) 및 상부 발열 유닛(74)의 각 텅스텐 램프(76)에 공급해서 온(ON)으로 하면, 각 텅스텐 램프(76)가 발열하고, 발생한 열선이 석영부재(79) 및 석영부재(80a)를 통과해서 웨이퍼 W에 조사되고, 레시피에 의거하는 조건(승온 레이트, 가열 온도 등)으로 웨이퍼 W가 회전하면서 상하로부터 급속하게 가열된다. 웨이퍼 W를 가열하면서, 도시하지 않은 배기 장치를 작동시켜 배기관(84)으로부터 배기를 실행하는 것에 의해, 챔버(71)내를 감압 상태로 한다.
열처리의 동안에는 도시하지 않은 회전 기구에 의해 지지부(77)를 전체적으로 연직축 주위에 소정의 회전속도로 회전시키는 것에 의해, 웨이퍼 W를 회전시킨다. 그 결과, 웨이퍼 W로의 공급 열량의 균일성이 확보된다.
또한, 열처리 중에는 핫 라이너(78)의 온도를 파이로미터(81)에 의해 계측하여, 간접적으로 웨이퍼 W의 온도를 계측할 수 있다. 파이로 미터(81)에 의해 계측된 온도 데이터는 프로세스 컨트롤러(150)에 피드백되고, 레시피에 있어서의 설정 온도와의 사이에 차가 있는 경우에는 텅스텐 램프(76)로의 전력 공급이 조절된다.
열처리가 종료한 후에는 하부 발열 유닛(72) 및 상부 발열 유닛(74)의 텅스텐 램프(76)를 오프(OFF)로 한다. 그리고, 프로세스 챔버(71)내에, 도시하지 않은 퍼지 포트로부터 질소 등의 불활성 가스로 이루어지는 퍼지 가스를 유입하면서 배 기관(84)으로부터 배기하여 웨이퍼 W를 냉각한다. 그 후, 냉각된 웨이퍼 W를 프로세스 챔버(71)로부터 반출한다.
이상과 같이 구성되는 기판 처리 시스템(200)에서는 도 1에 나타내는 스텝 S1 및 스텝 S2, 바람직하게는 스텝 S1～스텝 S3까지, 더욱 바람직하게는 스텝 S1～스텝 S4까지의 일련의 처리를 실시하여, 단결정 실리콘이나 다결정 실리콘 등의 실리콘의 표면에 양질의 절연막(306)을 형성할 수 있다.
즉, 우선, 대기 반송실(140)의 반송 수단(141 또는 142)이 카세트 유닛(143)상의 어느 하나의 카세트(144)로부터 웨이퍼 W를 수취하고, 로드록 유닛(134, 135) 중의 어느 하나에 반입한다. 다음에, 로드록 유닛(134, 135)내를 감압한 후, 반송실(131)의 반송 아암(137 또는 138)을 이용해서 웨이퍼 W를 로드록 유닛(134 또는 135)으로부터 꺼내어 플라즈마 처리 장치(100)에 반입하고, 스텝 S1의 제 1 질화 처리 공정을 상기 처리 조건에서 실시한다. 이 제 1 질화 처리가 종료한 후, 반송 아암(137 또는 138)에 의해 플라즈마 처리 장치(100)로부터 웨이퍼 W를 꺼내고, 열처리 장치(101)에 반입한다. 그리고, 열처리 장치(101)에서 스텝 S2의 산화 처리 공정을 상기 처리 조건에서 실시한다.
산화 처리가 종료한 후, 계속해서 스텝 S3 및 스텝 S4의 처리를 실시할 수도 있다. 이 경우, 반송 아암(137 또는 138)에 의해 열처리 장치(101)로부터 웨이퍼 W를 꺼내고, 재차 플라즈마 처리 장치(100)에 반입한다. 그리고, 플라즈마 처리 장치(100)에서 스텝 S3의 제 2 질화 처리 공정을 상기 처리 조건에서 실시한다. 이 제 2 질화 처리가 종료한 후, 반송 아암(137 또는138)에 의해 플라즈마 처리 장 치(100)로부터 웨이퍼 W를 꺼내고, 재차 열처리 장치(101)에 반입하며, 스텝 S4의 어닐을 상기 처리 조건에서 실시한다.
모든 처리가 종료한 후, 반송 아암(137 또는 138)에 의해 열처리 장치(101)로부터 웨이퍼 W를 꺼내고, 로드록 유닛(134, 135)의 어느 하나에 반입한다. 그리고, 로드록 유닛(134, 135)내를 대기압으로 한 후, 대기 반송실(140)의 반송 수단(141 또는 142)이, 로드록 유닛(134 또는 135)으로부터 웨이퍼 W를 꺼내고, 카세트 유닛(143)상의 어느 하나의 카세트(144)에 웨이퍼 W를 되돌린다. 이상의 수순에 의해, 1개의 웨이퍼 W에 대한 일련의 처리가 종료한다. 이러한 시스템으로 처리함으로써 대기에 노출되는 일 없이 진공을 거쳐서 처리할 수 있으므로, 유기물 등에 의한 콘태미네이션을 일으키지 않고 절연막을 형성할 수 있다.
이와 같이 해서 형성된 절연막(306)은 예를 들면 트랜지스터 등의 각종 반도체 장치의 제조에 있어서, 실리콘 산질화막으로 이루어지는 게이트 절연막으로서 이용 가능하다. 그 바람직한 양태로서, 차세대 디바이스에 있어서의 박막, 예를 들면 막두께가 1㎚ 이하, 바람직하게는 0.5～1㎚의 게이트 절연막의 형성에 특히 유용하다. 도 10A～10C는 트랜지스터의 제조 과정에서 본 발명의 플라즈마 질화 처리 방법을 적용한 예를 설명하기 위한 공정 단면도이다.
도 10A에 나타내는 바와 같이, P형 혹은 N형의 실리콘 기판(401)에 웰(도시하지 않음)을 형성하고, 또한 예를 들면 LOCOS법에 의해 소자분리층(402)을 형성한다. 또, 소자분리층(402)은 STI(Shallow Trench Isolation)에 의해 형성해도 좋다.
다음에, 도 10B에 나타내는 바와 같이, 도 1의 스텝 S1～스텝 S4의 수순에 따라, 실리콘 기판(401)의 표면에 게이트 절연막(403)을 형성한다. 이 게이트 절연막(403)의 막두께는 목적으로 하는 디바이스에 따라서도 다르지만, 바람직하게는 0.5～1㎚ 정도로 할 수 있다.
그리고, 형성한 게이트 절연막(403)상에, 예를 들면 400℃를 넘는 온도 조건에서 CVD에 의해 폴리 실리콘층(404)을 성막한 후, 포토리소그래피 기술에 의해 패턴 형성한 마스크를 이용해서 에칭하여 게이트 전극을 형성한다. 또, 게이트 전극 구조는 폴리 실리콘층(404)의 단층에 한정되지 않고, 게이트 전극의 비저항을 내리고, 고속화할 목적으로, 예를 들면 텅스텐, 몰리브덴, 탄탈, 티탄, 코발트, 니켈 등의 실리사이드를 형성하는 폴리 사이드 구조로 할 수도 있다. 이와 같이 게이트 전극을 형성한 후, 이온 주입 및 활성화 처리를 실행해서 소스/드레인(도시를 생략)을 형성하고, SiO2 또는 SiN 등의 절연막에 의한 사이드월(405)을 형성하는 것에 의해, 도 10C에 나타내는 바와 같이 MOS 구조의 트랜지스터(400)를 제조할 수 있다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대해 설명한다.
도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)를 이용하여, 웨이퍼 W의 단결정 실리콘의 표면에 실리콘 질화막(SiN막)을 형성하였다. 플라즈마 질화 처리의 조건은 처리 가스로서 Ar 가스와 N2 가스를 이용하고, 유량은 Ar/N2=1000/200mL/min(sccm), 웨이퍼 온도는 600℃, 압력은 199.9Pa(1500mTorr)로 하고, 마이크로파 파워는 1.5kW, 처리 시간 36초에서 실행하였다. 플라즈마 처리 장치(100)에 있어서의 플레이트(60)로서, 관통구멍(60a)의 직경이 9.5㎜, 9.7㎜ 및 11㎜의 것을 사용하였다.
다음에, 도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)를 이용하여, 실리콘 질화막(SiN막)이 형성된 웨이퍼 W를 N2O 분위기에서 열처리(제 1 어닐 처리)하고, 실리콘 산질화막(SiON막)을 형성하였다. 열산화 처리의 조건은 N2O 가스의 유량을 2L/min(slm)으로 하고, 웨이퍼 온도는 1100℃, 압력은 133.3Pa(1Torr)로 하였다. 또한, 비교를 위해 마찬가지로 실리콘 질화막(SiN막)이 형성된 웨이퍼 W에 대해 N2O 가스 대신에 O2 가스 분위기에서 열처리하고, 실리콘 산질화막(SiON막)을 형성하였다. 그 때의 조건은 O2 가스의 유량을 2L/min(slm)으로 하고, 웨이퍼 온도는 1100℃, 압력은 666.65Pa(5Torr)로 하였다.
이상과 같이 해서 형성된 실리콘 산질화막(SiON막)중의 산소원자(O1s) 및 질소원자(Nls)의 막두께 방향에 있어서의 원자분포를 각도 분해형 X선 광전자 분광법(Angle Resolved X-ray Photoelectron Spectroscopy: AR-XPS)을 사용해서 측정하였다. 그 결과를 도 11A, 11B에 나타내었다. 도 11A의 종축은 규격화된 산소원자(Ols)의 농도를 나타내고, 횡축은 규격화된 깊이이며, 눈금 0이 표면, 눈금 1이 Si 농도 50%의 SiON-Si계면을 나타낸다. 또한, 도 11B의 종축은 규격화된 질소원자(Nls)의 농도를 나타내고, 횡축은 규격화된 깊이이며, 눈금 0이 표면, 눈금 1이 Si농도 50%의 SiON-Si 계면을 나타낸다. 또, 도 11A, 11B에 있어서는 규격화된 실리콘 원자(Si2p)의 농도도 나타내고 있다.
도 11A, 도 11B로부터, N2O 가스 분위기에서 이용하여 열처리한 경우에는 O2 가스를 포함하는 분위기에서 열처리한 경우에 비해, 실리콘 산질화막(SiON막)의 표면 부근에서는 산소원자(O1s)가 적고, 실리콘과의 계면 부근에서는 반대로 산소원자(Ols)가 많이 분포하고 있는 것을 알 수 있다. 처리 가스에 의한 이러한 막질의 차이는 N2O 가스로 산화 처리한 경우와 O2 가스로 산화 처리한 경우에서, O원자가 실리콘 질화막(SiN막)을 확산할 때의 확산의 거동이 다르기 때문으로 생각된다.
그리고, N2O 가스를 이용해서 열산화 처리한 실리콘 산질화막에서는 도11A, 11B에 나타내는 바와 같이, 표면측으로부터 SiON-Si 계면을 향해 막두께 방향으로 산소가 서서히 감소하는 농도 구배를 갖고, 또한 SiON-Si 계면까지 일정량의 산소가 존재하는 프로파일을 나타내며, 또한 질소도 막의 깊이 방향에 농도 구배를 갖고, 상기 계면 영역에 산소와 질소가 존재하는 (SiON) 프로파일로 되어 있다. 이와 같이, N2O 가스를 이용하여 열산화 처리한 실리콘 산질화막에서는 O2 가스를 이용하여 열산화 처리한 경우에 비해 SiON-Si 계면에 산소원자(O1s)가 많이 분포하는 프로파일을 나타낸다. SiON-Si 계면에 산소가 도입되는 것에 의해 고정 전하가 감소하고, 계면준위가 작아진다. 따라서, 이 실리콘 산질화막에 의해서 게이트 절연막을 형성한 트랜지스터에 있어서의 이동도가 향상하고, Gm이나 Ion 특성의 향상과 Vth 시프트의 억제가 이루어지는 동시에, 리크 전류 밀도(Jg)가 작아져, 리크 전류가 억제된다.
다음에, 각종 조건에서 형성한 실리콘 산질화막을 게이트 절연막으로서 사용 하여 MOS 트랜지스터를 만들고, 그 전기적 특성을 평가하였다.
이 시험에서는 우선 도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)를 이용하고, 웨이퍼 W의 단결정 실리콘의 표면에 실리콘 질화막(SiN막)을 형성하였다. 플라즈마 처리의 조건은 처리 가스로서 Ar과 N2 가스를 이용하고, 유량은 Ar/N2=1000/200mL/min(sccm), 웨이퍼 온도는 600℃, 압력은 199.9Pa(1500mTorr)로 하고, 마이크로파 파워는 1.5kW, 처리 시간 36초에서 실행하였다.
다음에, 도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)를 이용하여, 실리콘 질화막(SiN막)이 형성된 웨이퍼 W를 열산화 처리하여, 실리콘 산질화막(SiON막)을 형성하였다. 열산화 처리는 이하의 조건에서 실시하고, 실리콘 산질화막(SiON막)중의 질소농도를 변화시켰다.
<조건1; 막중 질소 농도 30%의 경우>
처리 압력 266.6Pa(2Torr), 처리 가스 유량 N2/N2O=1.7/0.3[L/min(slm)], 처리온도 1100℃, 처리 시간 10초
<조건2; 막중 질소 농도 23%의 경우>
(i) 처리압력 266.6Pa(2Torr), 처리 가스 유량 N2/N2O=1.7/0.3[L/min(slm)], 처리온도 1100℃, 처리 시간 23초
(ii) 처리압력 666.5Pa(5Torr), 처리 가스 유량 O2=2[L/min(slm)], 처리온도 1100℃, 처리 시간 15초
(iii) 처리압력 666.5Pa(5Torr), 처리 가스 유량 N2/N2O=1.7/0.3[L/min (slm)], 처리온도 900℃, 처리 시간 25초
<조건3; 막중 질소 농도 20%의 경우>
(i) 처리압력 133.3Pa(1Torr), 처리 가스 유량 N2O=2[L/min(slm)], 처리온도 1100℃, 처리 시간 23초
(ii) 처리압력 9997.5Pa(75Torr), 처리 가스 유량 O2=2[L/min(slm)], 처리온도 1100℃, 처리 시간 9초
<조건4; 막중 질소 농도 15%의 경우>.
처리압력 666.5Pa(5Torr), 처리 가스 유량 N2O=2[L/min(slm)], 처리온도1100℃, 처리 시간 23초
<조건5; 막중 질소 농도 10%의 경우>
처리압력 9997.5Pa(75Torr), 처리 가스 유량 N2O=2[L/min(slm)], 처리온도 1100℃, 처리 시간 14초
<조건6; 막중 질소 농도 18%의 경우>
처리압력 9997.5Pa(75Torr), 처리 가스 유량 N2O=2[L/min(slm)], 처리온도 900℃, 처리 시간 19초
도 12는 게이트 절연막의 SiO2막 환산 막두께(EOT)와 전달 콘덕턴스의 최대 값(Gmmax)의 관계를 나타내고 있다. 이 도 12로부터, 산화 처리 조건에 의해서 Gmmax의 값에 큰 차이가 생기는 것을 알 수 있다. 산화 처리 공정의 처리 가스로서 N2O 가스를 이용해서 처리온도 1100℃에서 형성한 실리콘 산질화막(SiON막)을 게이트 절연막으로서 이용한 경우에는 동일한 EOT에서 비교한 경우의 Gmmax가 O2 가스를 이용해서 형성한 실리콘 산질화막(SiON막)에 비해 유의하게 높은 값을 나타내고 있어, 전기적 특성이 우수한 것이 확인되었다. 즉, N2O 가스를 이용하는 것에 의해, EOT를 증가시키는 일 없이 Gmmax를 크게 할 수 있고, Ion 특성을 향상시킬 수 있었다.
또한, 처리 가스로서 N2O 가스를 이용한 경우에도 900℃에서 열산화 처리한 실리콘 산질화막(SiON막)을 게이트 절연막으로서 이용한 경우에 비해, 1100℃에서 열산화 처리하여 얻어진 실리콘 산질화막(SiON막)을 게이트 절연막으로서 이용한 경우 쪽이 높은 Gmmax가 얻어지고 있고, 우수한 전기적 특성이 얻어졌다.
이상의 결과로부터, 실리콘 질화막을 산화 처리하는 열산화 처리 공정에서는 N2O 가스를 이용하는 것이 바람직하고, 900℃ 이상 바람직하게는 1000℃～1200℃의 고온에서 대략 5～60초정도의 단시간에 열산화 처리를 실행하는 것이 바람직한 것이 나타났다. 또한, N2O 가스의 분압은 3.3～133.3Pa가 바람직한 것이 확인되었다.
다음에, N2O 가스를 이용하는 열산화 처리 공정(스텝 S2)에 있어서의 처리 온도가 트랜지스터의 전기적 특성에 미치는 영향에 대해, 다음의 방법으로 조사하였다.
우선, 웨이퍼 W의 단결정 실리콘의 표면을 1% 희불산(DHF)으로 처리한 후, 도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)를 이용해서 플라즈마 질화 처리를 실행하고, 실리콘 표면에 실리콘 질화막(SiN막)을 형성하였다. 플라즈마 질화 처리는 처리 가스로서 Ar과 N2 가스를 이용하고, 유량은 Ar/N2=1000/200mL/min(sccm), 웨이퍼 온도는 400℃, 압력은 6.7Pa～199.9Pa(50mTorr～1500mTorr)로 하고, 마이크로파 파워는 1.5kW, 처리 시간은 50초에서 실행하였다.
다음에, 도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)를 이용하여, 실리콘 질화막(SiN막)이 형성된 웨이퍼 W를 열산화 처리하고, 실리콘 산질화막(SiON막)을 형성하였다. 열산화 처리는 처리압력 40Pa(300mTorr)～1333Pa(10Torr), 처리 가스 유량 N2O=2L/min(slm), 처리온도 1000℃, 1050℃ 또는 1100℃, 처리 시간 10～70초의 조건에서 실시하였다. 얻어진 실리콘 산질화막(SiON막)을 게이트 절연막으로 하여 NMOS 트랜지스터를 작성하고, Gmmax 및 게이트 전압 +1.1V에 있어서의 Jg를 측정하였다.
Gmmax와 처리온도의 관계를 도 13에, Jg와 처리온도의 관계를 도 14에 각각 나타내었다. 또한, 도 13의 종축은 실리콘 산화막(SiO2막)을 게이트 절연막으로서 사용한 NMOS 트랜지스터의 Gmmax를 100%로 한 경우의 퍼센티지로서 나타내었다. 또, 도 14의 종축은 실리콘 산화막(SiO2막)을 게이트 절연막으로서 사용한 NMOS 트랜지스터의 Jg로 규격화해서 나타내었다. 도 13 및 도 14의 횡축은 열산화 처리의 온도를 나타내고 있다.
도 13으로부터, N2O를 이용한 열산화 처리의 처리온도가 높을수록, Gmmax가 향상하고 있는 것을 알 수 있다. 이것은 열산화 처리에 의해서 실리콘 산질화막과 실리콘층의 계면에 도달하는 산소가, 처리온도가 고온이 될수록 많아지고, 계면의 고정 전하가 감소하기 때문으로 고려된다. 또한, 도 14로부터 Jg는 열산화 처리의 처리온도에 관계없이 대략 일정하였다. 따라서, 스텝 S2의 열산화 처리(어닐)는 1000℃ 이상 예를 들면 1000～1200℃의 높은 온도에서 실행하는 것이 바람직한 것이 확인되었다. 더욱 바람직하게는 1050℃ 이상이다.
다음에, 실리콘 산질화막(SiON막)의 표면측을 플라즈마 질화 처리하는 스텝 S3의 질화 처리 공정에 있어서의 처리압력이, 막중의 원자의 프로파일에 미치는 영향에 대해 다음의 방법으로 조사하였다.
우선, 웨이퍼 W의 단결정 실리콘의 표면을 1% 희불산(DHF)으로 처리하였다. 다음에, 도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)를 이용하여 플라즈마 질화 처리를 실행하여, 실리콘 표면에 실리콘 질화막(SiN막)을 형성하였다. 플라즈마 질화 처리는 처리 가스로서 Ar과 N2 가스를 이용하고, 유량은 Ar/N2=1000/40mL/min(sccm), 웨이퍼 온도는 400℃, 압력은 199.9Pa(1500mTorr)로 하고, 마이크로파 파워는 1.5kW에서 실행하였다.
다음에, 예를 들면 도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)를 이용하여, 실리콘 질화막(SiN막)이 형성된 웨이퍼 W를 열산화 처리하고, 실리콘 산질화막(SiON막)을 형성하였다. 열산화 처리는 처리압력 213Pa(1600mTorr), 처리 가스 유량 N2/N2O=1700/300[mL/min(sccm)], 처리온도 1100℃, 처리 시간 30초의 조건에서 실시하였다.
다음에, 도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)를 이용하여, 주로 실리콘 산질화막의 표면측을 플라즈마 질화 처리하였다. 플라즈마 질화 처리는 처리 가스로서 Ar과 N2 가스를 이용하고, 유량은 Ar/N2=1000/40mL/min(sccm), 웨이퍼 온도는 400℃, 압력은 6.7Pa(50mTorr), 19.9Pa(150mTorr), 45.0Pa(338mTorr) 또는 66.7Pa(500mTorr)로 하고, 마이크로파 파워는 1.0~1.5kW에서 실행하였다.
XPS 분석에 있어서의 막두께와 막중의 N농도의 관계를 도 15에 나타내었다. 또, 도 15의 「없음」은 도 1에 있어서의 스텝 S1과 스텝 S2를 실시했지만, 스텝 S3을 실시하고 있지 않은 것을 의미한다.
또한, 막중의 질소원자(Nls), 산소원자(Ols), 실리콘 원자(Si2P)의 프로파일을 도 16A～16C에 나타내었다. 도 16A～16C에 있어서, 곡선 A는 스텝 S2(산화 처리 공정)까지는 실시하였지만, 스텝 S3 이후의 공정은 실시하고 있지 않은 경우를 나 타내고, 곡선 B는 스텝 S3의 제 2 질화 처리 공정을 6.7Pa(50mTorr)에서 실시한 경우를 나타내고, 곡선 C는 스텝 S3의 제 2 질화 처리 공정을 66.7Pa(500mTorr)에서 실시한 경우를 나타낸다.
도 15로부터, 스텝 S3의 질화 처리를 낮은 압력(예를 들면 6.7Pa)에서 실행한 경우에는 상대적으로 높은 압력(예를 들면 66.7Pa)에서 실행한 경우에 비해 동일한 막두께라도 질소농도가 높아, 증막(增膜)을 억제할 수 있는 것이 판명되었다. 또한, 도 16A～16C로부터, 스텝 S3의 질화 처리를 낮은 압력(예를 들면 6.7Pa)에서 실행한 경우에는 실리콘 산질화막의 표면 부근에 있어서의 질소농도를 높일 수 있는 것이 확인되었다. 이것에 의해, 실리콘 산질화막을 게이트 절연막으로서 이용하는 트랜지스터의 리크 전류를 더욱 확실하게 방지할 수 있는 것으로 고려되었다. 따라서, 스텝 S3의 질화 처리 공정은 0.133Pa 이상 66.7Pa 미만의 낮은 압력으로 실행하는 것이 바람직하다.
다음에, 스텝 S4의 어닐 공정의 실시 유무, 및 해당 어닐 공정에 있어서의 조건이 트랜지스터의 전기적 특성에 미치는 영향에 대해 검토를 하였다. 이하의 조건에서 웨이퍼 W를 처리하여 절연막(실리콘 산질화막)을 형성하고, 그것을 게이트 절연막으로 하는 트랜지스터를 제작하여 그 전기적 특성을 조사하였다.
<전처리>
1% 희불산(DHF)으로 웨이퍼(W)의 단결정 실리콘의 표면을 45초간 처리하였다.
<질화 처리 1>(스텝 S1)
도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)에 있어서, 처리 가스로서 Ar과 N2 가스를 이용하고, 유량은 Ar/N2=l000/200mL/min(sccm), 웨이퍼 온도는 600℃, 압력은 199.9Pa(1500mTorr)로 하고, 마이크로파 파워는 1.5kW에서 플라즈마 질화 처리(제 1 플라즈마 질화 처리)를 실행하였다.
<산화 처리 A1>(스텝 S2)
도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)에 있어서, 처리 가스로서 N2O를 이용하고, 처리압력 133.3Pa(1Torr), 처리 가스 유량=2000[mL/min(sccm)], 처리온도 1100℃, 처리 시간 23초의 조건에서 열산화 처리(제 1 어닐 처리(N2O))를 실행하였다.
<산화 처리 A2>(스텝 S2)
도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)에 있어서, 처리 가스로서 O2를 이용하고, 처리압력 9997.5Pa(75Torr), 처리 가스 유량=2000[mL/min(sccm)], 처리온도 1100℃, 처리 시간 9초의 조건에서 열산화 처리(제 1 어닐 처리(O2))를 실행하였다.
<질화 처리 2>(스텝 S3)
도 5에 나타내는 것과 마찬가지의 구성을 갖는 플라즈마 처리 장치(100)에 있어서, 주로 실리콘 산질화막의 표면측을 플라즈마 질화 처리(제 2 플라즈마 질화 처리)하였다. 플라즈마 질화 처리는 처리 가스로서 Ar과 N2 가스를 이용하고, 유량 은 Ar/N2=1000/40mL/min(sccm), 웨이퍼 온도는 600℃, 압력은 12Pa(90mTorr), 마이크로파 파워는 1.5kW에서 23초간 실행하였다.
<어닐 A1>(스텝 S4)
도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)에 있어서, 처리 가스로서 N2를 이용하고, 유량은 N2=2000mL/min(sccm), 처리압력 133.3Pa(1Torr), 처리온도 800℃, 처리 시간 30초의 조건에서 어닐 처리(제 2 어닐 처리)를 실행하였다.
<어닐 A2>(스텝 S4)
도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)에 있어서, 처리 가스로서 N2를 이용하고, 유량은 N2=2000mL/min(sccm), 처리압력 133.3Pa(1Torr), 처리온도 1000℃, 처리 시간 30초의 조건에서 어닐 처리(제 2 어닐 처리)를 실행하였다.
<어닐 A3>(스텝 S4)
도 9에 나타내는 것과 마찬가지의 구성의 열처리 장치(101)에 있어서, 처리 가스로서 O2와 N2를 이용하고, 유량은 O2/N2=100/1900mL/min(sccm), 처리압력 133.3Pa(1Torr), 처리온도 1100℃, 처리 시간 30초의 조건에서 어닐 처리(제 2 어닐 처리)를 실행하였다.
시험 구분 1:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A2(제 1 어 닐 처리)의 순으로 처리를 실행하였다(스텝 S3 이후는 실시하지 않음).
시험 구분 2:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A1(제 1 어닐 처리)의 순으로 처리를 실행하였다(스텝 S3 이후는 실시하지 않음).
시험 구분 3:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A1(제 1 어닐 처리), 질화 처리 2(제 2 플라즈마 질화 처리)의 순으로 처리를 실행하였다(스텝 S4는 실시하지 않음).
시험 구분 4:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A1(제 1 어닐 처리), 질화 처리 2(제 2 플라즈마 질화 처리), 어닐 A1(제 2 어닐 처리)의 순으로 처리를 실행하였다.
시험 구분 5:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A1(제 1 어닐 처리), 질화 처리 2(제 2 플라즈마 질화 처리), 어닐 A2(제 2 어닐 처리)의 순으로 처리를 실행하였다.
시험 구분 6:
상기 전처리, 질화 처리 1(제 1 플라즈마 질화 처리), 산화 처리 A1(제 1 어닐 처리), 질화 처리 2(제 2 플라즈마 질화 처리), 어닐 A3(제 2 어닐 처리)의 순으로 처리를 실행하였다.
상기 시험 구분 1～6에 있어서의 Gmmax의 측정 결과를 도 17에, Jg의 측정 결과를 도 18에 각각 나타내었다. 또, 도 17의 종축은 실리콘 산화막(SiO2막)을 게이트 절연막으로서 사용한 NMOS 트랜지스터의 Gmmax를 100%로 한 경우의 퍼센티지로서 나타내었다. 또한, 도 18의 종축은 실리콘 산화막(SiO2막)을 게이트 절연막으로서 사용한 NMOS 트랜지스터의 Jg로 규격화해서 나타내었다.
도 17로부터, 모두 스텝 S3 이후의 처리를 실행하지 않았던 시험 구분 1과 2를 비교하면, 스텝 S2의 열산화 처리를 O2에 의해 실행한 시험 구분 1에 비해, 스텝 S2의 열산화 처리를 N2O에 의해 실행한 시험 구분 2에서는 Gmmax가 대폭 향상하고, 스텝 S3의 질화 처리를 실행한 시험 구분 3과 대략 동등한 값을 나타내었다.
또한, 스텝 S3의 질화 처리까지 실행한 시험 구분 3과, 스텝 S4의 어닐 처리까지 실행한 시험 구분 4～6까지를 비교하면, N2 분위기, 800℃의 조건에서 어닐 처리를 실행한 시험 구분 4의 경우, 어닐 처리를 실행하지 않았던 시험 구분 3과 대략 동등한 Gmmax가 얻어지고, 우수한 전기적 특성을 갖는 절연막을 형성할 수 있었다. 또한, 스텝 S4의 어닐 처리를 1000℃ 이상의 온도에서 실행한 시험 구분 5 및 시험 구분 6에서는 퍼지 가스의 종류에 관계없이 Gmmax가 대폭 개선되어, 더욱 전기적 특성이 우수한 절연막이 형성되었다.
또한, 도 18로부터, 스텝 S3 이후의 처리를 실행하지 않았던 시험 구분 1, 2 에 대해서, 스텝 S3의 질화 처리까지 실행한 시험 구분3 및 스텝 S4의 어닐 처리까지 실행한 시험 구분 4～6은 명백히 Jg가 저하하고 있어, 리크 전류가 억제되어, 우수한 전기적 특성을 갖는 절연막을 형성할 수 있는 것이 확인되었다. 또, 스텝 4의 어닐의 O2/N2는 0~0.01의 범위가 바람직하고, N2 100% 분위기가 더욱 바람직하다.
또, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 본 발명의 사상의 범위내에서 각종 변형이 가능하다.
예를 들면, 상기 실시형태에서는 제 1 질화 처리 공정(스텝 S1)에 있어서 RLSA방식의 플라즈마 처리 장치(100)를 사용했지만, 이 제 1 질화 처리 공정에서는 다른 플라즈마 처리 장치 예를 들면 리모트 플라즈마 방식, ICP(Inductively Coupled Plasma)방식, ECR(Electron Cyclotron Resonance)방식, 표면 반사파 방식, CCP(Capacitive-Coupling Plasma)방식, 마그네트론 방식 등의 플라즈마 처리 장치, 또는 그들의 장치에 플레이트(60)와 마찬가지의 구성의 플레이트를 배비한 플라즈마 처리 장치를 사용하는 것도 가능하다.
본 발명은 각종 반도체 장치의 제조 과정에 있어서, 실리콘을 질화 처리해서 실리콘 질화막을 형성할 때에 바람직하게 이용 가능하다.

Claims (48)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 표면에 실리콘이 노출된 피처리 기판에 대해, 상기 실리콘을 Ar 가스와 N2 가스의 플라즈마에 의해 질화하는 제 1의 질화 처리를 실시하여, 상기 실리콘 표면에 1nm 이하의 막두께로 실리콘 질화막을 형성하는 것과,
    상기 실리콘 질화막이 형성된 피처리 기판을 N2O 가스와 N2 가스의 혼합 가스 분위기 또는 N2O 가스 분위기에서 제 1의 열처리하여 실리콘 산질화막을 형성하는 것과,
    상기 실리콘 산질화막을 질화하는 제 2의 질화 처리하는 것과,
    상기 실리콘 산질화막의 질화 처리후의 상기 피처리 기판을 제 2의 열처리하는 것을 포함하며,
    상기 제 1의 질화 처리시에, 상기 피처리 기판의 온도를 300～800℃로 하고, 상기 Ar 가스와 N2 가스의 유량비를 0.5～600으로 하고, 처리 압력을 66.7～1333Pa로 하여 상기 Ar 가스와 N2 가스의 플라즈마에 의해 질화 처리를 실행하고,
    상기 제 1의 열처리시에, 처리 압력을 133.3～1333Pa로 하고, 처리 온도를 900℃ 이상 1200℃ 이하로 하여 열처리가 실행되는
    절연막의 형성 방법.
  23. 삭제
  24. 제 22 항에 있어서,
    상기 제 1의 질화 처리는 복수의 슬롯을 갖는 평면 안테나에 있어서 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소 함유 플라즈마에 의해 실행되는
    절연막의 형성 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 제 24 항에 있어서,
    상기 제 1의 질화 처리는 상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 갖는 유전체 플레이트를 개재시켜서 실행되는
    절연막의 형성 방법.
  29. 제 22 항에 있어서,
    상기 제 2의 질화 처리는 복수의 슬롯을 갖는 평면 안테나에 있어서 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소 함유 플라즈마에 의해 실행되는
    절연막의 형성 방법.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제 29 항에 있어서,
    상기 제 2의 질화 처리는 상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 갖는 유전체 플레이트를 개재시켜서 실행되는
    절연막의 형성 방법.
  34. 제 22 항에 있어서,
    상기 제 1의 열처리에서, N2O 가스와 N2 가스를 사용한 경우, N2O 가스의 유량이 50～6000mL/min(sccm)이고, N2 가스의 유량이 0～3000mL/min(sccm)인
    절연막의 형성 방법.
  35. 제 22 항 또는 제 34 항에 있어서,
    상기 제 1의 열처리시의 온도가 1000℃～1200℃인
    절연막의 형성 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 제 22 항에 있어서,
    상기 제 2의 열처리는 N2 가스 분위기, O2 가스 분위기 또는 N2 가스와 O2 가스의 혼합 가스 분위기에서 실행되는
    절연막의 형성 방법.
  45. 제 22 항에 있어서,
    상기 제 2의 열처리에서, N2 가스와 O2 가스의 혼합 가스 분위기의 경우, O2 가스/N2 가스비가 0～0.01인
    절연막의 형성 방법.
  46. 제 22 항, 제 44 항 및 제 45 항 중 어느 한 항에 있어서,
    상기 제 2의 열처리시의 처리압력이 133.3～1333Pa이고, 처리 온도가 800℃～1200℃인
    절연막의 형성 방법.
  47. 실리콘 기판상에 게이트 절연막을 형성하는 것과,
    상기 게이트 절연막의 위에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서,
    상기 게이트 절연막은
    상기 실리콘 기판의 표면을 Ar 가스와 N2 가스의 플라즈마에 의해 제 1의 질화 처리를 실시하여, 1nm 이하의 막두께의 실리콘 질화막을 형성하는 것과,
    상기 실리콘 질화막이 형성된 피처리 기판을 N2O 가스 또는 N2O 가스와 O2 가스의 분위기에서 제 1의 열처리하여 실리콘 산질화막을 형성하는 것과,
    상기 실리콘 산질화막을 제 2의 질화 처리하는 것과,
    상기 실리콘 산질화막의 제 2의 질화 처리후의 피처리 기판을 제 2의 열처리하는 것을 포함하고,
    상기 제 1의 질화 처리시에, 상기 피처리 기판의 온도를 300～800℃로 하고, 상기 Ar 가스와 N2 가스의 유량비를 0.5～600으로 하고, 처리 압력을 66.7～1333Pa로 하여 상기 Ar 가스와 N2 가스의 플라즈마에 의해 질화 처리를 실행하고,
    상기 제 1의 열처리시에, 처리 압력을 133.3～1333Pa로 하고, 처리 온도를 900℃ 이상 1200℃ 이하로 하여 열처리가 실행되는
    반도체 장치의 제조 방법.
  48. 피처리 기판의 실리콘을 질화 처리하는 질화 처리 장치와,
    피처리 기판을 열처리하는 열처리 장치와,
    상기 질화 처리 장치를 이용해서, 표면에 실리콘이 노출된 피처리 기판에 있어서의 상기 실리콘에 대해 제 1의 질화 처리를 실시하여, 상기 실리콘 표면에 1nm 미만의 막두께로 실리콘 질화막을 형성하고,
    상기 열처리 장치를 이용해서, 상기 실리콘 질화막에 대해 N2O 가스 또는 N2O 가스와 O2 가스의 분위기에서 제 1의 열처리를 실시하여, 실리콘 산질화막을 형성하고,
    상기 질화 처리 장치를 이용해서 상기 실리콘 질화막에 대해 제 2의 질화 처리를 하고,
    상기 열처리 장치를 이용해서, 상기 제 2의 질화 처리한 상기 실리콘 질화막에 대해 제 2의 열처리를 실시하여 절연막을 형성하도록 상기 질화 처리 장치 및 상기 열처리 장치를 제어하는 제어부
    를 구비하는, 기판 처리 시스템.
KR1020087029310A 2006-05-31 2007-05-30 절연막의 형성 방법 및 반도체 장치의 제조 방법 KR101122347B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2006152783 2006-05-31
JPJP-P-2006-152783 2006-05-31
JP2006356083 2006-12-28
JPJP-P-2006-356083 2006-12-28
PCT/JP2007/060975 WO2007139141A1 (ja) 2006-05-31 2007-05-30 絶縁膜の形成方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20090009283A KR20090009283A (ko) 2009-01-22
KR101122347B1 true KR101122347B1 (ko) 2012-03-23

Family

ID=38778659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087029310A KR101122347B1 (ko) 2006-05-31 2007-05-30 절연막의 형성 방법 및 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US7960293B2 (ko)
JP (1) JPWO2007139141A1 (ko)
KR (1) KR101122347B1 (ko)
CN (1) CN101454881B (ko)
TW (1) TW200807556A (ko)
WO (1) WO2007139141A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JPWO2008081723A1 (ja) * 2006-12-28 2010-04-30 東京エレクトロン株式会社 絶縁膜の形成方法および半導体装置の製造方法
JP5156978B2 (ja) * 2007-12-17 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置の製造装置および半導体装置の製造方法
US20090155488A1 (en) * 2007-12-18 2009-06-18 Asm Japan K.K. Shower plate electrode for plasma cvd reactor
JP5291965B2 (ja) * 2008-03-25 2013-09-18 大日本スクリーン製造株式会社 熱処理装置
US7638442B2 (en) * 2008-05-09 2009-12-29 Promos Technologies, Inc. Method of forming a silicon nitride layer on a gate oxide film of a semiconductor device and annealing the nitride layer
US20130017690A1 (en) * 2010-03-31 2013-01-17 Tokyo Electron Limited Plasma nitriding method and plasma nitriding apparatus
JP5559656B2 (ja) * 2010-10-14 2014-07-23 大日本スクリーン製造株式会社 熱処理装置および熱処理方法
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
JP2014194921A (ja) * 2013-03-01 2014-10-09 Tokyo Electron Ltd マイクロ波処理装置及びマイクロ波処理方法
US9330955B2 (en) 2013-12-31 2016-05-03 Applied Materials, Inc. Support ring with masked edge
CN105374734A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
EP3247688A4 (en) * 2015-01-23 2018-01-24 Hewlett-Packard Development Company, L.P. Susceptor materials for 3d printing using microwave processing
FI127415B (en) 2015-04-16 2018-05-31 Turun Yliopisto Preparation of foreign oxide in a semiconductor
CN106057677B (zh) * 2016-06-02 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法
JP6719993B2 (ja) * 2016-06-30 2020-07-08 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP6847610B2 (ja) * 2016-09-14 2021-03-24 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置
KR101918606B1 (ko) * 2016-11-21 2018-11-14 주식회사 비앤비 마이크로파에 의해 가열되는 급속 하이브리드 발열체
DE102018121897A1 (de) 2018-09-07 2020-03-12 Infineon Technologies Ag Halbleitervorrichtung mit einem silizium und stickstoff enthaltenden bereich und herstellungsverfahren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260707A (ja) 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2005093865A (ja) 2003-09-19 2005-04-07 Toshiba Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040556B2 (ja) * 1991-10-22 2000-05-15 沖電気工業株式会社 半導体装置の絶縁膜形成方法
JPH07221092A (ja) * 1994-02-09 1995-08-18 Fujitsu Ltd 半導体装置の製造方法
KR100282413B1 (ko) * 1996-10-24 2001-03-02 김영환 아산화질소 가스를 이용한 박막 형성 방법
KR100745495B1 (ko) * 1999-03-10 2007-08-03 동경 엘렉트론 주식회사 반도체 제조방법 및 반도체 제조장치
JP3474843B2 (ja) * 2000-09-28 2003-12-08 株式会社東芝 半導体装置及びその製造方法
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP3619795B2 (ja) * 2001-08-31 2005-02-16 株式会社東芝 半導体装置の製造方法
JP2003282871A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US6767847B1 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
JP4358504B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260707A (ja) 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2005093865A (ja) 2003-09-19 2005-04-07 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN101454881A (zh) 2009-06-10
US7960293B2 (en) 2011-06-14
TW200807556A (en) 2008-02-01
WO2007139141A1 (ja) 2007-12-06
CN101454881B (zh) 2012-09-05
KR20090009283A (ko) 2009-01-22
US20090197403A1 (en) 2009-08-06
JPWO2007139141A1 (ja) 2009-10-08

Similar Documents

Publication Publication Date Title
KR101122347B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP4926219B2 (ja) 電子デバイス材料の製造方法
KR101005953B1 (ko) 절연막 형성 방법
US8247331B2 (en) Method for forming insulating film and method for manufacturing semiconductor device
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
JP4509864B2 (ja) プラズマ処理方法およびプラズマ処理装置
JPWO2006016642A1 (ja) 半導体装置の製造方法およびプラズマ酸化処理方法
WO2006082730A1 (ja) 半導体装置の製造方法およびプラズマ酸化処理方法
WO2006025363A1 (ja) シリコン酸化膜の形成方法、半導体装置の製造方法およびコンピュータ記憶媒体
JPWO2007139140A1 (ja) プラズマｃｖｄ方法、窒化珪素膜の形成方法および半導体装置の製造方法
JP2005150637A (ja) 処理方法及び装置
KR101270875B1 (ko) 절연막의 개질 방법
JP2008251959A (ja) 絶縁層の形成方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee