JPWO2006016642A1 - 半導体装置の製造方法およびプラズマ酸化処理方法 - Google Patents

半導体装置の製造方法およびプラズマ酸化処理方法 Download PDF

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Abstract

プラズマ処理装置100によりゲート電極の選択酸化処理を行う際には、ゲート電極が形成されたウエハWをチャンバー1内のサセプタ2上に載置し、ガス供給系16のArガス供給源17、H2ガス供給源18、およびO2ガス供給源19から、ガス導入部材15を介して、Arガス、H2ガスおよびO2ガスを、H2ガスとO2ガスとの流量比H2/O2が1.5以上20以下、好ましくは4以上、より好ましくは8以上となるようにチャンバー1内に導入し、チャンバー内圧力を3〜700Pa、例えば6.7Pa(50mTorr)とする。

Description

本発明は、プラズマを用いて半導体基板を処理する半導体装置の製造方法およびプラズマ酸化処理方法に関する。
近時、LSIの高集積化、高速化の要請からLSIを構成する半導体素子のデザインルールが益々微細化されている。それにともなって、DRAMやフラッシュメモリ等に用いられるトランジスタのゲート電極の低抵抗化が求められている。ゲート電極としては、従来ポリシリコンが用いられていたが、ポリシリコンはシート抵抗が高いという欠点があった。そのため、抵抗値が低く、シリコン酸化膜やシリコン自体との密着性、加工性にも適している金属として、タングステンなどの高融点金属あるいはそのシリサイドをポリシリコン層に積層することが提案されている。具体的には、タングステンポリサイド(WSi/poly−Siの積層膜)や、より抵抗の低いタングステンポリメタルゲート(W/WN/poly−Siの積層構造)が注目されている。なお、タングステンポリメタルゲートのWNは、タングステンとポリシリコンとの反応を防止するためのバリア層(拡散防止層)である。
ところで、トランジスタのゲートは、一般にウエル(不純物の拡散層)、ゲート絶縁膜、ゲート電極の順に形成される。ゲート電極を形成するには、エッチング処理が施される。これにより、ゲート電極中のポリシリコン層の側面が露出するため、ゲート電極に電圧を印加すると、この露出部分で電界集中が生じ、リーク電流増大などの製品不良を引き起こす原因となる。このため、ゲート電極中のポリシリコンの露出部分を酸化して絶縁膜を形成する選択酸化処理(いわゆる再酸化処理)を行なう必要がある。
ゲート電極側面のポリシリコン層の露出部分に絶縁膜を形成する再酸化の方法として、これまでは800℃以上の高温で熱酸化処理する方法が一般的に採用されてきた。しかしながら、ゲート電極のシート抵抗を低減するために使用されるタングステンは約300℃、タングステンシリサイドは約400℃を超えると急速に酸化してしまう。従って、ゲート電極に対して熱酸化処理を行なうと、タングステン層も酸化されてWOが生成し、堆積膨張してホール内が狭められてしまうとともに抵抗値が上昇する。その結果、ゲート電極の抵抗値が上がってしまうという問題があった。また、WOが飛散してウエハを汚染して半導体装置の歩留まりを低減させるという問題もある。さらに、高温下でタングステンとポリシリコンとが反応し、拡散防止層の窒化タングステン(WN)を拡散して比抵抗を上昇させてしまうこともある。しかも、熱酸化処理では、良質で最適な側壁酸化膜を形成することが困難であり、また熱酸化処理には比較的長い時間を必要とするため、酸化膜の制御が難しく、さらにスループット向上の妨げにもなり、生産効率を低下させる要因となる。
一方、ゲート電極の再酸化を目的とするものではないが、熱酸化処理以外の酸化膜の形成方法として、液晶ディスプレイ等の基板上に、プラズマを用いて酸化膜を形成する方法が提案されている(例えば、特許文献1)。この方法では、プラズマの作用により、基板にシリコン酸化膜を堆積して成膜するシリコン酸化膜の成膜方法において、シリコン含有ガスおよび酸素含有ガス以外に、水素ガスを処理室内に導入して、水素を含有するプラズマを生成させることにより、熱酸化膜に匹敵する良好な膜質を得ることができるとされている。
上記特許文献1の方法における水素プラズマの作用は、酸化膜の欠陥を埋めるというものであり、基板上に良好な膜質の酸化膜を形成するという目的には適しているが、ゲート電極中のポリシリコン層の選択的な再酸化への適用は示唆されていない。
本発明者らの研究によれば、タングステン層などの金属層を有するゲート電極中のポリシリコン層をプラズマによって選択的に酸化する場合に、水素プラズマを存在させると、金属層の酸化をかなりの程度まで抑制できることが確認された。しかし、たとえタングステン層の酸化を抑制できたとしても、原子レベルでは多くのタングステンがメタルコンタミネーションとして半導体装置に入り込んでおり、しかも、その汚染は半導体装置の性能上無視できないレベルであることが判明した。つまり、混入したタングステンがトランジスタ等の半導体装置に悪影響を与え、製品不良の原因となって歩留まりを悪くする可能性が強く懸念される。
また、本発明者らは、プラズマ密度が高く低電子温度プラズマによる低温処理が可能なRLSA(Radial Line Slot Antenna)マイクロ波プラズマ方式のプラズマ処理装置を再酸化プロセスに適用することを試みた。
しかし、このRLSA方式のプラズマ処理装置を用いて再酸化処理を行なう過程で、タングステンによりチャンバーが汚染されると、その機構は未解明であるものの、ポリシリコンの酸化が妨げられ、酸化膜厚が低下するという現象が確認された。RLSA方式のプラズマ処理装置は、再酸化プロセスへの適用において多くのメリットを有するが、酸化膜厚が低下してしまうと半導体製品においてリーク電流の増大などを招き、再酸化の本来の目的を達成することさえできなくなる。
特開平11−293470号公報(特許請求の範囲)
従って、本発明の目的は、まず第1に、プラズマを利用した再酸化プロセスにおいて、ゲート電極におけるタングステン層、タングステンシリサイド層等の金属層を酸化させず、ポリシリコン層を選択的に酸化させることである。
第2に、再酸化の過程でタングステン等の金属による半導体装置の汚染を極力低減することである。
第3に、RLSA方式のプラズマ処理装置を使用する再酸化プロセスにおいても、ポリシリコン層の酸化膜厚を低下させず、確実に再酸化を行なうことである。
本発明の第1の観点によれば、少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体に対し、
複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行ない、前記ポリシリコン層に酸化膜を形成することを特徴とする、半導体装置の製造方法が提供される。
また、本発明の第2の観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に、少なくとも、ポリシリコン層および高融点金属を主成分とする金属層を含む積層体を形成する工程と、
前記積層体をエッチング処理してゲート電極を形成する工程と、
複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行ない、前記ゲート電極中のポリシリコン層を選択的に酸化する工程と、
を含むことを特徴とする、半導体装置の製造方法が提供される。
また、本発明の第3の観点によれば、少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法であって、
複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行なうことを特徴とする、プラズマ酸化処理方法が提供される。
前記処理ガス中の水素ガスと酸素ガスとの流量比は、1.5以上であることが好ましく、2以上であることがより好ましく、8以上であることが望ましい。また、前記プラズマ処理における処理温度は、250℃以上とすることができ、250℃以上900℃以下が好ましい。
前記半導体装置はトランジスタであることが好ましい。また、前記金属層は、タングステン層、またはタングステンシリサイド層であることが好ましい。
また、本発明の第4の観点によれば、コンピュータ上で動作し、実行時に、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置において、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように、前記プラズマ処理装置を制御するものであることを特徴とする、制御プログラムが提供される。
また、本発明の第5の観点によれば、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
前記制御プログラムは、実行時に、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置において、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように、前記プラズマ処理装置を制御するものであることを特徴とする、コンピュータ記憶媒体が提供される。
また、本発明の第6の観点によれば、プラズマにより被処理体を処理するための真空排気可能な処理室と、
複数のスロットを有する平面アンテナにて前記処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ供給源と、
前記処理室内で、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように制御する制御部と、
を備えたことを特徴とする、プラズマ処理装置が提供される。
また、本発明の第7の観点によれば、少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体に対し、
処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスと希ガスを含む処理ガスを用いてプラズマ処理を行ない、前記ポリシリコン層に酸化膜を形成することを特徴とする、半導体装置の製造方法が提供される。
前記処理ガス中の水素ガスと酸素ガスとの流量比は、1.5以上であることが好ましく、2以上であることがより好ましく、8以上であることが望ましい。
また、前記処理ガス中の希ガスと水素ガスとの流量比が、1.25〜10であることが好ましい。
また、前記プラズマ処理における処理温度は、250℃以上とすることができ、250℃以上900℃以下が好ましい。
本発明によれば、RLSA方式のプラズマ処理装置を用いたポリシリコン層の再酸化プロセスにおいて、酸素ガスと同時に水素ガスを所定比率で導入することによって、処理室内雰囲気の還元性をコントロールし、300℃以上の温度においてもタングステンの酸化を防ぎながらシリコンを選択的に酸化させることができる。
また、特に水素ガスと酸素ガスとの流量比(以下、「H/O比」と記す場合がある)を8以上とすることによって、タングステンの酸化を防止できるだけでなく、原子レベルでのタングステン汚染を大幅に低減することが可能になるので、半導体製品へ悪影響を与えることなく、その品質を安定させることが可能になる。
さらに、タングステン汚染の低減もしくは抑制によって、チャンバー内をクリーンな状態に維持することができるので、同一チャンバー内で繰り返し再酸化処理を行なっても、RLSA方式のプラズマ処理装置による再酸化プロセスに特異的な現象であった酸化膜厚の低下を抑制することができる。
さらに本発明では、RLSA方式のプラズマ処理装置を使用することによって、他の方式のプラズマ処理装置(例えば平行平板方式やマグネトロン方式のプラズマ処理装置など)を使用する場合と比較して、以下のような利点を有する。
すなわち、RLSA方式のプラズマ処理装置を用いる場合、高密度で低電子温度のプラズマを形成できるため、他のプラズマ処理装置に比べてダメージの少ない良質な酸化膜を形成することが可能である。従って、ポリシリコン層側壁の酸化膜質が熱酸化処理による酸化膜質に比べ非常に良好であり、例えば400℃前後の低温処理の場合でも熱酸化処理以上のリーク電流特性を得ることが可能である。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 平面アンテナ部材の構造を示す図面。 従来のポリシリコンからなるゲート電極の構造を示す模式図。 本発明の実施形態が適用されるW系膜を含むゲート電極の構造の一例を示す図面。 本発明の実施形態が適用されるW系膜を含むゲート電極の構造の他の例を示す図面。 プラズマ酸化処理前のゲート電極を模式的に示す図面。 プラズマ酸化処理途中のゲート電極を模式的に示す図面。 プラズマ酸化処理後のゲート電極を模式的に示す図面。 水素ガスを添加してプラズマ酸化処理をした場合のゲート電極断面のTEM写真を示す図面。 水素ガスを添加せずにプラズマ酸化処理をした場合のゲート電極断面のTEM写真を示す図面。 プラズマ処理前におけるEELSによるタングステン層の酸素ラインプロファイルを示す図面。 プラズマ処理後におけるEELSによるタングステン層の酸素ラインプロファイルを示す図面。 XPS装置を用いた表面分析によるタングステンの酸化の程度を示すグラフであり、ガス流量比の影響を示す図。 /O比と、シリコンの酸化膜厚およびタングステンの酸化膜厚との関係を示すグラフ図。 XPS装置を用いた表面分析によるタングステンの酸化の程度を示すグラフであり、プラズマ処理温度の影響を示す図。 プラズマ処理における処理温度と処理時間とシリコンの酸化レートとの関係を示すグラフ図。 タングステンの薄膜のシート抵抗を測定した結果を示すグラフであり、ガス組成との関係を示す図。 タングステンの薄膜のシート抵抗を測定した結果を示すグラフであり、H流量との関係を示す図。 被処理ウエハの番号と酸化膜の膜厚とウエハ表面のW濃度の関係を示すグラフ図。 酸化処理における酸化膜厚と処理時間との関係を示すグラフ図。 XPS装置を用いた表面分析によるチャートを示す図面。 ゲート電極ポリシリコン層のエッジ部の形状が鋭角的である例を示す模式図。 ゲート電極ポリシリコン層のエッジ部にバーズビークが過剰に形成されている例を示す模式図。 ゲート電極ポリシリコン層のエッジ部が丸みを帯びている例を示す模式図。 選択酸化処理後のポリシリコン層のエッジ部断面のTEM写真を模写した図面。
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図1は、本発明のプラズマ酸化処理方法の実施に適したプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置は、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるRLSA(Radial Line Slot Antenna;ラジアルラインスロットアンテナ)プラズマ生成技術を利用することにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るものである。
このプラズマ処理装置100は、600℃以下の低温で下地膜等へのダメージフリーなプラズマ処理を進めることができるとともに、高密度のプラズマで、かつプラズマ均一性に優れており、拡散炉に比べても遜色無いプロセスの均一性を実現できる。このため、プラズマ酸化処理装置100は、ゲート電極のポリシリコン層の再酸化処理に好適に利用可能なものである。
このプラズマ処理装置100は、気密に構成され、接地された略円筒状のチャンバー1を有している。チャンバー1の底壁1aの略中央部には円形の開口部10が形成されており、底壁1aにはこの開口部10と連通し、下方に向けて突出する排気室11が設けられている。
チャンバー1内には被処理基板であるウエハWやダミーウエハWdを水平に支持するためのAlN等のセラミックスからなるサセプタ2が設けられている。このサセプタ2は、排気室11の底部中央から上方に延びる円筒状のAlN等のセラミックスからなる支持部材3により支持されている。サセプタ2の外縁部には、ウエハWをガイドするためのガイドリング4が設けられている。また、サセプタ2には抵抗加熱型のヒータ5が埋め込まれており、このヒータ5はヒータ電源6から給電されることによりサセプタ2を加熱して、その熱で被処理体であるウエハWを加熱する。このとき、例えば室温から900℃程度までの範囲で温度制御可能となっている。なお、チャンバー1の内周には、石英からなる円筒状のライナー7が設けられている。
サセプタ2には、ウエハWを支持して昇降させるためのウエハ支持ピン(図示せず)がサセプタ2の表面に対して突没可能に設けられている。
チャンバー1の側壁には環状をなすガス導入部材15が設けられており、このガス導入部材15にはガス供給系16が接続されている。なお、ガス導入部材はシャワー状に配置してもよい。このガス供給系16は、Arガス供給源17、Hガス供給源18、Oガス供給源19を有しており、これらのガスが、それぞれガスライン20を介してガス導入部材15に至り、ガス導入部材15からチャンバー1内に導入される。なお、ガスライン20の各々には、マスフローコントローラ21およびその前後の開閉バルブ22が設けられている。
上記排気室11の側面には、排気管23が接続されており、この排気管23には高速真空ポンプを含む排気装置24が接続されている。そしてこの排気装置24を作動させることによりチャンバー1内のガスが、排気室11の空間11a内へ均一に排出され、排気管23を介して排気される。これによりチャンバー1内は所定の真空度、例えば0.133Paまで高速に減圧することが可能となっている。
チャンバー1の側壁には、プラズマ処理装置100に隣接する搬送室(図示せず)との間でウエハWや、ダミーウエハWdの搬入出を行うための搬入出口25と、この搬入出口25を開閉するゲートバルブ26とが設けられている。
チャンバー1の上部は開口部となっており、この開口部の周縁部に沿って環状の支持部27が設けられている。この支持部27に誘電体、例えば石英やAl等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板28がシール部材29を介して気密に設けられている。したがって、チャンバー1内は気密に保持される。
マイクロ波透過板28の上方には、サセプタ2と対向するように、円板状の平面アンテナ部材31が設けられている。この平面アンテナ部材31は、マイクロ波透過板28の上に配置され、さらに平面アンテナ部材31の上部を覆うように遅波材33が配備されている。これらの平面アンテナ部材31と遅波材33は、その周縁部において押え部材34bにより固定される。また、遅波材33を覆うようにシールド蓋体34が設けられ、このシールド蓋体34はチャンバー1の側壁上端に支持されている。平面アンテナ部材31は、例えば8インチサイズのウエハWに対応する場合には、直径が300〜400mm、厚みが1〜数mm(例えば5mm)の導電性材料からなる円板である。具体的には、平面アンテナ部材31は、例えば表面が金メッキされた銅板またはアルミニウム板からなり、多数のマイクロ波放射孔32が所定のパターンで貫通して形成された構成となっている。このマイクロ波放射孔32は、例えば図2に示すように長溝状のスロット32aからなり、隣接するスロット32a同士が「T」字状に配置され、さらに、これら複数のスロット32aが同心円状に配置された構造を採用することができる。スロット32aの長さや配列間隔は、マイクロ波発生装置39で発生した高周波の波長に応じて決定される。なお、マイクロ波放射孔32(スロット32a)は、円形状の貫通孔等の他の形状であってもよい。また、マイクロ波放射孔32(スロット32a)の配置形態は、特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置させてもよい。
平面アンテナ部材31の上面には、真空よりも大きい誘電率を有する遅波材33が設けられている。チャンバー1の上面には、これら平面アンテナ部材31および遅波材33を覆うように、例えばアルミニウムやステンレス鋼、銅等の金属材からなるシールド蓋体34が設けられている。チャンバー1の上面とシールド蓋体34とはシール部材35によりシールされている。シールド蓋体34には、複数の冷却水流路34a,34a・・・が形成されており、そこに冷却水を通流させることにより、平面アンテナ部材31、マイクロ波透過板28、遅波材33、シールド蓋体34を冷却して、プラズマの熱による破損防止および安定的なプラズマの維持を図ることができるようになっている。なお、シールド蓋体34は接地されている。
シールド蓋体34の上壁の中央には、開口部36が形成されており、この開口部36には導波管37が接続されている。この導波管37の端部には、マッチング回路38を介してマイクロ波発生装置39が接続されている。これにより、マイクロ波発生装置39で発生した例えば周波数2.45GHzのマイクロ波が導波管37を介して上記平面アンテナ部材31へ伝搬されるようになっている。なお、マイクロ波の周波数としては、8.35GHz、1.98GHz等を用いることもできる。
導波管37は、上記シールド蓋体34の開口部36から上方へ延出する断面円形状の同軸導波管37aと、この同軸導波管37aの上端部に接続された水平方向に延びる矩形導波管37bとを有している。矩形導波管37bの同軸導波管37aとの接続部側の端部はモード変換器40となっている。同軸導波管37aの中心には内導体41が延在しており、この内導体41の下端部は、平面アンテナ部材31の中心に接続固定されている。マイクロ波は、同軸導波管37aの内導体41を介して効率よく平面アンテナ部材31へ伝播される。
プラズマ処理装置100の各構成部は、プロセスコントローラ50に接続されて制御される構成となっている。プロセスコントローラ50には、工程管理者がプラズマ処理装置100を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインタフェース51が接続されている。
また、プロセスコントローラ50には、プラズマ処理装置100で実行される各種処理をプロセスコントローラ50の制御にて実現するための制御プログラムや、処理条件データ等が記録されたレシピが格納された記憶部52が接続されている。
そして、必要に応じて、ユーザーインタフェース51からの指示等にて任意のレシピを記憶部52から呼び出してプロセスコントローラ50に実行させることで、プロセスコントローラ50の制御下で、プラズマ処理装置100での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばCD−ROM、ハードディスク、フレキシブルディスク、フラッシュメモリなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたRLSA方式のプラズマ処理装置100においては、上述したように、ゲート電極の選択酸化処理が行われる。ゲート電極としては、従来、図3Aに示すように、シリコンウエハなどのSi基板61上にゲート絶縁膜62を介してポリシリコン層63を形成したものが用いられてきたが、LSIの高集積化、高速化にともなうデザインルールの微細化の要請から、ゲート電極の側壁酸化の高精度の制御およびゲート電極の低抵抗化が求められており、図3Bに示すような、Si基板61上にゲート絶縁膜62を介してポリシリコン層63を形成し、さらにその上にタングステンシリサイド(WSi)層64を形成したタングステンポリサイド構造や、図3Cに示すような、高速なデバイスに用いられるSi基板61上にゲート絶縁膜62を介してポリシリコン層63を形成し、さらにタングステンナイトライド(WN)のバリア層65、およびタングステン(W)層66を形成した、より抵抗の低いタングステンポリメタルゲート構造等のタングステン(W)を用いたゲートが用いられている。なお、図3A〜図3Cにおいて、符号67はゲート電極をエッチングする際に用いられる、例えば窒化シリコン(SiN)からなるハードマスク層、符号68は選択酸化により形成された酸化膜である。
プラズマ処理装置100によりゲート電極の選択酸化処理を行う際には、まず、ゲートバルブ26を開にして搬入出口25からゲート電極が形成されたウエハWをチャンバー1内に搬入し、サセプタ2上に載置する。
そして、ガス供給系16のArガス供給源17、Hガス供給源18、およびOガス供給源19から、Arガス、Hガス、およびOガスを所定の流量でガス導入部材15を介してチャンバー1内に導入し、所定の圧力に維持する。この際の条件としては、例えば流量は、Arガス:100〜3000mL/min、Hガス:10〜1000mL/min、Oガス:10〜1000mL/minが好ましく、高Hガス濃度の条件として、H/O流量比を1以上12以下とすることがより好ましい。この場合、チャンバー内圧力を3〜700Pa、温度を100〜900℃、マイクロ波パワーを1500〜5000Wとすることがよい。これにより、水素ラジカルによりタングステンの酸化を抑制しつつ、ポリシリコンの酸化反応を高精度に制御できる。また、温度が300℃以上の場合は、H/O流量比が8以上であることが好ましい。
また、Hガスに対するArガスの流量比Ar/Hは、1〜20の範囲から選択することが好ましく、1.25〜10がより好ましい。
次いで、マイクロ波発生装置39からのマイクロ波をマッチング回路38を経て導波管37に導く。マイクロ波は、矩形導波管37b、モード変換器40、および同軸導波管37aを順次通って平面アンテナ部材31に供給され、平面アンテナ部材31からマイクロ波透過板28を経てチャンバー1内におけるウエハWの上方空間に放射される。マイクロ波は、矩形導波管37b内ではTEモードで伝搬し、このTEモードのマイクロ波はモード変換器40でTEMモードに変換されて、同軸導波管37a内を平面アンテナ部材31に向けて伝搬されていく。
平面アンテナ部材31からマイクロ波透過板28を経てチャンバー1に放射されたマイクロ波によりチャンバー1内で電磁界が形成され、Hガス、ArガスおよびOガスがプラズマ化し、このプラズマによりウエハWのゲート電極のポリシリコン側壁を選択酸化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ部材31の多数のスロット32aから放射されることにより、略5×1011〜1×1013/cmあるいはそれ以上の高密度のプラズマとなり、その電子温度は、0.7〜2eV程度、プラズマ密度の均一性は、±5%以下である。従って、低温の場合でもかつ短時間で選択酸化処理を行って非常に薄い酸化膜を形成することができ、しかも下地膜へのイオン等のプラズマダメージが小さく、良質な酸化膜を形成できるというメリットがある。
また、図3B、図3Cに示すようなタングステン(W)を含むゲート電極の場合に、このように高密度プラズマにより低温の場合でも、短時間で、かつ高H/Oのガス配合でポリシリコンの選択酸化処理を行うので、タングステン(W)の酸化によるWO(WO、WO、またはWO)の昇華を極力抑えて極めて高精度の処理を行うことができる。ここで、水素がタングステンの酸化を抑制する機構としては、下記の式(1)および式(2)の反応が起こっているものと考えられる。従って、反応が式(2)に移行するようなH/O比で処理することによって、タングステンの酸化を抑制するとともに、一定以上のポリシリコンの酸化レートが得られる温度と流量比でプラズマ処理を行うことが好ましい。
W + 3O → WO ・・・ (1)
WO + 3H → W+3OH ・・・(2)
次に、本発明方法による半導体装置の製造工程を、DRAMやフラッシュメモリ等の半導体装置のMOSトランジスタを構成するゲート電極を例にとって説明する。図4A〜図4Cは、ゲート電極200に選択的に酸化膜68が形成される様子を模式的に示すものである。図4Aはエッチング後のゲート電極200を示している。符号61はSi基板である。
ゲート電極200の作製手順としては、まず、Si基板61に、P+またはN+がドープされウエル領域(拡散領域;図示せず)が形成され、次いで熱酸化処理等により、ゲート絶縁膜62(SiO)が形成される。ゲート絶縁膜62上にはCVDによりポリシリコンを成膜して、ポリシリコン層63を形成し、その上にさらに、ゲート電極200を高速化するため比抵抗を下げる目的で、高融点電極材料であるタングステンによりタングステン層66を形成する。タングステン層66の形成には、例えばCVD法やスパッタ法が利用できる。タングステン層66に代えてタングステンシリサイド(WSi)を用いることもできる。なお、タングステン層66を形成する前に、その界面でWとSiとの相互拡散によりシリサイド化が生じ、高抵抗のWSiが拡散することを防止するために、予めポリシリコン層63の上に導電性のバリア層65を形成しておく。この例では、タングステンナイトライドをバリア層65に用いている。
タングステン層66の上には、窒化シリコンなどのハードマスク層67を形成し、さらにフォトレジスト膜(図示せず)を形成しておく。
その後、フォトリソグラフィーによりフォトレジスト膜をマスクとしてハードマスク層67をエッチングし、さらにフォトレジスト膜+ハードマスク層67またはハードマスク層67をマスクとしてタングステン層66、バリア層65、ポリシリコン層63を順次エッチングしてゲート電極200を形成する。一連のエッチング処理により、ゲート電極200の側面にはポリシリコン層63およびタングステン層66の側壁が露出し、さらにゲート絶縁膜62もエッチングされ除去された状態となっている。
このように形成されたゲート電極200に対し、図4Bに示すように、プラズマ処理装置100により、水素ガスと酸素ガスとを所定の流量比となるように制御しながらプラズマ酸化処理を行なう。プラズマ酸化処理の好適な条件としては、例えば流量は、Arガス:1000mL/min、Hガス:400mL/min、Oガス:50mL/minが好ましく、チャンバー内圧力は6.7Pa(50mTorr)とすることができる。このプラズマ酸化処理により、酸化膜68がポリシリコン層63の表面に選択的に形成される。タングステン層66およびバリア層65の側壁には酸化膜は形成されず、図4Cに示されるようなゲート電極210となる。なお、Si基板およびSiN表面にも、若干の酸化膜が形成される。タングステン層66に代えて、他の高融点材料、例えば、モリブデン、タンタル、チタン、それらのシリサイド、ナイトライド、合金等を成膜したゲート電極についても同様に処理できる。
図5は、図1のプラズマ処理装置100により側壁に酸化膜68を形成したゲート電極210の断面構造を示す透過型電子顕微鏡写真(TEM像)の図面である。例えば、このゲート電極210の高さ(ポリシリコン層63からハードマスク層67までの厚さ)は、約250nmである。プラズマ酸化処理における処理ガスの流量は、Ar/H/O=1000/10/10mL/min、Si基板61の温度は250℃で、圧力は133.3Pa(1Torr)、プラズマへの供給パワーは3.5kW、処理時間は40秒とした。
図6には、比較のため、処理ガス流量をAr/O=1000/10mL/minとした場合の酸化によって酸化膜を形成したゲート電極の断面構造(TEM像)を示す。プラズマ酸化処理におけるSi基板61の温度は250℃、圧力は133.3Pa(1Torr)、プラズマへの供給パワーは3.5kW、処理時間は120秒であった。
図5および図6のゲート電極は、図4Cと同様に、Si基板61上にゲート絶縁膜62、ポリシリコン層63、タングステンナイトライドのバリア層65、タングステン層66(黒色の層)、窒化シリコンのハードマスク層67が順に積層された構造である。なお、図5および図6は実際のTEM像であるため、ゲート絶縁膜62、酸化膜68およびバリア層65は明瞭には描かれていない。
図5と図6の比較から、水素ガスを用いずにアルゴンガスと酸素ガスのみによる酸化ではタングステン層66の側壁が酸化してWOとなり、横方向に膨張してしまっていることがわかる。また、飛散したタングステンによってSi基板の汚染が発生していると考えられる。
これに対して、H/O比1でプラズマ処理をした場合、図5に示すように、タングステン層66の酸化が抑制され、膨張は生じなかった。なお、図示していないが、H/O比8でプラズマ処理をした場合、Si基板温度500℃の酸化でも、図5と同様にタングステン層66の酸化と膨張が抑制されていた。従って、H/Oの流量比が1以上20以下であれば、タングステン層66の側壁を酸化させずにポリシリコン層63を選択的に酸化することが可能であり、好ましくはH/O比を4以上、さらに好ましくはH/O比を8以上にすることにより、タングステン層66の露出部分の酸化をほぼ完全に抑制しつつ、ポリシリコン層63の露出部を酸化させる良好なプラズマ酸化処理が可能になる。
図7Aおよび図7Bは、タングステン層66が、プラズマ酸化処理によりどのように変化したかを示す図面である。図7Aは、プラズマ処理をする前の酸素ラインプロファイルの状態を示すもので、図4AにおけるA−A’断面に沿ってタングステン層66を観測した結果を示している。また、図7Bは、プラズマ処理後の酸素ラインプロファイルの状態を示すもので、図4CのB−B’断面に沿って同様にタングステン層66を観測した結果を示している。なお、図7Aおよび図7Bのチャートの縦軸は、酸素の量に比例した発光強度を示し、横軸は、A−A’断面またはB−B’断面の長さ(距離)を規格化して表したものである。
プラズマ酸化処理は、図1のプラズマ処理装置100により、処理ガス流量としてAr/H/O=1000/10/10mL/minでSi基板温度250℃、圧力は66.7133Pa、プラズマへの供給パワーは3.5kW、処理時間40秒で行なった。酸素のラインプロファイルは、電子エネルギー損失分光法(EELS;Electron Energy Loss Spectroscopy;GATAN社製Gatan Imaging Filter model 678を使用)によって測定した。
図7Aと図7Bの比較により、タングステン層66の酸素のラインプロファイルは、プラズマ酸化処理の前後で殆ど変化しておらず、タングステン層66の酸化が極めて微少であることがわかる。
また、本実施例のゲート電極210において、プラズマ酸化処理前後のポリシリコン層63側面の酸化膜厚を透過型電子顕微鏡(TEM)により観察した。その結果、エッチング処理したウエット洗浄後のゲート電極側面のポリシリコン層63の酸化膜厚が約2.0nmであったのに対し、プラズマ酸化処理後のゲート電極側面のポリシリコン層63の酸化膜厚は、約3.3nmであった。すなわち、本実施例によれば、ポリシリコン層63に酸化膜が均一に、かつ選択的に形成されることが確認された。
以上の結果から、ポリシリコン層63には選択的に酸化膜が形成され、タングステン層65には酸化膜が殆ど形成されないことがわかる。また、処理時間と処理温度等の条件により、酸化膜の生成をコントロールすることも可能である。このように、露出したMOSトランジスタのゲート電極200の側面に、プラズマ処理装置100によってプラズマ酸化処理をする際に、水素ガスを加え、H/O比が1以上の還元雰囲気で処理することによって、タングステンを酸化させずにポリシリコンだけを選択的に酸化させることが可能となる。
図8は、プラズマ処理装置100への水素ガス導入の有無と、その流量を変化させた場合に、タングステンがどの程度酸化されたかをX線光電子分光分析装置(XPS装置;パーキンエルマー社製)による表面分析で示したものである。縦軸は、WとWOのピーク強度であり、横軸は結合強度を示す。図中、a、b、cは、それぞれ水素ガスを30、20、10mL/minの流量で導入した場合を示す。比較のため、dにアルゴンと酸素のみの場合、eに再酸化処理を行なわない未処理の場合の結果をそれぞれ示す。Si基板上の酸化膜厚は、a、b、c、dのいずれも同じで3nmである。なお、プラズマ酸化処理におけるアルゴンガス流量は1000mL/min、酸素ガス流量は10mL/minに固定し、Si基板温度250℃、圧力は133.3Pa、プラズマへの供給パワーは3.5kW、処理時間は、aが66秒、bは21秒、cは21秒、dは30秒で行なった。
これらの結果から、タングステンのピークである31〜34eV付近の強度は、水素ガス流量が多いほど高かった。一方で、酸化タングステンのピークである35〜39eV付近の強度は、水素ガスを使用しない場合(d)や、未処理の場合(e)の方が高かった。これにより、水素ガスを導入した場合に、酸素ガスとの流量比において水素ガスが多いほど、タングステンの酸化が起こりにくいことが判明した。
図9は、プラズマ処理装置100による再酸化処理において、H/O比を変化させ、シリコン酸化膜と、酸化タングステン膜の形成膜厚を測定した結果を示すグラフである。なお、この例における処理時のSi基板温度は250℃で、酸素ガス流量は100mL/min、圧力は6.7Pa、プラズマへの供給パワーは2.2kWとした。図9のグラフの縦軸は同一の処理時間で形成されたシリコン酸化膜(SiO)および酸化タングステン膜(WO)の膜厚を示しており、横軸はH/O比を示している。
図9より、シリコンの酸化レートは、H/O比が1の範囲まで急速に向上しており、1〜2の範囲で最大になり、2以上では徐々に低下している。一方、酸化タングステンの膜厚は、水素ガスの導入量が多くなるに従って減少し、H/O比が2以上ではWOが殆ど形成されなかったことがわかる。また、再酸化を行なっていない未処理の場合と比較しても、WOの膜厚が薄くなっており、水素ガスによる還元雰囲気が作用したものと考えられる。
図8および図9より、プラズマ処理装置100によるプラズマ酸化処理の際に水素ガスを導入することにより、タングステンの酸化を抑制することが可能であり、また、H/O比を制御することにより、シリコンのみを選択的に酸化させ得る。
タングステンの酸化を抑制する上で好ましいH/O比は、1.5以上20以下であり、より好ましくは2以上であり、さらに4以上ではWOの生成を略完全に抑制できることがわかる。また、シリコンの酸化レートを一定レベル以上に維持する観点での好ましいH/O比は、1以上15以下であり、好ましくは1.5以上15以下であることがわかる。
以上のことから、プラズマ処理装置100によるポリシリコン層の選択的再酸化において、タングステンの酸化を抑制するためのH/O比は、1.5以上20以下に設定することが好ましく、2以上20以下がより好ましい。また、シリコンの酸化レートを考慮した場合は、1以上15以下とすることが好ましい。
図10は、プラズマ処理装置100により、Si基板上でゲート電極のポリシリコン露出面を8nmの酸化膜厚で酸化させる処理を行なった場合に、温度条件を変えることによってタングステンがどの程度酸化されたかを、図8と同様にXPS装置による表面分析により測定した結果を示している。なお、同図において、曲線Aは、未処理(再酸化を行なっていない状態)、曲線BはSi基板温度が250℃、曲線Cは温度が300℃、曲線Dは温度が350℃、曲線Eは温度が400℃、曲線Fは温度が600℃の場合を示している。また、この試験におけるAr/H/O流量は、1000/200/100mL/minであり、圧力は8.0Pa、プラズマへの供給パワーは2.2kWであった。
図10から、タングステンの酸化により生じたWOのピーク強度は、曲線Aで示す未処理の時が最も高かった。このことから、プラズマ処理装置100に水素ガスと酸素ガスを導入してプラズマ処理を行なうことによって、WOの生成が抑制されるだけでなく、エッチング処理中やその後に表面が自然酸化されて形成された酸化タングステンについても還元されたことがわかる。また、本発明方法の場合、タングステンが急激に酸化される温度である300℃以上の温度域、例えば600℃においてもタングステンの酸化は進んでいなかった。
図11は、プラズマ処理装置100により、Si基板を6nmの酸化膜厚となるように酸化したときの、Si基板温度に対するシリコンの酸化レート(符号A)およびプロセス時間(符号B)をプロットしたものである。この例における処理時のガス流量は、Ar/H/O=1000/200/100mL/min、圧力は6.7Pa、プラズマへの供給パワーは2.2kWであった。同図に示されるとおり、Si基板温度250℃の処理に対して、500℃の処理では約2倍の酸化速度を示しており、同じ酸化量が必要な場合、高温ほど処理時間が短くて済むことがわかる。前述したとおり、シリコンへの酸化膜形成においては、より高温のほうが優れた膜質が得られ、処理温度は300℃以上が好ましく、500℃以上とすることがより好ましい。
図12は、プラズマ処理装置100による再酸化処理後のSi基板上のタングステンの薄膜のシート抵抗を測定した結果を示すグラフである。ここでは、タングステン薄膜のシート抵抗がプラズマ酸化処理におけるガス組成によってどのように変化するかを試験した。図12の縦軸は、シート抵抗値を示し、単位はΩ/sqである。
また、同図の横軸は試験区分を表している。「Ar/O 3.0nm」は、処理ガスとしてアルゴンと酸素を用いたプラズマ酸化処理であり、そのSi基板上での酸化膜厚が3nm相当である試験区分を示す。同様に、「Ar/O 5.0nm」は、アルゴンと酸素を用いたプラズマ酸化処理であり、そのSi基板上での酸化膜厚が5nm相当である試験区分を示す。
また、「Ar/O/H 3.0nm」は、アルゴン、酸素および水素を用いたプラズマ酸化処理であり、そのSi基板上での酸化膜厚が3nm相当である試験区分を示す。同様に「Ar/O/H 5.0nm」は、アルゴン、酸素および水素を用いたプラズマ酸化処理であり、そのSi基板上での酸化膜厚が5nm相当である試験区分を示す。さらに、「Ar/O/H 8.0nm」は、アルゴン、酸素および水素を用いたプラズマ酸化処理であり、そのSi基板上での酸化膜厚が8nm相当である試験区分を示す。
なお、比較のため、プラズマ酸化処理を行なっていない未処理の場合の結果も併せて示した。また、プラズマ酸化処理における処理ガスの流量比は、Ar/O/H=1000/10/10、またはAr/O=1000/10とし、Si基板温度250℃、圧力は133.3Pa、プラズマへの供給パワーは3.5kW、処理時間はAr/O 3.0nmが30秒、Ar/O 5.0nmが227秒、Ar/H/O 3.0nmが21秒、Ar/H/O 5.0nmが68秒、Ar/H/O 8.0nmが177秒で行なった。
図12から、プラズマ酸化処理の際に水素ガスを導入することにより、Si基板上での酸化膜厚にかかわらずシート抵抗が低下していることが見てとれる。このことより、処理ガス中に水素ガスを混合することによって、タングステン表面に還元作用が働き、酸化が効果的に抑制され、ゲート電極とした場合の性能を向上させ得ることが確認された。
図13は、プラズマ処理装置100によりSi基板上に3nmの膜厚で酸化膜を形成した場合のタングステン薄膜のシート抵抗を、図12と同様の試験方法で測定した結果を示したものである。ここでは、プラズマ酸化処理における水素ガスの流量を10、20または30mL/minとした。Hガス以外の処理ガスの流量比は、Ar/O=1000/10mL/minとした。なお、比較のため、プラズマ酸化処理を行なわない未処理の場合のタングステン薄膜のシート抵抗も記載した。なお、プラズマ酸化処理における条件は、Si基板温度250℃、圧力は133.3Pa、プラズマへの供給パワーは3.5kW、処理時間は、水素ガスの流量10mL/minの場合は21秒、20mL/minの場合は21秒、30mL/minの場合は66秒で行なった。
図13から、水素ガスの流量を増やすと、タングステン薄膜のシート抵抗が低下していくことが理解される。これは、水素ガスを導入することにより、タングステン薄膜の酸化が抑制されるためである。また、H/O比が高くなるほど、酸化が抑制され、シート抵抗が低下する傾向が強まることが示された。
図14は、プラズマ処理におけるH/O比と処理温度を変えて、Si基板の酸化膜厚が8nmとなるように設定してランニング試験を実施した結果を示す図である。試験は、H/O比を2、6または8に設定した場合について、ウエハ温度を400℃または500℃に設定して実施した。
図1のプラズマ処理装置100を用い、まず、チャンバーをクリーニングし、タングステンフリーの状態とした。次いで、サセプタ上にベアSiウエハ(清浄なウエハ)を載せ、次の酸化処理の条件でチャンバー内のシーズニングを行った。
その後、1枚目のウエハとして、ベアSiウエハをサセプタ上に載せ、ポリシリコンの選択酸化処理と同様の条件で酸化処理を行った。その際の条件は、ガス流量:Ar/H/O=1000/x/100mL/minとしてxの値を200、600、800ml/minに変え、チャンバー内圧力:6.7Pa、マイクロ波発生装置のパワー:3.4kW、ウエハ温度:400℃または500℃、処理時間:110秒とした。チャンバー壁温度は45℃であった。処理後、この1枚目のウエハを取り出して、酸化膜の膜厚測定と表面のタングステン濃度を測定した。なお、膜厚測定はエリプソメーター(ルドルフ社製)を用い、タングステン濃度測定は、TXRF(全反射蛍光X線分析;テクノス社製TREX610Tを使用)により計測した。
引き続き、2枚目のウエハとして表面にタングステン膜を有するSiウエハをサセプタ上に載置し、同様の条件で酸化処理を行った。処理後、このタングステン膜付きウエハを搬出し、3枚目のウエハとしてベアSiウエハをサセプタ上に載置し、1枚目のウエハと同様の条件で酸化処理を行った。処理後、この3枚目のウエハを取り出して、酸化膜の膜厚と表面のタングステン濃度を測定した。同様にして、4枚目以降もタングステン膜付きウエハの酸化処理と、ベアSiウエハの酸化処理とを11枚目のウエハまで合計11枚目まで繰り返し、各ベアSiウエハについて膜厚およびタングステン濃度測定した。
これら一連の実験の結果を図14に示す。図14の横軸はウエハのNo.(何枚目か)を示し、縦軸は酸化膜の膜厚(オングストローム)とウエハ表面のタングステン濃度(×1010atoms/cm)を示している。
この図14に示すように、タングステンの酸化を抑制することが可能なH/O比=2で処理を行なうと、処理枚数を重ねていくに従って、徐々にタングステンコンタミネーションの増加が認められた。また、タングステンコンタミネーションの増加に伴い、酸化膜厚の低下が認められた。
/O比を6にした場合でも、膜厚の低下が認められたが、H/O比が2のときと比べて膜厚の低下割合が小さくなっていることがわかる。そして、H/O比が高くなるに従い膜厚の低下はさらに小さくなり、H/O比を8にすることで完全に膜厚の低下を抑制することができた。また、H/O比を8にすることで、ウエハ表面のタングステンコンタミネーションを1×1010/atoms/cmまで低減させることができた。また、H/O比が8であれば、処理温度が500℃であっても400℃の場合と同様の結果が得られた。なお、処理温度としては、800℃までは十分に処理が可能である。
図14に示す結果から、タングステンの酸化抑制だけでなく、タングステンによる原子レベルでの汚染を防止する目的では、プラズマ処理における処理ガス中のH/O比を8以上にすればよいことが判明した。また、タングステンコンタミネーションを低減する目的で、H/O比を8以上に設定する場合のプラズマ処理温度は、緻密で良好な膜質の酸化膜を得るとともにスループットを向上させ、処理効率を高める観点から800℃以下が好ましいと考えられ、より好ましくは400〜600℃程度である。
以上のデータから、RLSA方式のプラズマ酸化処理において、ゲート電極のタングステン層の表面(露出面)では、プラズマによる再酸化処理により酸化還元の平衡反応が起こっているものと考えられる。H/O比を2以上に設定することで、タングステンの酸化を効果的に抑制できるが、この場合でも僅かではあるが酸化物であるWOxが生成していると推測され、チャンバー内にWOxが飛散し、原子レベルでのタングステン汚染の原因となっているものと考えられる。しかし、H/O比をより高めていき、例えばH/O比を8以上、好ましくはH/O比を8〜12、より好ましくはH/O比を8〜10にすることにより、強い還元雰囲気を作り出すことが可能になり、その結果、WOxの生成あるいは飛散を抑制し、ウエハの汚染を低減できるものと推察される。このように、単にタングステン層の酸化を抑制するだけでなく、原子レベルでの汚染を低減することにより、タングステン汚染に起因する半導体製品への悪影響を回避できる。
また、タングステン汚染を防止することによって、RLSA方式のプラズマ処理に特有の課題である酸化膜厚の低下も確実に防止できる。
次に、図1に示すプラズマ処理装置100を用い、処理温度(基板処理温度)を変えてポリシリコン層63の側壁酸化を実施した試験結果について説明する。処理温度は、400℃および800℃とした。処理圧力は6.7Pa(50mTorr)、プラズマ酸化処理における処理ガスの流量は、Ar/O/H=1000/100/200mL/min(sccm)、プラズマへの供給パワーは2.2kWとした。その結果を図15に示した。
図15より、800℃の高温条件では、400℃の処理温度に比べ、酸化レートが大きいことが確認された。
図16は、プラズマ処理装置100により、タングステンで被覆したブランケットウエハを、プラズマ処理した後に、XPS分析装置(X-Ray Photoelectron Spectroscopy Analysis)により表面分析した結果を示している。
プラズマ処理条件は、処理温度を800℃とし、他は上記選択酸化処理と同様の条件で実施した。すなわち、Ar/O/H流量は、1000/100/200mL/minであり、処理圧力は6.7Pa、プラズマへの供給パワーは2.2kWで行なった。
なお、図16において、曲線Aは、0deg、曲線Bは45deg、曲線Cは60degの測定結果をそれぞれ示している。
図16から、タングステンの酸化により生じたWO(WOなど)のピーク強度はほとんど検出されず、プラズマ処理装置100を用い本発明の酸化プロセス条件でプラズマ処理を行うことによって、WOの生成が抑制されるだけでなく、エッチング処理中やその後に表面が自然酸化されて形成された酸化タングステンについても還元できることがわかる。
また、図4A〜図4Cと同様のタングステンポリメタルゲート構造のゲート電極に、処理温度800℃で、他は上記選択酸化処理と同様の条件でプラズマ処理を行なった後に、透過型電子顕微鏡(TEM)を用いて断面構造を撮影した結果、図5と同様にタングステン層66の膨張は観察されず、タングステンの酸化が抑制されていることが確認された(TEM写真は掲載を省略する)。
以上のことから、本発明のプラズマ酸化処理方法をゲート電極の選択酸化処理に適用することによって、タングステン層66等の金属の酸化を防ぎながらポリシリコン層63のみを選択的に酸化させ得ることが確認された。
次に、バーズビークの制御について、図17A〜図17Cを参照しながら説明を行う。前記したように、ゲート電極中のポリシリコン層の側面が露出した状態でゲート電極に電圧を印加すると、この露出部分で電界集中が生じ、リーク電流増大などの製品不良を引き起こす原因になるため、当該露出部分を酸化して絶縁膜を形成すべく、再酸化処理が行われる。図17A〜図17Cは、再酸化処理後のポリシリコン層63のエッジ部(コーナー部)70の形状を模式的に示している。
まず、図17Aは、エッジ部70にバーズビーク71が形成されておらず、鋭角的な形状をした状態である。
一方、図17Bは、バーズビーク71が形成された状態であり、ポリシリコン層63とSi基板61の界面に酸素ラジカル(O)や酸素イオン(O)等の活性な酸化剤が拡散して酸化が進み、酸化膜(ゲート絶縁膜62)が成長したものである。このようなバーズビーク71は、特に熱酸化処理においては顕著に形成され易い。
図1に示すプラズマ処理装置100を用いて行なわれるRLSAマイクロ波プラズマによる再酸化の場合、熱酸化処理において大きな問題となるバーズビークを抑制できるというメリットがあるが、図17Aに示すように、全くバーズビークが入らないと、電界が集中しやすいポリシリコン層63のエッジ部70の形状が鋭くなり、逆にリーク電流を増大させてしまうという問題がある。そこで、本実施形態では、600℃以上の高温で再酸化処理を行うことにより、図17Cに示すようにポリシリコン層63のエッジ部70が僅かに丸みを帯びた状態にすることができた。この状態であれば、エッジ部70からのリーク電流の増加を防ぎながら、ゲート酸化膜の増膜がなく、微細化への対応も可能な信頼性の高いゲート電極を得ることができる。
まず、図4Aと同様の構造のタングステンポリメタルゲート構造のゲート電極に対して、図1に示すプラズマ処理装置100を用い、再酸化処理としてのプラズマ酸化処理を実施した。処理圧力は、6.7Pa(50mTorr)とした。プラズマ酸化処理における処理ガスの流量は、Ar/O/H=1000/100/200mL/min(sccm)、処理温度(基板処理温度)は800℃で、プラズマへの供給パワーは2.2kW、処理時間は80秒に設定した。
図18は、上記条件で再酸化処理した後にポリシリコン層63エッジ部付近の断面のTEM写真を模写して図示したものである。プラズマ酸化処理によって、図18のようにポリシリコン層63の側壁に選択的に酸化膜68を形成できたとともに、エッジ部が僅かに丸みを帯びた形状にすることができた。また、ポリシリコン層63の下の酸化膜(ゲート絶縁膜62)の膜厚は、ポリシリコン層のエッジ下(膜厚L)とポリシリコン層の中央下(膜厚L)とでほぼ等しく(L=L)、バーズビークは形成されていないことが確認できた。
以上の結果から、600℃以上、例えば600〜900℃の高温で再酸化処理することによって、バーズビークを抑制しつつエッジ部を丸み形状にしてゲートリーク電流の低減を図り得ることが示された。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。
例えば、ゲート電極としては、ポリシリコンにタングステンまたはタングステンシリサイドを積層したものに限らず、他の高融点電極材料やそれらのシリサイドを積層した構造のゲート電極にも適用できる。
また、本発明方法は、トランジスタのゲート電極以外に、例えば、メタル材料の酸化を抑制しつつ、シリコンを含む材料を選択的に酸化させる必要のある種々の半導体装置の製造にも適用可能である。
産業上の利用の可能性
本発明は、各種半導体装置の製造において好適に利用可能である。

Claims (33)

  1. 少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体に対し、
    複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行ない、前記ポリシリコン層に酸化膜を形成することを特徴とする、半導体装置の製造方法。
  2. 請求項1において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、1.5以上であることを特徴とする、半導体装置の製造方法。
  3. 請求項1において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、2以上であることを特徴とする、半導体装置の製造方法。
  4. 請求項1において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、8以上であることを特徴とする、半導体装置の製造方法。
  5. 請求項1において、前記プラズマ処理における処理温度が250℃以上であることを特徴とする、半導体装置の製造方法。
  6. 請求項5において、前記プラズマ処理における処理温度が900℃以下であることを特徴とする、半導体装置の製造方法。
  7. 請求項1において、前記半導体装置はトランジスタであることを特徴とする、半導体装置の製造方法。
  8. 請求項1において、前記金属層は、タングステン層、またはタングステンシリサイド層であることを特徴とする、半導体装置の製造方法。
  9. 半導体基板の上にゲート絶縁膜を形成する工程と、
    このゲート絶縁膜上に、少なくとも、ポリシリコン層および高融点金属を主成分とする金属層を含む積層体を形成する工程と、
    前記積層体をエッチング処理してゲート電極を形成する工程と、
    複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行ない、前記ゲート電極中のポリシリコン層を選択的に酸化する工程と、
    を含むことを特徴とする、半導体装置の製造方法。
  10. 請求項9において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、1.5以上であることを特徴とする、半導体装置の製造方法。
  11. 請求項9において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、2以上であることを特徴とする、半導体装置の製造方法。
  12. 請求項9において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、8以上であることを特徴とする、半導体装置の製造方法。
  13. 請求項9において、前記プラズマ処理における処理温度が250℃以上であることを特徴とする、半導体装置の製造方法。
  14. 請求項13において、前記プラズマ処理における処理温度が900℃以下であることを特徴とする、半導体装置の製造方法。
  15. 請求項9において、前記半導体装置はトランジスタであることを特徴とする、半導体装置の製造方法。
  16. 請求項9において、前記金属層は、タングステン層、またはタングステンシリサイド層であることを特徴とする、半導体装置の製造方法。
  17. 少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法であって、
    複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスとを含む処理ガスを用いてプラズマ処理を行なうことを特徴とする、プラズマ酸化処理方法。
  18. 請求項17において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、1.5以上であることを特徴とする、プラズマ酸化処理方法。
  19. 請求項17において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、2以上であることを特徴とする、プラズマ酸化処理方法。
  20. 請求項17において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、8以上であることを特徴とする、プラズマ酸化処理方法。
  21. 請求項17において、前記プラズマ処理における処理温度が250℃以上であることを特徴とする、プラズマ酸化処理方法。
  22. 請求項21において、前記プラズマ処理における処理温度が900℃以下であることを特徴とする、プラズマ酸化処理方法。
  23. 請求項17において、前記金属層は、タングステン層、またはタングステンシリサイド層であることを特徴とする、プラズマ酸化処理方法。
  24. コンピュータ上で動作し、実行時に、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置において、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように、前記プラズマ処理装置を制御するものであることを特徴とする、制御プログラム。
  25. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
    前記制御プログラムは、実行時に、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ処理装置において、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように、前記プラズマ処理装置を制御するものであることを特徴とする、コンピュータ記憶媒体。
  26. プラズマにより被処理体を処理するための真空排気可能な処理室と、
    複数のスロットを有する平面アンテナにて前記処理室内にマイクロ波を導入することによりプラズマを発生させるプラズマ供給源と、
    前記処理室内で、水素ガスと酸素ガスとを含む処理ガスを用いて、少なくともポリシリコン層と高融点金属を主成分とする金属層とを有する積層体中の前記ポリシリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法が行なわれるように制御する制御部と、
    を備えたことを特徴とする、プラズマ処理装置。
  27. 少なくとも、ポリシリコン層と、高融点金属を主成分とする金属層と、を有する積層体に対し、
    処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、水素ガスと酸素ガスと希ガスを含む処理ガスを用いてプラズマ処理を行ない、前記ポリシリコン層に酸化膜を形成することを特徴とする、半導体装置の製造方法。
  28. 請求項27において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、1.5以上であることを特徴とする、半導体装置の製造方法。
  29. 請求項27において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、2以上であることを特徴とする、半導体装置の製造方法。
  30. 請求項27において、前記処理ガス中の水素ガスと酸素ガスとの流量比が、8以上であることを特徴とする、半導体装置の製造方法。
  31. 請求項27において、前記処理ガス中の希ガスと水素ガスとの流量比が、1.25〜10であることを特徴とする、半導体装置の製造方法。
  32. 請求項27において、前記プラズマ処理における処理温度が250℃以上であることを特徴とする、半導体装置の製造方法。
  33. 請求項32において、前記プラズマ処理における処理温度が900℃以下であることを特徴とする、半導体装置の製造方法。



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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005083795A1 (ja) * 2004-03-01 2005-09-09 Tokyo Electron Limited 半導体装置の製造方法及びプラズマ酸化処理方法
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
GB0508706D0 (en) * 2005-04-28 2005-06-08 Oxford Instr Plasma Technology Method of generating and using a plasma processing control program
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5073645B2 (ja) * 2006-02-28 2012-11-14 東京エレクトロン株式会社 プラズマ酸化処理方法および半導体装置の製造方法
EP2259294B1 (en) * 2006-04-28 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP4421618B2 (ja) * 2007-01-17 2010-02-24 東京エレクトロン株式会社 フィン型電界効果トランジスタの製造方法
US7645709B2 (en) 2007-07-30 2010-01-12 Applied Materials, Inc. Methods for low temperature oxidation of a semiconductor device
WO2009114617A1 (en) 2008-03-14 2009-09-17 Applied Materials, Inc. Methods for oxidation of a semiconductor device
US7998801B2 (en) * 2008-04-25 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor having altered semiconductor layer
US8679970B2 (en) 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
JP2010118489A (ja) * 2008-11-13 2010-05-27 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US20100297854A1 (en) * 2009-04-22 2010-11-25 Applied Materials, Inc. High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
JP2012054475A (ja) * 2010-09-02 2012-03-15 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
CN104106128B (zh) 2012-02-13 2016-11-09 应用材料公司 用于基板的选择性氧化的方法和设备
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102157839B1 (ko) * 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
CN103871859A (zh) * 2014-03-19 2014-06-18 武汉新芯集成电路制造有限公司 一种形成侧墙氧化硅保护层的方法
KR102238257B1 (ko) * 2014-08-26 2021-04-13 삼성전자주식회사 반도체 소자의 제조 방법
US11295954B2 (en) * 2016-07-04 2022-04-05 Mitsubishi Electric Corporation Manufacturing method for a semiconductor device including a polysilicon resistor
JP7436769B2 (ja) 2019-10-17 2024-02-22 日清紡マイクロデバイス株式会社 半導体装置の製造方法
JP7393376B2 (ja) * 2021-03-19 2023-12-06 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、プログラム及び基板処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102534A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置の製造方法
JPH08111297A (ja) * 1994-08-16 1996-04-30 Tokyo Electron Ltd プラズマ処理装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2624736B2 (ja) 1988-01-14 1997-06-25 株式会社東芝 半導体装置の製造方法
WO1998033362A1 (fr) * 1997-01-29 1998-07-30 Tadahiro Ohmi Dispositif a plasma
JP4069966B2 (ja) 1998-04-10 2008-04-02 東京エレクトロン株式会社 シリコン酸化膜の成膜方法および装置
JP2000332245A (ja) 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びp形半導体素子の製造方法
KR100639147B1 (ko) 2001-01-25 2006-10-31 동경 엘렉트론 주식회사 플라즈마 처리 방법
WO2002073696A1 (fr) 2001-03-12 2002-09-19 Hitachi, Ltd. Procede pour fabriquer un dispositif semi-conducteur a circuit integre
US6596653B2 (en) * 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
CN1235272C (zh) * 2001-06-20 2006-01-04 东京毅力科创株式会社 微波等离子体处理装置、等离子体处理方法以及微波发射部件
KR20040059988A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100899567B1 (ko) 2002-12-30 2009-05-27 주식회사 하이닉스반도체 텅스텐막을 포함하는 게이트전극을 구비한 반도체 소자의제조 방법
US6987056B2 (en) * 2003-07-08 2006-01-17 Hynix Semiconductor Inc. Method of forming gates in semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08111297A (ja) * 1994-08-16 1996-04-30 Tokyo Electron Ltd プラズマ処理装置
JPH08102534A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置の製造方法

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