CN101454881B - 绝缘膜的形成方法和半导体装置的制造方法 - Google Patents

绝缘膜的形成方法和半导体装置的制造方法 Download PDF

Info

Publication number
CN101454881B
CN101454881B CN2007800199210A CN200780019921A CN101454881B CN 101454881 B CN101454881 B CN 101454881B CN 2007800199210 A CN2007800199210 A CN 2007800199210A CN 200780019921 A CN200780019921 A CN 200780019921A CN 101454881 B CN101454881 B CN 101454881B
Authority
CN
China
Prior art keywords
silicon
film
treatment
atmosphere
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800199210A
Other languages
English (en)
Other versions
CN101454881A (zh
Inventor
本多稔
佐藤吉宏
中西敏雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101454881A publication Critical patent/CN101454881A/zh
Application granted granted Critical
Publication of CN101454881B publication Critical patent/CN101454881B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供绝缘膜的形成方法和半导体装置的制造方法，该绝缘膜的形成方法包括对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在硅表面上形成氮化硅膜的步骤；在N2O气氛中对形成有氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；和对氮氧化硅膜进行氮化处理的步骤。

Description

绝缘膜的形成方法和半导体装置的制造方法
技术领域
本发明涉及对半导体基板等被处理基板进行氮化处理和氧化处理而形成绝缘膜的绝缘膜的形成方法和半导体装置的制造方法。
背景技术
在各种半导体装置的制造过程中，例如在半导体基板上，形成氮化硅膜作为晶体管的栅极绝缘膜等。作为形成氮化硅膜的方法，除了通过CVD(Chemical Vapor Deposition：化学气相沉积)堆积氮化硅膜的方法外，例如，还提出了通过等离子体处理将氮导入到氧化硅膜中形成氮氧化硅膜的方法(例如，日本特开2001-274148号公报)。
另一方面，近年来，伴随着半导体装置的微细化，栅极绝缘膜的薄膜化不断发展，要求形成膜厚为数nm的薄栅极绝缘膜。因此，也对直接对硅进行氮化处理而形成氮化硅膜的方法进行研究。
作为将氮直接导入到硅基板中形成栅极绝缘膜的方法，以使形成的栅极绝缘膜的膜厚均匀化，将等价换算膜厚(EOT)抑制得较低为目的，提出了包括下述步骤的绝缘膜的形成方法：在半导体基板上形成第一氮化膜的氮化膜形成步骤；在半导体基板和上述氮化膜之间形成第一氧化层，并且在上述氮化膜上形成第二氧化层的氧化层形成步骤；和通过使上述第二氧化层氮化，在上述第一氮化膜上形成第二氮化膜或氮氧化膜的氧化层氮化步骤(例如，日本特开2005-93865号公报)。
上述日本特开2005-93865号公报中公开的方法是，在通过直接对硅基板进行氮化处理，形成氮化硅膜后，进一步进行氧化处理和氮化处理，从而，从硅基板的界面侧开始，形成氧化硅层、第一氮化硅膜和第二氮化硅膜(或氮氧化硅膜)。但是，认为在通过该方法形成的栅极绝缘膜中，因为存在界面能级和固定电荷，所以阈值电压变化，平带电压(Vfb)也增大，因此，对晶体管中的电子、空穴的迁移率造成不良影响。这样，在日本特开2005-93865号公报中公开的技术中，形成使晶体管具有优异的电特性的品质优良的栅极绝缘膜是困难的。
发明内容
本发明的目的是提供利用等离子体直接对硅进行氮化处理，能够形成电特性优异、品质优良的薄绝缘膜的绝缘膜的形成方法。
此外，本发明的另一目的是提供包括上述那样的绝缘膜，将其作为栅极绝缘膜的半导体装置的制造方法。
根据本发明的第一观点，提供包括下述步骤的绝缘膜的形成方法：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；和在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤。
根据本发明的第二观点，提供包括下述步骤的绝缘膜的形成方法：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；和对上述氮氧化硅膜进行氮化处理的步骤。
根据本发明的第三观点，提供包括下述步骤的绝缘膜的形成方法：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理形成氮氧化硅膜的步骤；对上述氮氧化硅膜进行氮化处理的步骤；和对上述氮氧化硅膜的氮化处理后的被处理基板进行热处理的步骤。
在上述第一到第三观点中，上述硅的氮化处理和上述氮氧化硅膜的氮化处理，可以通过稀有气体和含氮气体的等离子体进行氮化处理。此外，上述硅的氮化处理和上述氮氧化硅膜的氮化处理，能够通过含氮等离子体进行，该含氮等离子体是通过具有多个缝隙的平面天线将微波导入到处理室内而形成的。在该情况下，能够在载置在上述处理室内的被处理基板和等离子体产生区域之间，插入具有多个贯通开口的电介质板，进行氮化处理。此外，优选通过上述硅的氮化处理形成的氮化硅膜的膜厚为0.5～2nm。
此外，在上述第一到第三观点中，上述N2O气氛中的热处理，能够在N2O气体和N2气体的混合气体气氛中、或者在单独N2O气体的气氛中进行。在该情况下可以是，N2O的流量为50～6000mL/min(sccm)，N2的流量为0～3000mL/min(sccm)。此外，优选处理压力为133.3～1333Pa。进一步，优选处理温度为900～1200℃，更优选为1000～1200℃。
此外，在上述第三观点中，上述氮氧化硅膜的氮化处理后的热处理，能够在N2气体气氛、O2气体气氛或者N2和O2的混合气体气氛中进行。在该情况下，O2/N2比可以为0～0.01。此外，优选处理压力为133.3～1333Pa。进一步，优选处理温度为800～1200℃。
根据本发明的第四观点，提供一种半导体装置的制造方法，其包括在硅基板上形成栅极绝缘膜的步骤、和在上述栅极绝缘膜上形成栅极电极的步骤，其中，上述栅极绝缘膜是通过包括下述步骤的方法形成的：实施对上述硅基板的表面进行氮化的氮化处理，形成氮化硅膜的步骤；和在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤。
根据本发明的第五观点，提供一种半导体装置的制造方法，其包括在硅基板上形成栅极绝缘膜的步骤、和在上述栅极绝缘膜上形成栅极电极的步骤，其中，上述栅极绝缘膜是通过包括下述步骤的方法形成的：实施对上述硅基板的表面进行氮化的氮化处理，形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；和对上述氮氧化硅膜进行氮化处理的步骤。
根据本发明的第六观点，提供一种半导体装置的制造方法，其包括在硅基板上形成栅极绝缘膜的步骤、和在上述栅极绝缘膜上形成栅极电极的步骤，其中，上述栅极绝缘膜是通过包括下述步骤的方法形成的：实施对上述硅基板的表面进行氮化的氮化处理，形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；对上述氮氧化硅膜进行氮化处理的步骤；和对上述氮氧化硅膜的氮化处理后的被处理基板进行热处理的步骤。
根据本发明的第七观点，提供一种存储介质，其存储有在计算机上工作，控制包括氮化处理装置和热处理装置的基板处理系统的程序，上述程序，在执行时，以进行包括下述步骤的绝缘膜的形成方法的方式，使计算机控制上述基板处理系统：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；和在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤。
根据本发明的第八观点，提供一种存储介质，其存储有在计算机上工作，控制包括氮化处理装置和热处理装置的基板处理系统的程序，上述程序，在执行时，以进行包括下述步骤的绝缘膜的形成方法的方式，使计算机控制上述基板处理系统：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；和对上述氮氧化硅膜进行氮化处理的步骤。
根据本发明的第九观点，提供一种存储介质，其存储有在计算机上工作，控制包括氮化处理装置和热处理装置的基板处理系统的程序，上述程序，在执行时，以进行包括下述步骤的绝缘膜的形成方法的方式，使计算机控制上述基板处理系统：对硅露出于其表面的被处理基板实施使上述硅氮化的氮化处理，在上述硅表面上形成氮化硅膜的步骤；在N2O气氛中对形成有上述氮化硅膜的被处理基板进行热处理，形成氮氧化硅膜的步骤；对上述氮氧化硅膜进行氮化处理的步骤；和对上述氮氧化硅膜的氮化处理后的被处理基板进行热处理的步骤。
根据本发明，将直接对硅基板进行氮化处理而得到的氮化硅膜在N2O气氛中进行热氧化处理，形成氮氧化硅膜，从而能够形成在膜的深度方向上具有氮和氧的浓度梯度的绝缘膜。该绝缘膜，因为膜中的固定电荷少，能够将平带电压(Vfb)抑制得较小，所以在用作例如晶体管的栅极绝缘膜的情况下，是具有优异的电特性的绝缘膜。这样的形成栅极绝缘膜的本发明的方法，在微细化不断发展的晶体管等半导体装置的制造过程中，在形成例如2nm以下(优选0.5～1nm)的薄栅极绝缘膜等目的中能够有效地利用。
附图说明
图1是表示本发明的绝缘膜的制造工序的一个例子的流程图。
图2是表示与图1的各步骤相对应的基板表面附近的状态的工序截面图。
图3是表示与图1的各步骤相对应的绝缘膜中的氮和氧的分布的图。
图4是能够用于本发明的绝缘膜的形成的基板处理系统的概要结构图。
图5是表示搭载在图4的基板处理系统中的等离子体处理装置的概要截面图。
图6是表示图5的等离子体处理装置的板的平面图。
图7是表示图5的等离子体处理装置的板的主要部分截面图。
图8是表示图5的等离子体处理装置的平面天线部件的平面图。
图9是表示搭载在图4的处理系统中的热处理装置的概要截面图。
图10A是表示应用本发明的绝缘膜的形成方法的晶体管的制造工序的工序截面图，是表示形成有元件分离层的状态的图。
图10B是表示应用本发明的绝缘膜的形成方法的晶体管的制造工序的工序截面图，是表示形成有绝缘膜的状态的图。
图10C是表示应用本发明的绝缘膜的形成方法的晶体管的制造工序的工序截面图，是表示形成有晶体管的状态的图。
图11A是表示通过XPS分析，测定通过在N2O气氛中对形成有氮化硅膜的晶片进行热处理而形成氮氧化硅膜时的膜中的氧浓度的结果的图。
图11B是表示通过XPS分析，测定通过在N2O气氛中对形成有氮化硅膜的晶片进行热处理而形成氮氧化硅膜时的膜中的氮浓度的结果的图。
图12是表示晶体管的Gmmax和EOT的关系的图。
图13是表示热氧化处理的温度和Gmmax的关系的图。
图14是表示热氧化处理的温度和Jg的关系的图。
图15是表示氮氧化硅膜的膜厚、膜中的氮浓度和处理压力的关系的图。
图16A是表示与氮氧化硅膜的形成条件有关的膜深度方向的氮原子浓度分布的图。
图16B是表示与氮氧化硅膜的形成条件有关的膜深度方向的氧原子浓度分布的图。
图16C是表示与氮氧化硅膜的形成条件有关的膜深度方向的硅原子浓度分布的图。
图17是表示各试验分类的Gmmax的图。
图18是表示各试验分类的Jg的图。
具体实施方式
下面，适当地参照附图，具体地说明本发明的实施方式。
图1是表示本发明的绝缘膜的制造方法的顺序的一个例子的流程图。这里，举出能够用作晶体管的栅极绝缘膜的绝缘膜的形成为例进行说明。此外，图2是与图1中的步骤S1～步骤S4各工序相对应的半导体晶片表面的示意图，图3(a)～(d)表示在上述各工序后的绝缘膜中的深度方向的氮(N)和氧(O)的分布。
首先，在步骤S1，对半导体晶片(以下，简单地记为“晶片”)W等硅基板301进行氮化处理(第一氮化处理工序)。通过该第一氮化处理工序，在硅基板301的硅层302上形成氮化硅膜(SiN膜)303。该步骤S1的氮化处理能够通过各种方法例如热处理、等离子体处理等进行，没有特别的限定。但是，特别是从能够形成1nm以下的薄氮化硅膜303的观点出发，优选使用能够进行高密度、并且电子温度低至0.5～1[eV]的低离子能量的处理的例如图5所示的等离子体处理装置100(后述)进行等离子体氮化处理。
在使用等离子体处理装置进行等离子体氮化处理时，例如设定Ar等稀有气体流量为100～6000mL/min(sccm)，N2气体流量为10～2000mL/min(sccm)。此时，能够使Ar和N2的流量比Ar/N2为0.5～600，优选为2～200。而且，将腔室内的处理压力调整到66.7～1333Pa(0.05～10Torr)，优选为200～667Pa(1.5～5Torr)，更优选为200～266.6Pa(1.5～2Torr)，将晶片W的温度加热至约300～800℃，优选为400～800℃，更优选为600～800℃左右。此外，优选使微波功率为500～2000W。另外，在未配置板60(后述)的情况下，优选调整到133.3～1333Pa(1～10Torr)的处理压力。这样，在步骤S1的第一氮化处理工序中，优选在生成以自由基成分为主体的等离子体的条件下进行氮化处理。
该步骤S1结束时的氮化硅膜303，即使其物理膜厚为1nm左右，栅极漏电流(Jg)也很小，为品质优良的栅极绝缘膜的状态。但是，在该状态下，如图3(a)所示，因为在氮化硅膜303中的与硅层302的界面上形成固定电荷，所以载流子的迁移率降低，发生晶体管的阈值电压(Vth)漂移，不能够得到高Gm(转移电导)、高导通电流(Ion)特性。Gm、Ion特性成为影响作为栅极绝缘膜的器件的可靠性的重要因素。
接着，在步骤S2中，使用例如图9所示的热处理装置101(后述)，对形成有氮化硅膜303的硅基板301进行氧化处理(热氧化；第一退火)。由此，在氮化硅膜303中导入氧，形成在从表面侧朝向其与硅层302的界面氧浓度减少的方向上具有浓度梯度的氮氧化硅膜(SiON膜)304。作为该氧化处理的条件，优选使用N2O气体和N2气体的混合气体、或N2O气体，使N2O流量为50～6000mL/min(sccm)，使N2流量为0～6000mL/min(sccm)，作为这时的N2O分压，优选在3.3Pa以上133.3Pa以下。此外，优选使处理压力为133.3～1333Pa，在900℃以上1200℃以下的处理温度下进行0.1～2分钟左右的热处理。另外，处理温度越高越优选，优选在1000℃以上，更优选为1000～1200℃。
这样，在N2O气体气氛下，在1000～1200℃的高温下进行热氧化处理得到的氮氧化硅膜304，如图3(b)所示，具有下述分布：表面侧的氮浓度低，随着朝向其与硅层302的界面侧，在深度方向上膜中的氮浓度增加，并且在界面处氮浓度降低。另一方面，氧浓度具有下述分布：作为整体的倾向，随着从氮氧化硅膜304的表面侧朝向硅层302的界面侧而减少，但是在界面上也以一定程度的氧浓度水平导入有氧。具有这种氮/氧浓度分布的氮氧化硅膜304，通过在其与硅层302的界面上形成Si-O，能够减少绝缘膜中的固定电荷。
即，通过使Si-SiN变成Si-SiO，能够减少界面能级，减小平带电位(Vfb)。此外，能够改善晶体管的阈值电压(Vth)漂移，并且能够得到充分高的Gm、Ion特性等，能够提高器件特性。
通过进行以上的步骤S1的第一氮化处理工序和步骤S2的氧化处理工序，能够形成高Gm、抑制漏电流和Vfb、电特性优异的绝缘膜，但是除了这些步骤S1和步骤S2的处理之外，进一步也可以实施步骤S3的第二氮化处理工序，由此，能够进一步减小漏电流和Vfb。此外，除了这些步骤S1～步骤S3的处理之外，进一步也能够实施步骤S4的退火工序。通过进行步骤S1～步骤S3的处理或步骤S1～步骤S4的处理，能够形成具有更优异的电特性的绝缘膜，得到优异的器件特性。
在步骤S3中，作为等离子体处理装置，例如使用图5所示的等离子体处理装置100(后述)，仅对氮氧化硅膜(SiON膜)304的表面侧进行等离子体氮化处理(第二氮化处理工序)。通过该步骤S3的氮化处理，在氮氧化硅膜304的表面侧(例如在深度方向上直到0.5nm处)导入新的氮，如图3(c)所示，形成与该步骤S2结束时[请参照图3(b)]相比较，表层的氮浓度上升的氮氧化硅膜305。这样，通过使表面侧的氮浓度上升，能够获得抑制晶体管的阈值电压(Vth)漂移的效果，在维持高Gm、高Ion特性的状态下达到漏电流的防止以及硼穿透的防止，能够提高半导体装置的可靠性。
作为使用等离子体处理装置进行基板表面的氮化处理时的条件，例如设定Ar等稀有气体流量为100～6000mL/min(sccm)，N2气体流量为5～2000mL/min(sccm)。这时，能够使Ar和N2的流量比Ar/N2为0.5～600，优选为2～200。而且，将腔室内的处理压力调整到0.66～1333Pa(5mTorr～10Torr)，优选为1.33～26.6Pa(5mTorr～0.2Torr)，更优选为1.33～12Pa(5～90mTorr)，将晶片W的温度加热到200～600℃，优选为200～400℃，更优选为300～400℃左右。此外，优选使微波功率为500～2000W。
此外，在不配置板60的情况下，优选将处理压力调整到6.6～26.6Pa(0.05～0.2Torr)。
这样，在步骤S3的第二氮化处理工序中，优选生成离子成分主体的等离子体并进行氮化。优选这种等离子体在1～2[eV]的电子温度下，具有1×1010/cm3～5×1012/cm3的高密度。
通过以上的从步骤S1到步骤S3的处理，在硅基板301的硅层302上，从表面附近朝向其与硅层302的界面导入一定水平的氮，形成在界面上具有在深度方向上氮浓度减少的分布的氮氧化硅膜305。
下面，在步骤S4中，进行使氮氧化硅膜305的膜质致密，能够提高绝缘特性的退火。例如能够使用图9所示的热处理装置101进行该退火。这时的退火能够在N2气体、N2O气体、或O2气体、或者它们的混合气体气氛中进行，优选在N2气体、O2气体或者N2和O2的混合气体气氛中进行。这里，N2流量、N2O流量或O2流量优选分别为100～6000mL/min(sccm)。此外，优选O2/N2＝0～0.01。处理压力优选为66.7Pa以上，更优选为133.3～1333Pa，处理温度优选为800℃～1200℃，更优选为800～1000℃。处理时间优选为0.5～2分钟左右。在该步骤S4的退火结束后，如图3(d)所示，绝缘膜306中的氮和氧的深度方向的分布与步骤S3结束时[请参照图3(c)]相比较，几乎没有变化。但是，因为通过退火能够进一步修复绝缘膜中的Si-N键中的缺陷部位，所以能够减少N随时间的脱离，能够形成致密且品质优良的氮氧化硅膜。
通过以上的步骤S1～步骤S4的处理，例如能够制造总膜厚为1nm以下，优选为0.5～1nm左右的绝缘膜306。该绝缘膜306，因为如上所述膜中的固定电荷和界面能级小、平带电位(Vfb)低，所以在用作晶体管的栅极绝缘膜的情况下，是Ion特性优异、能够得到高Gm、难以发生Vth漂移、具有优异的电特性的绝缘膜。通过应用该绝缘膜，能够制造出可靠性优异的器件。
下面，图4是表示能够适于实施本发明的栅极绝缘膜的制造方法的基板处理系统200的概要结构的示意图。在该基板处理系统200的大致中央，配设有用于搬送晶片W的搬送室131。以包围该搬送室131的周围的方式配置有：对晶片W进行等离子体氮化处理的等离子体处理装置100；对晶片W进行包括热氧化处理的热处理的热处理装置101；进行各处理室之间的连通/阻断的操作的闸阀(省略图示)；在搬送室131和大气搬送室140之间进行晶片W的交接的二室的负载锁定单元134和135。
在负载锁定单元134和135的侧边，分别配置有用于进行各种预备冷却或者冷却操作的预备冷却单元145、冷却单元146。此外，在将负载锁定单元134、135用作冷却单元的情况下，也可以不设置预备冷却单元145、冷却单元146。
在搬送室131的内部配置有搬送臂137和138，能够在其与上述各单元之间搬送晶片W。
还设置有与负载锁定单元134和135连接、且配置有搬送部件141和142的大气搬送室140。该大气搬送室140为通过下行气流(downflow)的清净空气维持为清洁的环境的状态。盒单元143与大气搬送室140连接，能够通过搬送部件141和142，在其与设置在盒单元143上的4个盒144之间搬入搬出晶片W。此外，与大气搬送室140邻接地设置有对准腔室147，在这里进行晶片W的对准。
此外，基板处理系统200的各结构部构成为通过具有CPU的处理控制器150被控制。在处理控制器150上连接有：由工序管理者为了管理基板处理系统200而进行指令的输入操作等的键盘、可视化地显示基板处理系统200的工作状况的显示器等构成的用户接口151。
此外，在处理控制器150上，连接有存储部152，其存储有用于通过处理控制器150的控制实现在基板处理系统200中实施的各种处理的控制程序(软件)，和记录有处理条件数据等的方案。
根据需要，根据来自用户接口151的指示等从存储部152中调出任意的方案，并使处理控制器150实施，从而，在处理控制器150的控制下，进行基板处理系统200中的期望的处理。此外，上述控制程序、处理条件数据等方案，也可以利用存储在计算机能够读取的存储介质例如CD-ROM、硬盘、软盘、闪存等中的状态的方案，或者，从其它装置例如通过专用线路随时传送并在线利用。
下面，图5是示意性地表示作为基板处理系统200中的等离子体氮化处理单元的等离子体处理装置100的一个例子的截面图。该等离子体处理装置100构成为：通过具有多个缝隙的平面天线，特别是RLSA(Radial Line Slot Antenna：径向线缝隙天线)将微波导入处理室内并产生等离子体，由此能够产生高密度且低电子温度的微波等离子体的RLSA微波等离子体处理装置，例如能够进行利用等离子体密度为1×1010～5×1012/cm3、且具有0.5～2[eV]的电子温度的等离子体的处理。从而，能够适用在例如MOS(Metal-Oxide-Silicon：金属-氧化物-硅)晶体管等各种半导体装置的制造过程中的形成栅极绝缘膜等的目的中。
此外，在使用板60(后述)的情况下，因为在第一等离子体区域S1中生成具有1～2[eV]的电子温度的自由基成分的等离子体，在第二等离子体区域S2中生成具有0.5～不足1[eV]的电子温度的自由基成分的等离子体，所以能够进行低损伤的等离子体处理。
上述等离子体处理装置100构成为气密，具有被接地的大致圆筒状的腔室1。在腔室1的底壁1a的大致中央部形成有圆形的开口部10，在底壁1a设置有与该开口部10连通、且向下方突出的排气室11。
在腔室1内，设置有为了水平地支承作为被处理基板的晶片W的由AIN等陶瓷构成的载置台2。该载置台2被从排气室11的底部中央向上方延伸的圆筒状的由AIN等陶瓷构成的支承部件3支承。在载置台2的外缘部设置有用于引导晶片W的引导环4。此外，在载置台2中埋入有电阻加热型的加热器5，该加热器5通过从加热器电源6被供电而加热载置台2，通过该热均匀地加热作为被处理基板的晶片W。这时，可以在例如从室温到800℃的范围内控制温度。此外，在腔室1的内周上，设置有由石英构成的圆筒状的衬垫7。此外，在载置台2的外周侧，为了均匀地对腔室1内进行排气，环状地设置有具有多个排气孔8a的挡板8，该挡板8通过多个支柱9被支承。
在载置台2上，设置有能够相对载置台2的表面突出没入的用于支承晶片W并使其升降的晶片支承销(未图示)。
在载置台2的上方，配置有用于使等离子体中的离子能量衰减的板60。通过使用该板60，具有在形成薄膜例如以1nm以下的薄膜厚形成氮化硅膜时，使膜厚的控制性良好的优点。该板60，例如由石英、蓝宝石、SiN、SiC、Al2O3、AIN等陶瓷电介质、多晶硅、单晶硅、非晶硅等构成。在它们之中，从防止金属污染方面考虑，优选石英、SiN、多晶硅、单晶硅、非晶硅等硅类的高纯度材料。而且，板60的外周部与从腔室1内的衬垫7朝向内侧在整周突起的支承部70卡合，从而板60被支承。此外，也能够由其它方法支承板60。
板60的安装位置优选为接近晶片W的位置，板60和晶片W的距离(高度H2)，例如优选为3～50mm，更优选为25～35mm左右。在该情况下，板60的上表面和透过板28(后述)的下表面的距离(高度H1)，例如优选为30～150mm，更优选为50～100mm左右。通过在这样的位置上配置板60，能够在抑制等离子体损伤的同时均匀地对硅进行氮化。
将板60作为分界，在它的上方形成第一等离子体区域S1，在它的下方形成第二等离子体区域S2。优选将第一等离子体区域S1和第二等离子体区域S2的容积设定为相同，或者使第二等离子体区域S2较小。第一等离子体区域S1的高度H1和第二等离子体区域S2的高度H2之比(H1/H2)，例如优选为0.6～50，更优选为1.4～4。
在板60中形成有多个贯通孔60a。图6和图7是表示板60的详细情况的图。图6表示从上方观察板60的状态，图7表示板60的主要部分截面。
以贯通孔60a的配设区域一定程度上大于图6中以虚线表示的晶片W的载置区域的方式大致均等地配置板60的贯通孔60a。具体地说，例如在图6中，相对于300mm直径的晶片W，以与连接贯通孔60a的配置区域的外延的圆的直径相当的长度L，比晶片W的外周边缘更向外侧扩大贯通孔60a的间距以上，例如大致5～30mm的方式配设贯通孔60a。此外，也能够在板60的整个面上配设贯通孔60a。通过这样配置比晶片直径更宽的贯通孔60a，能够均匀地进行氮化处理。
贯通孔60a的直径D1能够任意地设定，例如，优选为2～15mm，更优选为2.5～10mm。其中，图6是贯通孔60a的直径为10mm的例子。也可以在板60内根据贯通孔60a的位置改变孔的大小，此外，贯通孔60a的配置能够选择例如同心圆状、辐射状、螺旋状等任意的排列。此外，板60的厚度(T1)例如优选为2～20mm左右，更优选设定为2～5mm左右。通过这样规定贯通孔60a的直径，能够降低Vdc，减少对晶片W的离子损伤，能够进行均匀的氮化处理。
该板60作为减少等离子体的离子能量总量的离子能量减少部件起作用。
即，通过配置电介质的板60，能够主要使等离子体中的自由基通过，而阻挡很多的离子。为了达到这个目的，如后所述，优选综合地考虑板60的贯通孔60a的开口面积、贯通孔60a的直径D1，以及贯通孔60a的形状、配置、板60的厚度T1(即，壁60b的高度)、板60的设置位置(离开晶片W的距离)等。例如，在贯通孔60a的孔径为2.5～10mm的情况下，优选在与晶片W相对应的板60的区域内(即，与晶片W重合的范围)，使贯通孔60a的合计的开口面积相对于晶片W的面积的比率为10～50％。通过控制开口面积比率，能够抑制离子能量，在低Vdc的状态下进行氮化处理。
此外，在图5所示的等离子体处理装置100中，配置了一块板60，但是根据需要也能够重叠地配置2块以上的板。贯通孔60a等的开口面积、其比率等能够根据等离子体氮化处理的对象、处理条件等适当地进行调整。
在腔室1的侧壁上设置有呈环状的气体导入部件15，在该气体导入部件15上连接有气体供给系统16。此外，气体导入部件也可以配置成喷淋状。该气体供给系统16例如具有Ar气体供给源17、N2气体供给源18，这些气体，分别通过气体导管20到达气体导入部件15，从气体导入部件15导入腔室1内。在各个气体导管20中，设置有质量流量控制器21和其前后的开关阀22。此外，代替上述N2气体，作为含氮气体，例如也能够使用NH3气体、N2和H2的混合气体、联氨等，但是因为H容易导致悬挂键缺陷的产生，所以优选使用不含氢的N2等含氮气体。此外，代替上述Ar气体，也能够使用Kr、Xe、He等稀有气体。
在上述排气室11的侧面连接有排气管23，在该排气管23上连接有包括高速真空泵的排气装置24。于是，通过使该排气装置24工作，将腔室1内的气体均匀地向排气室11的空间11a内排出，并通过排气管23排气。由此，能够高速地使腔室1内减压到规定的真空度，例如0.133Pa。
在腔室1的侧壁上，在其与邻接于等离子体处理装置100的搬送室(未图示)之间，设置有用于搬入搬出晶片W的搬入搬出口25和开关该搬入搬出口25的闸阀26。
腔室1的上部为开口部，沿该开口部的周缘部突出地设置有环状的支承部27，在该支承部27上，隔着密封部件29气密地设置有由电介质例如石英、Al2O3、AIN等陶瓷构成的透过微波的透过板28。从而，使腔室1内保持气密。
在透过板28的上方，以与载置台2相对的方式设置有圆板状的平面天线部件31。该平面天线部件31卡止在腔室1的侧壁上端。平面天线部件31具有由例如表面被镀金或银的铜板或铝板构成、以规定的图案贯通并形成放射微波的许多个缝隙状的孔32的结构。例如图8所示，该孔32是，呈长方形状的孔成对，典型的是，成对的微波放射孔32彼此配置成“T”字状，将多个这样的对配置成同心圆状。孔32的长度、排列间隔根据微波的波长(λg)而决定，例如以孔32的间隔为λg/4、λg/2或λg的方式进行配置。此外，在图8中，用Δr表示形成为同心圆状的邻接的孔32彼此之间的间隔。此外，孔32也可以是圆形、圆弧状等其它形状。进一步，孔32的配置方式没有特别的限定，除了同心圆状以外，例如也能够配置成螺旋状、辐射状。
在该平面天线部件31的上表面，设置有具有比真空大的介电常数的滞波件33。因为在真空中微波的波长变长，所以该滞波件33具有缩短微波的波长并调整等离子体的功能。此外，在平面天线部件31和透过板28之间、以及滞波件33和平面天线部件31之间，分别既可以密接也可以分开。
在腔室1的上表面，以覆盖这些平面天线部件31和滞波件33的方式设置有例如由铝、不锈钢等金属材料构成的屏蔽盖体34。腔室1的上表面和屏蔽盖体34通过密封部件35被密封。在屏蔽盖体34中形成有冷却水流路34a，通过在其中流通冷却水，使屏蔽盖体34、滞波件33、平面天线部件31、透过板28冷却。此外，屏蔽盖体34接地。
在屏蔽盖体34的上壁中央，形成有开口部36，在该开口部36上连接有波导管37。在该波导管37的端部，通过匹配电路38连接有产生微波的微波产生装置39。因此，由微波产生装置39产生的例如频率2.45GHz的微波通过波导管37被向上述平面天线部件31传送。作为微波的频率，也能够使用8.35GHz、1.98GHz等。
波导管37具有从上述屏蔽盖体34的开口部36向上方延伸的截面为圆形状的同轴波导管37a、和通过模式变换器40与该同轴波导管37a的上端部连接的沿水平方向延伸的矩形波导管37b。矩形波导管37b和同轴波导管37a之间的模式变换器40具有将以TE模式在矩形波导管37b内传播的微波变换成TEM模式的功能。在同轴波导管37a的中心延伸存在内导体41，内导体41在其下端部与平面天线部件31的中心连接固定。由此，能够通过同轴波导管37a的内导体41辐射状地高效均匀地将微波向平面天线部件31传播。
在这样构成的RLSA方式的等离子体处理装置100中，能够进行以下述的顺序直接对晶片W的硅层进行氮化而形成氮化硅膜等处理。
首先，打开闸阀26，从搬入搬出口25将形成有硅层的晶片W搬入到腔室1内，并载置在载置台2上。并且，从气体供给系统16的Ar气体供给源17和N2气体供给源18，以规定的流量通过气体导入部件15将Ar气体和N2气体导入到腔室1内。此外，将腔室1内调整到规定压力，将晶片W加热到规定温度。
接着，通过匹配电路38将来自微波产生装置39的微波导入到波导管37，依次通过矩形波导管37b、模式变换器40和同轴波导管37a，通过内导体41供给平面天线部件31，从平面天线部件31的孔32(缝隙)通过透过板28辐射到腔室1内的晶片W的上方空间。在矩形波导管37b内以TE模式传送微波，由模式变换器40将该TE模式的微波变换成TEM模式，在同轴波导管37a内向平面天线部件31传送。这时，微波产生装置39的功率优选为0.5～5kW。
利用从平面天线部件31通过透过板28辐射到腔室1内的微波在腔室1内形成电磁场，使Ar气体、N2气体等离子体化。通过从平面天线部件31的多个孔32辐射微波，该微波等离子体成为约1×1010～5×1012/cm3的高密度、且在晶片W附近为约1.5[eV]以下的低电子温度的等离子体。
这样形成的微波等离子体，对基底膜的由离子等引起的等离子体损伤较少，而且，通过在腔室1内设置具有贯通孔的电介质的板60，并分离成生成等离子体的第一等离子体区域S1和利用通过板60的等离子体处理晶片W的第二等离子体区域S2，能够使第二等离子体区域S2内的离子能量大幅衰减，降低基板附近的鞘层电压Vdc。此外，能够使等离子体的电子温度降低到1[eV]以下，优选为0.7[eV]以下，能够进一步减少等离子体损伤。
而且，通过等离子体中的活性种，主要是氮自由基(N*)等的作用，能够将N直接导入到硅中，能够形成均匀的SiN膜。
下面，图9是表示作为基板处理系统200中的热处理单元的热处理装置101的概要结构图。该热处理装置101构成为用于进行控制性良好的短时间退火(RTA：Rapid Thermal Annealing)的单片式的RTP(Rapid Thermal Processing)装置，例如能够用于在800～1200℃左右的高温区域中对在晶片W上形成的薄膜进行热氧化处理、退火处理等。
此外，作为热处理装置，不限于单片式，也能够使用批量式的热处理装置同时处理多个基板。
在图9中，符号71是圆筒状的处理腔室，在该处理腔室71的下方能够装卸地设置有下部发热单元72。此外，在处理腔室71的上方能够装卸地以与下部发热单元72相对的方式设置有上部发热单元74。下部发热单元72具有在形成有未图示的冷却水流路的水冷外壳73的上表面排列有多个的作为加热部件的钨丝灯76。同样地，上部发热单元74具有形成有未图示的冷却水流路的水冷外壳75、和在其下表面排列有多个的作为加热部件的钨丝灯76。此外，作为灯，不限于钨丝灯76，例如也可以是卤素灯、Xe灯、水银灯、闪光灯等。这样，相互相对地配备在处理腔室71内的各钨丝灯76，通过与未图示的电源和调节来自该电源的电力供给量的控制部(处理控制器150)连接，能够控制发热量。
在下部发热单元72和上部发热单元74之间，设置有用于支承晶片W的支承部77。该支承部77具有在将晶片W保持在处理腔室71内的处理空间中的状态下支承晶片W的晶片支承销77a、和支承用于在处理中计测晶片W的温度的热衬垫78的衬垫设置部77b。此外，支承部77与未图示的旋转机构相连结，使支承部77整体围绕铅垂轴旋转。由此，在处理中晶片W以规定速度旋转，能够实现热处理的均匀化。
在腔室71的下方配置有高温计81，通过在热处理中利用高温计81测量通过端口81a和光纤81b的来自热衬垫78的热线，能够间接地掌握晶片W的温度。此外，也可以直接测量晶片W的温度。
此外，在热衬垫78的下方，在其与下部发热单元72的钨丝灯76之间插入配置有石英部件79，如图所示将上述端口81a设置在该石英部件79上。此外，也能够配置多个端口81a。
进一步，在晶片W的上方，也在其与上部发热单元74的钨丝灯76之间插入配置有石英部件80a。此外，以围绕晶片W的方式，在腔室71的内周面上也配置有石英部件80b。
此外，用于支承晶片W并使其升降的升降销(未图示)贯通热衬垫78而设置，用于晶片W的搬入搬出。
在下部发热单元72和处理腔室71之间、以及在上部发热单元74和处理腔室71之间，分别插入有密封部件(未图示)，使处理腔室71内为气密状态。
此外，在处理腔室71的侧部，配置有与气体导入管82连接的气体供给源83，能够在处理腔室71的处理空间内，导入例如N2O气体、O2气体、Ar气体等气体。此外，以在处理腔室71的下部设置有排气管84，能够通过未图示的排气装置使处理腔室71内减压的方式构成。
在上述结构的热处理装置101中，在将晶片W设置在处理腔室71内的晶片支承部77上之后，形成气密的空间。接着，在处理控制器150的控制下，从未图示的电源将规定的电力供给至下部发热单元72和上部发热单元74的各个钨丝灯76而使其为ON(导通)，则各个钨丝灯76放热，产生的热线通过石英部件79和石英部件80a照射在晶片W上，根据方案的条件(升温速率、加热温度等)使晶片W旋转，并且从上下迅速地对其加热。在加热晶片W的同时，使未图示的排气装置工作，从排气管84进行排气，从而使处理腔室71内为减压状态。
在热处理期间，通过未图示的旋转机构以规定的旋转速度使支承部77整体围绕铅垂轴旋转，从而使晶片W旋转。结果，能够确保向晶片W的热量供给的均匀性。
此外，在热处理中通过高温计81计测热衬垫78的温度，能够间接地测量晶片W的温度。将通过高温计81测得的温度数据反馈到处理控制器150，在其与方案中的设定温度之间存在差异的情况下，调节向钨丝灯76供给的电力。
在热处理结束后，使下部发热单元72和上部发热单元74的钨丝灯76为OFF(断开)。而且，在处理腔室71内，通过未图示的吹扫口流入由氮等非活性气体构成的吹扫气体，并且从排气管84排气，使晶片W冷却。此后，从处理腔室71搬出已冷却的晶片W。
在上述结构的基板处理系统200中，实施图1所示的步骤S1和步骤S2，优选实施步骤S1～步骤S3，更优选实施步骤S1～步骤S4的一系列处理，能够在单晶硅、多晶硅等硅的表面上形成品质优良的绝缘膜306。
即，首先，大气搬送室140的搬送部件141或142从盒单元143上的任一个盒144中接受晶片W，搬入到负载锁定单元134、135中的任一个中。接着，在使负载锁定单元134、135内减压后，使用搬送室131的搬送臂137或138从负载锁定单元134或135取出晶片W并搬入等离子体处理装置100中，在上述处理条件下实施步骤S1的第一氮化处理工序。在该第一氮化处理结束后，通过搬送臂137或138从等离子体处理装置100取出晶片W，搬入热处理装置101中。然后，在热处理装置101中在上述处理条件下实施步骤S2的氧化处理工序。
在氧化处理结束后，也能够接着实施步骤S3和步骤S4的处理。此时，通过搬送臂137或138从热处理装置101取出晶片W，再次搬入等离子体处理装置100中。然后，在等离子体处理装置100中在上述处理条件下实施步骤S3的第二氮化处理工序。在该第二氮化处理结束后，通过搬送臂137或138从等离子体处理装置100取出晶片W，再次搬入热处理装置101中，在上述处理条件下实施步骤S4的退火。
在全部处理结束后，通过搬送臂137或138从热处理装置101取出晶片W，搬入到负载锁定单元134、135中的任一个中。然后，在使负载锁定单元134、135内达到大气压后，大气搬送室140的搬送部件141或142从负载锁定单元134、135取出晶片W，使晶片W回到盒单元143上的任一个盒144中。通过以上的顺序，结束对1个晶片W的一系列处理。通过在这种系统中进行处理，能够不暴露在大气中而通过真空进行处理，因此能够不产生由有机物等引起的污染地形成绝缘膜。
在例如晶体管等各种半导体装置的制造中，这样形成的绝缘膜306能够用作由氮氧化硅膜构成的栅极绝缘膜。作为其适宜的方式，对于形成下一代器件中的薄膜，例如膜厚1nm以下，优选0.5～1nm的栅极绝缘膜是特别有用的。图10A～图10C是用于说明在晶体管的制造过程中应用本发明的等离子体氮化处理方法的例子的工序截面图。
如图10A所示，在P型或N型的硅基板401上形成晶片(未图示)，进一步例如通过LOCOS法形成元件分离层402。另外，也可以通过STI(Shallow Trench Isolation：浅沟槽隔离)形成元件分离层402。
下面，如图10B所示，按照图1的步骤S1～步骤S4的顺序，在硅基板401的表面上形成栅极绝缘膜403。该栅极绝缘膜403的膜厚根据作为目的的器件而有所不同，但优选能够为0.5～1nm左右。
然后，在形成的栅极绝缘膜403上，在例如超过400℃的温度条件下通过CVD形成多晶硅层404后，使用通过光刻技术形成图案的掩模进行蚀刻，形成栅极电极。其中，栅极电极的结构不限于单层的多晶硅层404，为了降低栅极电极的电阻率、实现高速化，也能够是形成例如钨、钼、钽、钛、钴、镍等的硅化物的多硅结构(polycide)。在这样形成栅极电极后，通过进行离子注入和活性化处理，形成源极/漏极(省略图示)，利用由SiO2或SiN等绝缘膜形成侧壁405，从而能够制造如图10C所示的MOS结构的晶体管400。
下面，说明确认本发明的效果的试验结果。
使用具有与图5所示的结构同样的结构的等离子处理装置100，在晶片W的单晶硅的表面上形成氮化硅膜(SiN膜)。等离子氮化处理的条件是：作为处理气体使用Ar气体和N2气体，流量为Ar/N2＝1000/200mL/min(sccm)，晶片温度为600℃，压力为199.9Pa(1500mTorr)，微波功率为1.5kW，处理时间为36秒。作为等离子处理装置中的板60，使用贯通孔60a的直径为9.5mm、9.7mm和11mm的板。
接着，使用结构与图9所示的同样的热处理装置101，在N2O气氛中对形成有氮化硅膜(SiN膜)的晶片W进行热处理(第一退火处理)，形成氮氧化硅膜(SiON膜)。热氧化处理的条件是：N2O气体的流量为2L/min(slm)，晶片温度为1100℃，压力为133.3Pa(1Torr)。此外，为了进行比较，相对于同样形成有氮化硅膜(SiN膜)的晶片W，代替N2O气体，在O2气体气氛中进行热处理，形成氮氧化硅膜(SiON膜)。这时的条件是：O2气体的流量为2L/min(slm)，晶片温度为1100℃，压力为666.65Pa(5Torr)。
使用角度分辨型X射线光电子分光法(Angle Resolved X-rayPhotoelectron Spectroscopy：AR-XPS)，测定以上述方式形成的氮氧化硅膜(SiON膜)中的氧原子(Ols)和氮原子(Nls)的膜厚方向上的原子分布。在图11A、11B中表示其结果。图11A的纵轴表示已标准化的氧原子(Ols)的浓度，横轴是已标准化的深度，刻度0表示表面，刻度1表示Si浓度50％的SiON-Si界面。此外，图11B的纵轴表示已标准化的氮原子(Nls)的浓度，横轴是已标准化的深度，刻度0表示表面，刻度1表示Si浓度50％的SiON-Si界面。另外，在图11A、11B中，也表示了已标准化的硅原子(Si2p)的浓度。
根据图11A、11B可知，在N2O气体气氛中进行热处理的情况下，与在含有O2气体的气氛中进行热处理的情况相比较，具有在氮氧化硅膜(SiON膜)的表面附近的氧原子(Ols)较少，在与硅的界面附近相反地氧原子(Ols)较多的分布。认为由处理气体引起的这样的膜质的不同，是因为在由N2O气体进行氧化处理的情况和由O2气体进行氧化处理的情况下，O原子在氮化硅膜(SiN膜)中扩散时的扩散行为不同。
在使用N2O气体进行热氧化处理的氮氧化硅膜中，如图11A、11B所示，显示下述分布：具有从表面侧朝向SiON-Si界面沿厚度方向氧逐渐减少的浓度梯度，并且直至SiON-Si界面均存在一定量的氧，此外，氮也在膜的深度方向上具有浓度梯度，形成在上述界面区域中存在氧和氮(SiON)的分布。这样，在使用N2O气体进行热氧化处理的氮氧化硅膜中，显示出与使用O2气体进行热氧化处理的情况相比较，在SiON-Si界面上氧原子(Ols)较多的分布。通过将氧导入到SiON-Si界面中，固定电荷减少，界面能级变小。从而，在利用该氮氧化硅膜形成栅极绝缘膜的晶体管中迁移率提高，能够提高Gm、Ion特性并抑制Vth漂移，并且能够减小漏电流密度(Jg)，抑制漏电流。
下面，将在各种条件下形成的氮氧化硅膜用作栅极绝缘膜，制作MOS晶体管，并评价其电特性。
在该试验中，首先使用具有与图5所示的结构同样的结构的等离子处理装置100，在晶片W的单晶硅的表面上形成氮化硅膜(SiN膜)。等离子体处理的条件是：作为处理气体使用Ar和N2气体，流量为Ar/N2＝1000/200mL/min(sccm)，晶片温度为600℃，压力为199.9Pa(1500mTorr)，微波功率为1.5kW，处理时间为36秒。
接着，使用结构与图9所示的同样的热处理装置101，对形成有氮化硅膜(SiN膜)的晶片W进行热氧化处理，形成氮氧化硅膜(SiON膜)。在下述条件下实施热氧化处理，使氮氧化硅膜(SiON膜)中的氮浓度改变。
<条件1：膜中氮浓度30％的情况>
处理压力266.6Pa(2Torr)，处理气体流量N2/N2O＝1.7/0.3[L/min(slm)]，处理温度1100℃，处理时间10秒
<条件2：膜中氮浓度23％的情况>
(i)处理压力266.6Pa(2Torr)，处理气体流量N2/N2O＝1.7/0.3[L/min(slm)]，处理温度1100℃，处理时间23秒
(ii)处理压力666.5Pa(5Torr)，处理气体流量O2＝2[L/min(slm)]，处理温度1100℃，处理时间15秒
(iii)处理压力666.5Pa(5Torr)，处理气体流量N2/N2O＝1.7/0.3[L/min(slm)]，处理温度900℃，处理时间25秒
<条件3：膜中氮浓度20％的情况>
(i)处理压力133.3Pa(1Torr)，处理气体流量N2O＝2[L/min(slm)]，处理温度1100℃，处理时间23秒
(ii)处理压力9997.5Pa(75Torr)，处理气体流量O2＝2[L/min(slm)]，处理温度1100℃，处理时间9秒
<条件4：膜中氮浓度15％的情况>
处理压力666.5Pa(5Torr)，处理气体流量N2O＝2[L/min(slm)]，处理温度1100℃，处理时间23秒
<条件5：膜中氮浓度10％的情况>
处理压力9997.5Pa(75Torr)，处理气体流量N2O＝2[L/min(slm)]，处理温度1100℃，处理时间14秒
<条件6：膜中氮浓度18％的情况>
处理压力9997.5Pa(75Torr)，处理气体流量N2O＝2[L/min(slm)]，处理温度900℃，处理时间19秒
图12表示栅极绝缘膜的SiO2膜换算膜厚(EOT)和转移电导的最大值(Gmmax)的关系。从图12可知，根据氧化处理条件，Gmmax的值产生很大的差异。在将以N2O气体作为氧化处理工序的处理气体并在处理温度1100℃下形成的氮氧化硅膜(SiON膜)用作栅极绝缘膜的情况下，在以相同的EOT进行比较时的Gmmax，与使用O2气体形成的氮氧化硅膜(SiON膜)相比较，表示出非偶然的较高的值，确认在电特性方面优异。即，通过使用N2O气体，能够不增加EOT地增大Gmmax，能够提高Ion特性。
此外，即使在将N2O气体用作处理气体的情况下，与将在900℃下进行热氧化处理的氮氧化硅膜(SiON膜)用作栅极绝缘膜的情况相比较，在将在1100℃下进行热氧化处理而得到的氮氧化硅膜(SiON膜)用作栅极绝缘膜时，能够得到更高的Gmmax，得到优异的电特性。
从以上结果可知，在对氮化硅膜进行氧化处理的热氧化处理工序中，优选使用N2O气体，优选在900℃以上，更优选在1000℃～1200℃的高温下，以5～60秒左右的短时间进行热氧化处理。此外，确认N2O气体的分压优选为3.3～133.3Pa。
接着，使用下述方法调查使用N2O气体的热氧化处理工序(步骤S2)中的处理温度对晶体管的电特性造成的影响。
首先，在由1％稀氟酸(DHF)对晶片W的单晶硅表面进行处理后，使用具有与图5所示的结构同样的结构的等离子处理装置100进行等离子体氮化处理，在硅表面上形成氮化硅膜(SiN膜)。等离子氮化处理是在下述条件下进行的：作为处理气体使用Ar气体和N2气体，流量为Ar/N2＝1000/200mL/min(sccm)，晶片温度为400℃，压力为6.7Pa～199.9Pa(50mTorr～1500mTorr)，微波功率为1.5kW，处理时间为50秒。
接着，使用结构与图9所示的相同的热处理装置101，对形成有氮化硅膜(SiN膜)的晶片W进行热氧化处理，形成氮氧化硅膜(SiON膜)。热氧化处理在下述条件下实施：处理压力40Pa(300mTorr)～1333Pa(10Torr)，处理气体流量N2O＝2L/min(slm)，处理温度1000℃、1050℃或1100℃，处理时间10～70秒。将得到的氮氧化硅膜(SiON膜)作为栅极绝缘膜，制作NMOS晶体管，测定Gmmax和栅极电压+1.1V时的Jg。
分别在图13中表示了Gmmax和处理温度的关系、在图14中表示了Jg和处理温度的关系。其中，图13的纵轴表示使将氧化硅膜(SiO2膜)用作栅极绝缘膜的NMOS晶体管的Gmmax为100％时的百分比。此外，图14是以将氧化硅膜(SiO2膜)用作栅极绝缘膜的NMOS晶体管的Jg进行标准化而表示的。图13和图14的横轴表示热氧化处理的温度。
根据图13可知，使用N2O的热氧化处理的处理温度越高，Gmmax越大。认为这是因为，处理温度越高，通过热氧化处理而到达氮氧化硅膜和硅层的界面的氧变得越多，界面的固定电荷减少。此外，根据图14可知，Jg与热氧化处理的处理温度无关，大致稳定。从而，能够确认，优选在1000℃以上例如1000～1200℃的高温下进行步骤S2的热氧化处理(退火)。更优选在1050℃以上。
下面，通过下述方法，调查对氮氧化硅膜(SiON膜)的表面侧进行等离子体氮化处理的步骤S3的氮化处理工序中的处理压力对膜中的原子的分布造成的影响。
首先，由1％稀氟酸(DHF)对晶片W的单晶硅表面进行处理。接着，使用具有与图5所示的结构同样的结构的等离子处理装置100进行等离子体氮化处理，在硅表面上形成氮化硅膜(SiN膜)。等离子体氮化处理是在下述条件下进行的：作为处理气体使用Ar和N2气体，流量为Ar/N2＝1000/40mL/min(sccm)，晶片温度为400℃，压力为199.9Pa(1500mTorr)，微波功率为1.5kW。
接着，例如使用结构与图9所示的同样的热处理装置101，对形成有氮化硅膜(SiN膜)的晶片W进行热氧化处理，形成氮氧化硅膜(SiON膜)。热氧化处理是在下述条件下实施的：处理压力213Pa(1600mTorr)，处理气体流量N2/N2O＝1700/300[mL/min(sccm)]，处理温度1100℃，处理时间30秒。
接着，使用具有与图5所示的结构同样的结构的等离子处理装置100，主要对氮氧化硅膜的表面侧进行等离子体氮化处理。等离子体氮化处理是在下述条件下进行的：作为处理气体使用Ar和N2气体，流量为Ar/N2＝1000/40mL/min(sccm)，晶片温度为400℃，压力为6.7Pa(50mTorr)、19.9Pa(150mTorr)、45.0Pa(338mTorr)或66.7Pa(500mTorr)，微波功率为1.0～1.5kW。
图15中表示了XPS分析中的膜厚和膜中的N浓度的关系。其中，图15中的“无”指的是实施了图1中的步骤S1和步骤S2，但是未实施步骤S3。
此外，图16A～16C中表示了膜中的氮原子(Nls)、氧原子(Ols)、硅原子(Si2P)的分布。在图16A～16C中，曲线A表示实施到步骤S2(氧化处理工序)，但是不实施步骤S3以后的工序的情况，曲线B表示以6.7Pa(50mTorr)实施步骤S3的第二氮化处理工序的情况，曲线C表示以66.7Pa(500mTorr)实施步骤S3的第二氮化处理工序的情况。
根据图15可知，在以低压力(例如6.7Pa)进行步骤S3的氮化处理的情况下，与以相对较高的压力(例如66.7Pa)进行该处理的情况相比较，即使是相同的膜厚，氮浓度也较高，能够抑制膜厚的增加。此外，根据图16A～16C能够确认，在以低压力(例如6.7Pa)进行步骤S3的氮化处理的情况下，能够提高氮氧化硅膜的表面附近的氮浓度。由此，认为能够更可靠地防止将氮氧化硅膜用作栅极绝缘膜的晶体管的漏电流。从而，优选以0.133Pa以上、不足66.7Pa的低压力进行步骤S3的氮化处理工序。
下面，研究是否实施步骤S4的退火工序和该退火工序中的条件对晶体管的电特性造成的影响。在下述条件下处理晶片W，形成绝缘膜(氮氧化硅膜)，制作将其作为栅极绝缘膜的晶体管，并调查它的电特性。
<前处理>
以1％稀氟酸(DHF)进行45秒的处理。
<氮化处理1>(步骤S1)
在具有与图5所示的结构同样的结构的等离子处理装置100中，在作为处理气体使用Ar和N2气体、流量为Ar/N2＝1000/200mL/min(sccm)、晶片温度为600℃、压力为199.9Pa(1500mTorr)、微波功率为1.5kW的条件下进行等离子体氮化处理(第一等离子体氮化处理)。
<氧化处理A1>(步骤S2)
在结构与图9所示的同样的热处理装置101中，在作为处理气体使用N2O、处理压力133.3Pa(1Torr)、处理气体流量＝2000[mL/min(sccm)]、处理温度1100℃、处理时间23秒的条件下进行热氧化处理(第一退火处理(N2O))。
<氧化处理A2>(步骤S2)
在结构与图9所示的同样的热处理装置101中，在作为处理气体使用O2、处理压力9997.5Pa(75Torr)、处理气体流量＝2000[mL/min(sccm)]、处理温度1100℃、处理时间9秒的条件下进行热氧化处理(第一退火处理(O2))。
<氮化处理2>(步骤S3)
在具有与图5所示的结构同样的结构的等离子处理装置100中，主要对氮氧化硅膜的表面侧进行等离子体氮化处理(第二等离子体氮化处理)。等离子体氮化处理是在下述条件下进行的：作为处理气体使用Ar和N2气体，流量为Ar/N2＝1000/40mL/min(sccm)，晶片温度为600℃，压力为12Pa(90mTorr)，微波功率为1.5kW，进行23秒。
<退火A1>(步骤S4)
在结构与图9所示的同样的热处理装置101中，在作为处理气体使用N2、流量N2＝2000mL/min(sccm)、处理压力133.3Pa(1Torr)、处理温度800℃、处理时间30秒的条件下进行退火处理(第二退火处理)。
<退火A2>(步骤S4)
在结构与图9所示的同样的热处理装置101中，在作为处理气体使用N2、流量N2＝2000mL/min(sccm)、处理压力133.3Pa(1Torr)、处理温度1000℃、处理时间30秒的条件下进行退火处理(第二退火处理)。
<退火A3>(步骤S4)
在结构与图9所示的同样的热处理装置101中，在作为处理气体使用O2和N2、流量O2/N2＝100/1900mL/min(sccm)、处理压力133.3Pa(1Torr)、处理温度1100℃、处理时间30秒的条件下进行退火处理(第二退火处理)。
试验分类1：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A2(第一退火处理)的顺序进行处理(不实施步骤S3以后的步骤)。
试验分类2：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A1(第一退火处理)的顺序进行处理(不实施步骤S3以后的步骤)。
试验分类3：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A1(第一退火处理)、氮化处理2(第二等离子体氮化处理)的顺序进行处理(不实施步骤S4)。
试验分类4：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A1(第一退火处理)、氮化处理2(第二等离子体氮化处理)、退火A1(第二退火处理)的顺序进行处理。
试验分类5：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A1(第一退火处理)、氮化处理2(第二等离子体氮化处理)、退火A2(第二退火处理)的顺序进行处理。
试验分类6：
以上述前处理、氮化处理1(第一等离子体氮化处理)、氧化处理A1(第一退火处理)、氮化处理2(第二等离子体氮化处理)、退火A3(第二退火处理)的顺序进行处理。
在图17中表示了上述试验分类1～6中的Gmmax的测定结果，在图18中表示了Jg的测定结果。其中，图17的纵轴表示使将氧化硅膜(SiO2膜)用作栅极绝缘膜的NMOS晶体管的Gmmax为100％的情况下的百分比。此外，图18的纵轴是以将氧化硅膜(SiO2膜)用作栅极绝缘膜的NMOS晶体管的Jg进行标准化而表示的。
根据图17可知，在比较均不进行步骤S3以后的处理的试验分类1和2时，与利用O2进行步骤S2的热氧化处理的试验分类1相比较，在使用N2O进行步骤S2的热氧化处理的试验分类2中，Gmmax大幅提高，表示出与进行了步骤S3的氮化处理的试验分类3大致同等的值。
此外，在比较进行到步骤S3的氮化处理的试验分类3和进行到步骤S4的退火处理的试验分类4～6时，在以N2气氛、800℃的条件进行退火处理的试验分类4的情况下，得到与不进行退火处理的试验分类3大致同等的Gmmax，能够形成具有优异的电特性的绝缘膜。此外，在1000℃以上的温度下进行步骤S4的退火处理的试验分类5和试验分类6中，与吹扫气体的种类无关，能够大幅改善Gmmax，形成电特性更优异的绝缘膜。
此外，根据图18能够确认，相对于不进行步骤S3以后的处理的试验分类1、2，进行到步骤S3的氮化处理的试验分类3和进行到步骤S4的退火处理的试验分类4～6，Jg明显降低，能够抑制漏电流，形成具有优异的电特性的绝缘膜。另外，步骤S4的退火优选O2/N2在0～0.01的范围内，更优选N2 100％的气氛。
另外，本发明并不限定于上述实施方式，在本发明的思想范围内能够进行各种变形。
例如，在上述实施方式中，在第一氮化处理工序(步骤S1)中使用了RLSA方式的等离子体处理装置100，但是在该第一氮化处理工序中，也能够使用其它的等离子体处理装置例如远程等离子体方式、ICP方式、ECR方式、表面反射波方式、CCP方式、磁控管方式等的等离子体处理装置，或在这些装置中配置有与板60结构相同的板的等离子体处理装置。
产业上的可利用性
在各种半导体装置的制造过程中，在对硅进行氮化处理形成氮化硅膜时能够适用本发明。

Claims (20)

1.一种绝缘膜的形成方法，其特征在于，包括：
对硅露出于其表面的被处理基板实施通过稀有气体和含氮气体的等离子体使所述硅氮化的氮化处理，在所述硅表面上形成氮化硅膜的步骤；和
在N2O气氛中对形成有所述氮化硅膜的被处理基板进行热处理，以从所述氮化硅膜的表面侧朝向与所述硅的界面，在氧浓度减少的方向上形成浓度梯度的方式形成氮氧化硅膜的步骤，其中，
所述N2O气氛中的热处理的处理压力为133.3～1333Pa，
所述N2O气氛中的热处理的处理温度为900～1200℃。
2.如权利要求1所述的绝缘膜的形成方法，其特征在于：
所述硅的氮化处理通过含氮等离子体进行，该含氮等离子体是通过具有多个缝隙的平面天线将微波导入处理室内而形成的。
3.如权利要求1所述的绝缘膜的形成方法，其特征在于：
通过所述硅的氮化处理形成的氮化硅膜的膜厚为0.5～2nm。
4.如权利要求1所述的绝缘膜的形成方法，其特征在于：
所述N2O气氛中的热处理，在N2O气体和N2气体的混合气体气氛、或者单独N2O气体的气氛中进行。
5.如权利要求4所述的绝缘膜的形成方法，其特征在于：
在所述N2O气氛中的热处理中，N2O的流量为50～6000mL/min(sccm)，N2的流量为0～3000mL/min(sccm)。
6.如权利要求1所述的绝缘膜的形成方法，其特征在于，还包括：
对所述氮氧化硅膜进行氮化处理的步骤。
7.如权利要求6所述的绝缘膜的形成方法，其特征在于：
所述氮氧化硅膜的氮化处理通过含氮等离子体进行，该含氮等离子体是通过具有多个缝隙的平面天线将微波导入处理室内而形成的。
8.如权利要求7所述的绝缘膜的形成方法，其特征在于：
所述氮氧化硅膜的氮化处理以在载置在所述处理室内的被处理基板和等离子体产生区域之间插入有具有多个贯通开口的电介质板的方式进行。
9.一种绝缘膜的形成方法，其特征在于，包括：
对硅露出于其表面的被处理基板实施通过稀有气体和含氮气体的等离子体使所述硅氮化的氮化处理，在所述硅表面上形成氮化硅膜的步骤；
在N2O气氛中对形成有所述氮化硅膜的被处理基板，以从所述氮化硅膜的表面侧朝向与所述硅的界面，在氧浓度减少的方向上形成浓度梯度的方式进行热处理，形成氮氧化硅膜的步骤；
对所述氮氧化硅膜进行氮化处理的步骤；和
对所述氮氧化硅膜的氮化处理后的被处理基板进行热处理的步骤，其中，
在所述N2O气氛中进行热处理时的处理压力为133.3～1333Pa，
所述N2O气氛中的热处理的处理温度为900～1200℃，
在所述氮氧化硅膜的氮化处理后进行热处理时的处理压力为133.3～1333Pa。
10.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述硅的氮化处理通过含氮等离子体进行，该含氮等离子体是通过具有多个缝隙的平面天线将微波导入处理室内而形成的。
11.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述氮氧化硅膜的氮化处理通过含氮等离子体进行，该含氮等离子体是通过具有多个缝隙的平面天线将微波导入处理室内而形成的。
12.如权利要求9所述的绝缘膜的形成方法，其特征在于：
通过所述硅的氮化处理形成的氮化硅膜的膜厚为0.5～2nm。
13.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述N2O气氛中的热处理，在N2O气体和N2气体的混合气体气氛、或者单独N2O气体的气氛中进行。
14.如权利要求13所述的绝缘膜的形成方法，其特征在于：
在所述N2O气氛中的热处理中，N2O的流量为50～6000mL/min(sccm)，N2的流量为0～3000mL/min(sccm)。
15.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述氮氧化硅膜的氮化处理后的热处理，在N2气体气氛、O2气体气氛或者N2和O2的混合气体气氛中进行。
16.如权利要求15所述的绝缘膜的形成方法，其特征在于：
在所述氮氧化硅膜的氮化处理后的热处理中，O2/N2比为0～0.01。
17.如权利要求15所述的绝缘膜的形成方法，其特征在于：
在所述氮氧化硅膜的氮化处理后进行热处理时的处理温度为800℃～1200℃。
18.一种半导体装置的制造方法，其包括在硅基板上形成栅极绝缘膜的步骤；和在所述栅极绝缘膜上形成栅极电极的步骤，该半导体装置的制造方法的特征在于：
所述栅极绝缘膜通过包括下述步骤的方法形成：
实施通过稀有气体和含氮气体的等离子体将所述硅基板的表面进行氮化的氮化处理，形成氮化硅膜的步骤；和
在N2O气氛中对形成有所述氮化硅膜的被处理基板进行热处理，以从所述氮化硅膜的表面侧朝向与所述硅的界面，在氧浓度减少的方向上形成浓度梯度的方式形成氮氧化硅膜的步骤，其中，
所述N2O气氛中的热处理的处理压力为133.3～1333Pa，
所述N2O气氛中的热处理的处理温度为900～1200℃。
19.如权利要求18所述的半导体装置的制造方法，其特征在于：
还包括对所述氮氧化硅膜进行氮化处理的步骤。
20.一种半导体装置的制造方法，其包括在硅基板上形成栅极绝缘膜的步骤；和在所述栅极绝缘膜上形成栅极电极的步骤，该半导体装置的制造方法的特征在于：
所述栅极绝缘膜通过包括下述步骤的方法形成：
实施通过稀有气体和含氮气体的等离子体将所述硅基板的表面进行氮化的氮化处理，形成氮化硅膜的步骤；
在N2O气氛中对形成有所述氮化硅膜的被处理基板，以从所述氮化硅膜的表面侧朝向与所述硅的界面，在氧浓度减少的方向上形成浓度梯度的方式进行热处理，形成氮氧化硅膜的步骤；
对所述氮氧化硅膜进行氮化处理的步骤；和
对所述氮氧化硅膜的氮化处理后的被处理基板进行热处理的步骤，其中，
在所述N2O气氛中进行热处理时的处理压力为133.3～1333Pa，
所述N2O气氛中的热处理的处理温度为900～1200℃，
在所述氮氧化硅膜的氮化处理后进行热处理时的处理压力为133.3～1333Pa。
CN2007800199210A 2006-05-31 2007-05-30 绝缘膜的形成方法和半导体装置的制造方法 Expired - Fee Related CN101454881B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2006152783 2006-05-31
JP152783/2006 2006-05-31
JP356083/2006 2006-12-28
JP2006356083 2006-12-28
PCT/JP2007/060975 WO2007139141A1 (ja) 2006-05-31 2007-05-30 絶縁膜の形成方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101454881A CN101454881A (zh) 2009-06-10
CN101454881B true CN101454881B (zh) 2012-09-05

Family

ID=38778659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800199210A Expired - Fee Related CN101454881B (zh) 2006-05-31 2007-05-30 绝缘膜的形成方法和半导体装置的制造方法

Country Status (6)

Country Link
US (1) US7960293B2 (zh)
JP (1) JPWO2007139141A1 (zh)
KR (1) KR101122347B1 (zh)
CN (1) CN101454881B (zh)
TW (1) TW200807556A (zh)
WO (1) WO2007139141A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
KR20090094033A (ko) * 2006-12-28 2009-09-02 도쿄엘렉트론가부시키가이샤 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP5156978B2 (ja) * 2007-12-17 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置の製造装置および半導体装置の製造方法
US20090155488A1 (en) * 2007-12-18 2009-06-18 Asm Japan K.K. Shower plate electrode for plasma cvd reactor
JP5291965B2 (ja) * 2008-03-25 2013-09-18 大日本スクリーン製造株式会社 熱処理装置
US7638442B2 (en) * 2008-05-09 2009-12-29 Promos Technologies, Inc. Method of forming a silicon nitride layer on a gate oxide film of a semiconductor device and annealing the nitride layer
JP5860392B2 (ja) * 2010-03-31 2016-02-16 東京エレクトロン株式会社 プラズマ窒化処理方法及びプラズマ窒化処理装置
JP5559656B2 (ja) * 2010-10-14 2014-07-23 大日本スクリーン製造株式会社 熱処理装置および熱処理方法
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
JP2014194921A (ja) * 2013-03-01 2014-10-09 Tokyo Electron Ltd マイクロ波処理装置及びマイクロ波処理方法
US9330955B2 (en) 2013-12-31 2016-05-03 Applied Materials, Inc. Support ring with masked edge
CN105374734A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
WO2016118151A1 (en) * 2015-01-23 2016-07-28 Hewlett-Packard Development Company, L.P. Susceptor materials for 3d printing using microwave processing
FI127415B (en) 2015-04-16 2018-05-31 Turun Yliopisto Preparation of foreign oxide in a semiconductor
CN106057677B (zh) * 2016-06-02 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法
JP6719993B2 (ja) * 2016-06-30 2020-07-08 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP6847610B2 (ja) * 2016-09-14 2021-03-24 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置
KR101918606B1 (ko) * 2016-11-21 2018-11-14 주식회사 비앤비 마이크로파에 의해 가열되는 급속 하이브리드 발열체
DE102018121897A1 (de) 2018-09-07 2020-03-12 Infineon Technologies Ag Halbleitervorrichtung mit einem silizium und stickstoff enthaltenden bereich und herstellungsverfahren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037205A (en) * 1996-10-24 2000-03-14 Lg Semicon Co., Ltd. Method of forming capacitor for semiconductor device using N2 O gas
US6470824B2 (en) * 1999-03-10 2002-10-29 Tokyo Electron Limited Semiconductor manufacturing apparatus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040556B2 (ja) * 1991-10-22 2000-05-15 沖電気工業株式会社 半導体装置の絶縁膜形成方法
JPH07221092A (ja) * 1994-02-09 1995-08-18 Fujitsu Ltd 半導体装置の製造方法
JP2000260707A (ja) * 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP3474843B2 (ja) * 2000-09-28 2003-12-08 株式会社東芝 半導体装置及びその製造方法
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP3619795B2 (ja) * 2001-08-31 2005-02-16 株式会社東芝 半導体装置の製造方法
JP2003282871A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US6767847B1 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
JP4358504B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
JP3887364B2 (ja) * 2003-09-19 2007-02-28 株式会社東芝 半導体装置の製造方法
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037205A (en) * 1996-10-24 2000-03-14 Lg Semicon Co., Ltd. Method of forming capacitor for semiconductor device using N2 O gas
US6470824B2 (en) * 1999-03-10 2002-10-29 Tokyo Electron Limited Semiconductor manufacturing apparatus

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开平5-251439A 1993.09.28
JP特开平7-221092A 1995.08.18

Also Published As

Publication number Publication date
US7960293B2 (en) 2011-06-14
US20090197403A1 (en) 2009-08-06
CN101454881A (zh) 2009-06-10
KR101122347B1 (ko) 2012-03-23
KR20090009283A (ko) 2009-01-22
JPWO2007139141A1 (ja) 2009-10-08
TW200807556A (en) 2008-02-01
WO2007139141A1 (ja) 2007-12-06

Similar Documents

Publication Publication Date Title
CN101454881B (zh) 绝缘膜的形成方法和半导体装置的制造方法
US7217659B2 (en) Process for producing materials for electronic device
CN101151721B (zh) 绝缘膜的制造方法和等离子体处理装置
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP4522916B2 (ja) プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
CN101156234B (zh) 基板的氮化处理方法和绝缘膜的形成方法
KR20200033980A (ko) 플라즈마 및/또는 열 처리를 사용하여 산화하프늄 기반 강유전체 재료의 성능을 개선하기 위한 방법들
CN101454480B (zh) 等离子体cvd方法、氮化硅膜的形成方法和半导体装置的制造方法
CN100587922C (zh) 氧化硅膜的形成方法及半导体装置的制造方法
US8247331B2 (en) Method for forming insulating film and method for manufacturing semiconductor device
US7622402B2 (en) Method for forming underlying insulation film
US20060166446A1 (en) Manufacturing method of semiconductor device, semiconductor manufacturing apparatus, plasma nitridation method, computer recording medium, and program
JP4694108B2 (ja) 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
JP2005150637A (ja) 処理方法及び装置
JP2010087187A (ja) 酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
CN101908484B (zh) 等离子体氮化处理方法
US20090233429A1 (en) Semiconductor device manufacturing method and substrate processing apparatus
JP2008251959A (ja) 絶縁層の形成方法及び半導体装置の製造方法
JP2010135812A (ja) 半導体装置の製造方法
KR20080061286A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120905

Termination date: 20140530