CN101156234B - 基板的氮化处理方法和绝缘膜的形成方法 - Google Patents

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Abstract

本发明涉及一种基板的氮化处理方法，在等离子体处理装置的处理室内，将含氮等离子体作用于基板表面的硅，从而进行氮化处理，使作为等离子体生成区域的等离子体电位(Vp)与上述基板的悬浮电位(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Vdc)控制在3.5[V]以下，而进行利用上述含氮等离子体的氮化处理。

Description

基板的氮化处理方法和绝缘膜的形成方法
技术领域
本发明涉及使用等离子体处理半导体基板等被处理基板，而形成氮化硅膜的基板的氮化处理方法和绝缘膜的形成方法。 
背景技术
各种半导体装置的制造过程中，进行例如作为晶体管的栅极绝缘膜等的氮化硅膜的形成。作为氮化硅膜的形成方法，除利用CVD(化学气相沉积：Chemical Vapor Deposition)堆积氮化硅膜的方法以外，提出了例如利用等离子体处理向氧化硅膜导入氮，而形成氧氮化硅膜的方法(例如，专利文献1)。 
另一方面，随着近年来半导体装置的精密化，栅极绝缘膜不断薄膜化，要求形成膜厚薄至数nm的栅极绝缘膜。因此，也在讨论直接对硅进行氮化处理形成氮化硅膜。 
作为向硅基板直接导入氮而在表面上形成氮化硅膜的方法，提出了在处理室内导入氨气的状态下加热硅基板，并照射紫外线的方法。(例如，专利文献2)。而且，此专利文献2也公开了使用平行平板型的等离子体处理装置，形成氨气的等离子体，直接氮化处理硅基板的方法，但可指出该方法的问题：由于等离子体的非常高的能量在硅基板上产生损伤；发生非目的性的反应而损害氮化硅膜的膜质。即，专利文献2中为了避免利用等离子体氮化处理硅基板时的问题，提出不使用等离子体而利用紫外线进行氮化处理的方法。 
专利文献1：日本专利特开2001-274148号公报(权利要求的范围等) 
专利文献2：日本专利特开2003-243387号公报(权利要求的范围，段落0008-0015，图8) 
发明内容
如对上述专利文献2所指出的，利用等离子体直接对硅进行氮化形成氮化膜的方法的情况下，由于将具有非常高能量的离子打入膜中，膜质劣化，存在所谓的等离子体损伤(Plasma damage)的问题。这样的等离子体损伤会对例如晶体管等器件的特性产生不良影响，使其性能下降。 
此外，直接对硅进行等离子体氮化处理的情况下，存在例如历时N浓度减少(N脱离)和容易产生氧化的课题。特别是膜厚越薄越容易因N脱离和氧化使膜质下降，存在难以形成稳定的氮化膜的问题。 
因此，本发明的目的是提供一种利用等离体直接对硅进行氮化，而形成优质且薄的氮化膜的技术。 
为了解决上述课题，本发明的第一方面是提供一种基板的氮化处理方法，在等离子体处理装置的处理室内，将含氮等离子体作用于基板表面的硅，从而进行氮化处理， 
使作为等离子体生成区域中的等离子体电位(Plasma potential)(Vp)与上述基板的悬浮电位(Floating potential)(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Sheath voltage)(Vdc)控制在3.5[V]以下，而进行利用上述含氮等离子体的氮化处理。 
上述第一方面的鞘电压(Vdc)优选控制在0～2[V]。 
此外，优选利用具有多个缝隙(slot)的平面天线向上述处理室内导入微波而形成上述含氮等离子体。 
此外，在上述处理室内的等离子体生成区域和上述被处理基板之间，优选隔着具有多个贯通开口的电介质板而进行处理。此时，上述贯通开口的孔径优选为2.5～10mm，在对应于上述基板的上述电介质板的区域内，相对上述基板的面积的上述贯通开口的合计的开口面积比率优选为10～50％。此外，处理压力优选为1.33Pa～1333Pa，更优选66.7Pa～266.6Pa。 
此外，不使用上述电介质板的情况下的处理压力优选为93.3Pa～1333Pa。 
此外，处理温度优选为600℃～900℃。此外，上述氮化硅膜的膜厚优选为1～5nm。 
此外，本发明的第二方面是提供一种绝缘膜的形成方法，将露出硅的基板表面曝露在含氮等离子体中，直接对硅进行氮化处理，而在上述基板表面形成氮化硅膜， 
通过使作为上述含氮等离子体的等离子体电位(Vp)与上述基板的悬浮电位(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Vdc)控制在3.5[V]以下，而对上述硅进行氮化处理，由此在上述基板表面形成氮化硅膜。 
上述第二方面的上述含氮等离子体，优选为稀有气体和氮气的混合气体的等离子体。 
此外，上述鞘电压(Vdc)优选控制在0～2[V]。 
此外，优选利用通过具有多个缝隙的平面天线而传播的微波形成上述含氮等离子体。 
此外，上述含氮等离子体，优选形成于具有多个贯通开口的电介质板的上方并通过上述贯通开口，向上述电介质板的下方转移，到达上述基板的表面。此时，在对应于上述基板的上述电介质板的区域内，相对上述基板的面积的上述贯通开口的合计的开口面积比率优选为10～50％。此外，生成上述含氮等离子体的压力优选为1.33Pa～1333Pa。此外，形成在上述电介质板的上方的上述含氮等离子体的电子温度优选为0.7～2[eV]，更优选为1.5[eV]以下。此外，转移到上述电介质板的下方的上述含氮等离子体的电子温度优选为1[eV]以下，更优选为0.7[eV]以下。 
此外，上述第二方面中，处理温度优选为600℃～900℃。 
本发明的第三方面是提供一种控制程序，在计算机上动作，执行时，对上述等离子体处理装置进行控制，以进行基板的氮化处理方法，该基板的氮化处理方法是，在等离子体处理装置的处理室内，使作为等离子体生成区域中的等离子体电位(Vp)与上述基板上的悬浮电位(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Vdc)控制在3.5[V]以下，而利用含氮等离子体对基板表面的硅进行氮化处理。 
本发明的第四方面是提供一种计算机可读取的存储介质，是存储有在计算机上动作的控制程序的计算机可读取的存储介质，上述控制程序在执行时，对上述等离子体处理装置进行控制，以进行基板的氮 化处理方法，该基板的氮化处理方法是，在等离子体处理装置的处理室内，使作为等离子体生成区域中的等离子体电位(Vp)与上述基板上的悬浮电位(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Vdc)控制在3.5[V]以下，而利用含氮等离子体对基板表面的硅进行氮化处理。 
本发明的第五方面是提供一种等离子体处理装置，包括： 
等离子体供给源，产生等离子体； 
处理容器，内设有载置被处理基板的基板支承台并可真空排气；和 
控制部，控制进行基板的氮化处理方法，该基板的氮化处理方法是，在上述处理容器内，使作为等离子体生成区域中的等离子体电位(Vp)与上述基板上的悬浮电位(Vf)的电位差(Vp-Vf)的上述基板附近的鞘电压(Vdc)控制在3.5[V]以下，而利用含氮等离子体对基板表面的硅进行氮化处理。 
本发明通过将鞘电压(Vdc)控制在3.5[V]以下，利用含氮等离子体直接对硅进行氮化处理，可以抑制等离子体损伤，形成优质且薄的氮化硅膜。 
即，通过本发明方法获得的氮化硅膜，即使为例如5nm以下的薄膜，也不易发生N脱离和氧化，能够稳定地维持高的N浓度。这样形成稳定的氮化膜的本发明方法，能够被有效地利用于在逐渐精密化的半导体装置的制造过程中，形成例如1～5nm左右(优选1～2nm)的薄栅极绝缘膜等目的中。 
此外，通过将鞘电压(Vdc)控制在0～2[V]，能够进一步提高氮化硅膜中的N浓度，使膜质更优异。 
而且，通过由具有多个缝隙的平面天线向处理室内导入微波，形成含氮等离子体，能够使等离子体的电子温度和离子能量进一步下降，进一步降低对基板的等离子体损伤。 
此外，通过在处理室内的等离子体生成区域和被处理基板之间，隔着具有多个贯通开口的电介质板，能够容易地进行鞘电压(Vdc)的控制。此时，通过从6.7Pa～1333Pa中选择施加于电介质板的处理压力，从600～900℃中选择处理温度，能够更容易地调整鞘电压(Vdc)至期 望的值。即，通过组合等离子体处理装置的硬件结构和处理条件，能够更细致且容易地控制鞘电压(Vdc)。 
附图说明
图1是表示可利用于本发明的等离子体处理装置的一个例子的概略剖面图。 
图2A是用以说明板的平面图。 
图2B是用以说明板的主要部分的剖面图。 
图3是用以说明平面天线部件的图。 
图4A是用以说明等离子体处理装置的Vdc的示意图。 
图4B是用以说明配置有板的等离子体处理装置的Vdc的示意图。 
图5A是表示关于Vdc的基础数据，表示板的孔径与Vdc的关系的图。 
图5B是表示关于Vdc的基础数据，表示处理压力与Vdc的关系的图。 
图6A是表示根据XPS分析，膜中的N浓度与SiN膜厚的关系的图，表示的是放置时间为3小时的结果。 
图6B是表示根据XPS分析，膜中的N浓度与SiN膜厚的关系的图，表示的是放置时间为24小时的结果。 
图7是表示根据XPS分析，在放置时间为3～24小时中，膜中的N浓度的变化率与SiN膜厚的关系的图。 
图8A是表示根据XPS分析，SiN膜中的O浓度与膜厚的关系的图，表示的是放置时间为3小时的结果。 
图8B是表示根据XPS分析，SiN膜中的O浓度与膜厚的关系的图，表示的是放置时间为24小时的结果。 
图9是表示根据XPS分析，在放置时间为3～24小时中，膜中的O浓度的变化率与SiN膜厚的关系的图。 
图10是表示根据XPS分析，SiN膜中的N浓度与Vdc的关系的图。 
图11是表示氮化处理时间和SiN膜厚的关系的图。 
图12A是表示根据XPS分析，膜中的N浓度与SiN膜厚的关系的图，表示的是放置时间为3小时的结果。 
图12B是表示根据XPS分析，膜中的N浓度与SiN膜厚的关系的图，表示的是放置时间为24小时的结果。 
图13是表示根据XPS分析，在放置时间为3～24小时中，膜中的N浓度的变化率与SiN膜厚的关系的图。 
图14是表示根据XPS分析，在放置时间为3～24小时中，SiN膜中的O浓度的变化率与膜厚的关系的图。 
具体实施方式
以下，参照相应附图具体说明本发明的实施方式。图1是示意地表示可适用于本发明的等离子体处理装置的一个例子的剖面图。该等离子体处理装置100构成为RLSA微波等离子体处理装置：利用具有多个缝隙(slot)的平面天线，特别是RLSA(径向线缝隙天线：RadialLine Slot Antenna)向处理室内导入微波而产生等离子体，由此产生高密度且低电子温度的微波等离子体。可以利用具有等离子体密度为1×1010～5×1012/cm3，且电子温度为0.7～2[eV]的等离子体进行处理。由此，能够适用于例如MOS晶体管、MOSFET(场效应管)等的各种半导体装置的制造过程中的栅极绝缘膜的形成等。 
上述等离子体处理装置100具有，气密地构成且接地的大致圆筒状的腔室1。腔室1的底壁1a的大致中央部形成有圆形的开口部10，在底壁1a上设有与此开口部10连通并向下方突出的排气室11。 
腔室1内设置有用于水平支承作为被处理基板的硅晶片(以下简称“晶片”)W的，由AlN等陶瓷构成的载置台2。此载置台2由从排气室11的底部中央向上方延伸的圆筒状的AlN等由陶瓷构成的支承部件3支承。载置台2的外边缘部设有用于引导晶片W的导向环(guidering)4。此外，载置台2中埋有电阻加热型的加热器5，此加热器5通过加热器电源6供电，由此对载置台2进行加热，利用该热量对作为被处理基板的晶片W加热。此时，可以在例如室温到800℃的范围内进行温度控制。而且，在腔室1的内周设有由石英构成的圆筒状的衬圈(liner)7。此外，在载置台2的外周侧，环状地设有用于对腔室1内进行均匀排气的，具有多个排气孔8a的挡板(baffle plate)8，此挡板8由多个支柱9支承。 
在载置台2上，相对于载置台2的表面可突出或没入地设有用于支承晶片W并使其升降的晶片支承销(未图示)。 
在载置台2的上方配备有用于衰减等离子体中的离子能量，降低相对于晶片W的Vdc的板60。此板60由例如石英、蓝宝石、SiN、SiC、Al2O3、AlN等陶瓷的电介质、多晶硅、硅等构成，为了防止金属污染(metal contamination)，优选石英、SiN、多晶硅和硅。然后，板60通过其外周部与支承部70结合而被支承，此支承部70在整个圆周从腔室1内的衬圈7向内侧突起。而且，板60也可以由其他方法支承。 
板60的安装位置优选接近晶片W的位置，板60和晶片W的距离(高度H2)优选例如3～50mm，更优选25～35mm左右。此时，板60的上面与透过板28(后述)的下面间的距离(高度H1)优选例如30～150mm，更优选50～100mm左右。通过将板60配置在这样的位置能够抑制等离子体损伤，均匀地对硅进行氮化。 
以板60作为分界，在其上方形成第一等离子体区域S1，在其下方形成第二等离子体区域S2。优选将第一等离子体区域S1和第二等离子体区域S2的容积设定为相同，或是第二等离子体区域S2的容积较小。第一等离子体区域S1的高度H1和第二等离子体区域S2的高度H2的比(H1/H2)，优选为例如0.6～50，更优选1.4～4。 
板60上形成有多个贯通孔60a。图2A和图2B是详细表示板60的图。图2A表示从板60的上方看到的状态，图2B表示板60的主要部分的剖面。 
图2A中，以相对于虚线所示的晶片W的载置区域，贯通孔60a的设置区域稍大的方式，大致均匀地配置板60的贯通孔60a。具体而言，例如图2A中，相对于300mm直径的晶片W，贯通孔60a的配置区域的外延所结成的圆的直径相当的长度L，与晶片W的外边缘相比向外侧扩大至贯通孔60a的间距(pitch)以上，例如大致5～30mm，而设置贯通孔60a。而且，贯通孔60a也可以设置在板60的整个面上。通过如此配置比晶片直径更广的贯通孔60a，能够均匀地进行氮化处理。 
贯通孔60a的直径D1能够任意地设定，例如优选2～15mm，更优选2.5～10mm。而且，图2A是贯通孔60a的直径为10mm的例子。也 可以根据板60内的贯通孔60a的位置改变孔的大小，此外，贯通孔60a的配置也能够选择例如同心圆状、辐射状、螺旋状等任意的排列。而且，板60的厚度(T1)优选例如2～20mm左右，更优选设定为2～5mm左右。通过这样规定贯通孔60a的直径，能够降低Vdc，减少对晶片W的离子损伤，实现均匀的氮化处理。 
此板60作为降低等离子体的离子能量总量的离子能量降低构件而起作用。 
即通过配置电介质的板60，主要使等离子体中的自由基(Radical)通过，能够阻挡多数离子。为了达到此目的，如后述，优选综合考虑板60的贯通孔60a的开口面积、贯通孔60a的直径D1，及贯通孔60a的形状和配置、板60的厚度T1(即壁60b的高度)、板60的设置位置(与晶片W的距离)等。例如贯通孔60a的孔径为2.5～10mm时，对应于晶片W的板60的区域内(即与晶片W重合的范围)，相对于晶片W的面积优选贯通孔60a的合计的开口面积的比率为10～50％。通过控制开口面积比率，能够抑制离子能量，在低Vdc的状态下进行氮化处理。 
在腔室1的侧壁上设有形成为环状的气体导入部件15，气体供给系统16连接在此气体导入部件15上。而且，气体导入部件也可以配置为喷淋状。此气体供给系统16具有例如Ar气供给源17、N2气供给源18，这些气体分别通过气体管路20到达气体导入部件15，从气体导入部件15导入至腔室1内。各个气体管路20上设有质量流量控制器(mass flow controller)21和其前后的开关阀22。而且，代替上述N2气，作为含氮气体，能够使用例如NH3气、N2与H2气的混合气体、联氨等。而且，代替上述Ar气，也能够使用Kr、Xe、He等稀有气体。 
上述排气室11的侧面连接有排气管23，此排气管23上连接有包括高速真空泵的排气装置24。从而通过使此排气装置24动作，使腔室1内的气体向排气室11的空间11a内均匀排出，通过排气管23排气。由此能够对腔室1高速减压，达到规定的真空度，例如0.133Pa。 
腔室1的侧壁上设有用于在与邻接等离子体处理装置100的搬送室(未图示)之间搬入搬出晶片W的搬入搬出口25，和开关此搬入搬出口25的闸阀26。 
腔室1的上部为开口部，沿着此开口部的周边部，突出设置有环状的支承部27，此支承部27由电介质，例如石英或Al2O3、AlN等陶瓷构成，透过微波的透过板28通过密封部件29气密地设置。从而可以保持腔室1内的气密。 
在透过板28的上方，以相对载置台2的方式，设有圆板状的平面天线部件31。此平面天线部件31卡止在腔室1的侧壁上端。平面天线部件31例如由表面镀金或镀银的铜板或铝板构成，构成为，以规定图案贯通形成有放射微波的多个缝隙状的孔32。例如图3所示，此孔32成为长沟状，典型地配置为相邻的孔 32彼此之间为“T”字状，这些多个孔32配置为同心圆状。孔32的长度和排列间隔根据微波的波长(λg)而决定，例如孔32的间隔配置为λg/4、λg/2或λg。而且，图3中用Δr表示形成为同心圆状的相邻的孔32彼此之的间隔。而且，孔32也可以形成为圆形状、圆弧状等其他形状。此外，孔32的配置方式并无特别的限制，同心圆状以外也可以配置为例如螺旋状、辐射状。 
在此平面天线部件31的上面设置有，具有大于真空的介电常数的滞波件33。由于真空中微波的波长变长，因此，该滞波件33具有使微波的波长变短，调整等离子体的功能。而且，平面天线部件31与透过板28之间，滞波件33和平面天线部件31之间，可以分别接触或分离。 
在腔室1的上面以覆盖这些平面天线部件31和滞波件33的方式，设有例如由铝或不锈钢等金属材料构成的屏敝(shield)盖体34。腔室1的上面和屏敝盖体34之间由密封部件35密封。屏敝盖体34上形成有冷却水流路34a，冷却水从此处通流，以冷却屏敝盖体34、滞波件33、平面天线部件31、透过板28。而且，屏敝盖体34接地。 
在屏敝盖体34的上壁的中央形成有开口部36，在此开口部上连接有波导管37。此波导管37的端部通过匹配电路38与产生微波的微波产生装置39连接。由此，产生于微波产生装置39的，例如频率为2.45GHz的微波通过波导管37向上述平面天线部件31传送。微波的频率也可以使用8.35GHz、1.98GHz等。 
波导管37具有从上述屏敝盖体34的开口部36向上方延伸的剖面为圆形的同轴波导管37a；和通过模式变换器40连接于此同轴波导管37a的上端部的在水平方向延伸的矩形波导管37b。矩形波导管37b和 同轴波导管37a之间的模式变换器40具有将在矩形波导管37b内以TE模式传播的微波变换为TEM模式的功能。在同轴波导管37a的中心延伸存在内导体41，内导体41在其下端部与平面天线部件31的中心连接而固定。由此，通过同轴波导管37a的内导体41向平面天线部件31辐射状地高效均匀地传播微波。 
等离子体处理装置100的各结构部与具有CPU的过程控制器50连接并被控制。在过程控制器50上连接有用户接口51，此用户接口51由，为使工序管理者对等离子体处理装置100进行管理操作输入指令等的键盘和可视化地显示等离子体处理装置100的运转状况的显示器等构成。 
此外，过程控制器50上连接有存储方案的存储部52，该方案记录有用于实现以过程控制器50控制在等离子体处理装置100中实施的各种处理的控制程序(软件)和处理条件数据等。 
根据需要，根据来自用户接口51的指令等，从存储部52中调出任意的方案在过程控制器50中执行，从而在过程控制器50的控制下在等离子体处理装置100中进行期望的处理。此外，上述控制程序和处理条件数据等的方案，以存储在计算机可读取的存储介质，例如CD-ROM、硬盘、软盘、闪存等中的状态进行使用，或者，也能够从其他的装置例如通过专用线路随时传送，而在线使用。 
具有这样结构的RLSA方式的等离子体处理装置100，能够根据以下所述顺序，直接氮化晶片W的硅层而形成氮化硅膜等的处理。 
首先打开闸阀26从搬入搬出口25将形成硅层的晶片W搬入腔室1内，载置在载置台2上。然后，从气体供给系统16的Ar气供给源17和N2气供给源18，将规定流量的Ar气和N2气通过气体导入部件15导入至腔室1内。 
具体而言，例如设定Ar等稀有气体的流量为250～2000mL/min(sccm)，N2气的流量为10～100mL/min(sccm)；调整腔室内的处理压力为1.33～1333Pa(10mTorr～10Torr)，优选为26.6～400Pa(200mTorr～3Torr)，更优选为66.7～266.6Pa(500mTorr～2Torr)；加热晶片W，至温度为300～900℃，优选为600～900℃，更优选为600～800℃左右。 
而且，未配备板60的情况下，优选调整处理压力到93.3～1333Pa(700mTorr～10Torr)。 
接着，来自微波产生装置39的微波经由匹配电路38引导至波导管37，依次通过矩形波导管37b、模式变换器40和同轴波导管37a，通过内导体41供给至平面天线部件31，通过透过板28，由平面天线部件31的缝隙向腔室1内的晶片W的上方空间放射。微波在矩形波导管37b内以TE模式传送，此TE模式的微波在模式变换器40中变换为TEM模式，在同轴波导管37a内向平面天线部件31传送。利用从平面天线部件31经由透过板28放射至腔室1内的微波，在腔室1内形成电磁场，等离子体化Ar气、N2气。此微波等离子体是通过从平面天线部件31的多个孔32放射微波，变为大致1×1010～5×1012/cm3 的高密度且在晶片W的附近的大致1.5[eV]以下的低电子温度等离子体。这样形成的微波等离子体，由朝向基底膜的离子造成的等离子体损伤很少，但是，通过在腔室1内设置电介质的板60，将生成等离子体的第一等离子体区域S1，和由通过板60的等离子体对晶片W进行处理的第2等离子体区域S2分离，能够使第二等离子体区域S2内的离子能量大幅度衰减，降低基板附近的鞘电压Vdc，而且能够使等离子体的电子温度降低为1[eV]以下，优选0.7[eV]以下，进一步降低等离子体损伤。从而，通过等离子体中的活性种，主要是氮自由基(N*)等的作用，直接向硅中导入N，形成均匀的SiN膜。 
接着，参照图4A和图4B说明本发明的作用。首先参照图4，等离子体处理装置中，Ar/N2混合气体在从平面天线部件31供给的微波的电磁场的作用下产生的等离子体P，在腔室1内的空间中向载置在载置台2的晶片W的方向下降。如图4A所示，等离子体P的等离子体电位(空间电位)为Vp，接地的腔室1的壁和载置台2的悬浮电位(浮游电位)为Vf时，等离子体P与腔室壁和载置台2之间形成的分界层(鞘)Ps的电位(鞘电位Vdc)可表示为：Vdc＝Vp-Vf。此Vdc与等离子体的离子能量的大小相关，Vdc的值变大时，打入硅中(形成的绝缘膜中)的离子的能量变大(离子的速度被加速)，离子能量的总量也变大。 
从等离子体P向作为被处理基板的晶片W供给能量(例如来自电子、离子、自由基等的能量)，是进行硅的氮化所不可或缺的。例如在氮化氧化硅膜的情况下，供给超过Si-O键的键能约4.3[eV]的能量(作为包含离子能量的总量)，能够通过切断Si-O键实现氮化。但是，由于Si-N键的键能约为3.5[eV]，供给的能量比该值大时，可能会切断一度形成的Si-N键。而且，由于供给需要的能量以上的高能量，硅自身也可能会产生缺陷等等离子体损伤。 
与此相反，由于Si-Si键的键能约为2.3[eV]，和Si-O键的键能相比较小，在直接对硅进行氮化处理时，在与氮化氧化硅膜的情况相比较小的能量下进行处理，从而可以相应地减少离子能量。 
此外，在直接对硅进行氮化处理时，供给大大超过Si-Si键的键能的能量时，产生结晶缺陷的可能性增大。 
因此，在本发明中，在直接由等离子体对硅(多晶硅或单晶硅)进行氮化处理，而形成氮化硅膜的等离子体处理中，利用降低Vdc的构件(例如开设有贯通孔60a的板60)，使Vdc降低至3.5[V]以下，由此能够不对膜造成损伤，维持稳定的氮浓度，形成具有稳定的Si-N键的氮化膜。 
如图4B所示，在图1的等离子体处理装置100中包括，一个作为降低离子能量的构件的具有贯通孔60a的板60。由此，向晶片W的方向下降的等离子体中的离子通过板60衰减或消失。特别是等离子体中包含的氩离子(Ar+)等具有很大能量的带电粒子，在通过由石英等电介质构成的板60时衰减或失去活性。即，通过板60能够在离子通过时控制离子能量。结果，板60上方的等离子体P1的等离子体电位Vp1和板60下方的等离子体P2的等离子体电位Vp2间的关系为：Vp2＜Vp1。从而，表示为Vp2-Vf的晶片W附近的Vdc与未配置板60的情况(图4A)相比变小，能够在不使加速通过贯通孔60a的离子和自由基过度加速的条件下进行等离子体处理，实现适度(mild)的氮化处理。 
通过上述的由电介质构成的板60，使等离子体的离子能量衰减，从而能够减少Vdc，控制其为期望的值。 
接着，参照图5A和图5B说明有关板60的贯通孔60a与Vdc和压力的关系的实验数据，此实验数据是本发明的基础。图5A是表示使用 与图1同样结构的等离子体处理装置100进行等离子体处理时，改变处理压力进行研究所得到的板60的贯通孔60a的直径与Vdc之间关系的结果的图。图5A中图的纵轴为Vdc，横轴表示贯通孔60a的直径(“无”表示未配置板60)。此外，多个贯通孔60a相对晶片W的表面均匀地配置，其贯通孔60a的孔径为Φ10mm时，开口面积比率(即对应于晶片W的板60的区域内，相对晶片W的面积的贯通孔60a的合计开口面积比率)为约48％，贯通孔60a的孔径为Φ5mm时开口面积比率为约28％，贯通孔60a的孔径为Φ2.5mm时开口面积比率为约13％。 
使用经由1％的稀氟酸(DHF)溶液清洗过的晶片W。此实验的等离子体处理条件为：使用流量为1000/40mL/min(sccm)的作为处理气体的Ar/N2气体，晶片温度为室温，压力为6.7Pa(50mTorr)、13.3Pa(100mTorr)、26.6Pa(200mTorr)、40.0Pa(300mTorr)或66.7Pa(500mTorr)，向等离子体供给的功率为1.5kW，处理时间为60秒。Vdc的测量是通过测量朗缪尔测量仪(Langmuir probe)的探针的电流电压而计算得出的。 
由图5A了解到通过设置板60与未设置的情况(“无”)相比，能够降低Vdc。此外，可观察到由板60的贯通孔60a的孔径(开口面积比率)带来的不同的降低Vdc的效果，确认在相同压力下孔径(开口面积比率)越小降低Vdc的效果越大。而且，随着压力增高Vdc会下降，这被认为是因为压力低时等离子体中的离子比率高，而压力高时等离子体中的自由基比率高。因此可知，为了抑制Vdc优选高压力侧的条件。 
以上结果表示，板60是作为使等离子体处理装置100的板60与晶片W之间的Vdc降低，降低离子能量的构件而被使用的。此外，确认了能够通过板60的贯通孔60a的孔径和开口面积比率等硬件结构或该硬件结构与处理压力的组合，控制Vdc为期望的值。 
图5B表示压力升高到266.6Pa时Vdc的变化。此试验在与图5A的试验相同的条件下实施等离子体处理，测量Vdc。Vdc优选控制在3.5[V]以下，更优选在2[V]以下。由图5B可知，板60的贯通孔60a的孔径为10mm时，为了降低Vdc优选提高压力，压力为133.3Pa以上时，Vdc可以降低至2[V]以下。 
这些被认为是因为如前所述，压力低时等离子体中的离子比率高，随压力变高，等离子体中的自由基的比率升高。因此，通过在高压侧使用板60，Vdc的下降效果特别显著。此外，由图5A和图5B可知，贯通孔60a的孔径小时Vdc变低。 
下面，使用等离子体处理装置100，直接对Si基板进行氮化处理形成氮化硅膜，在经过规定时间后对其膜中的N浓度和O浓度通过X射线光电子能谱法(XPS分析)进行测量。 
使用经由1％的稀氟酸(DHF)溶液清洗过的晶片W。 
氮化处理的等离子体条件为：使用流量为1000/40mL/min(sccm)的作为处理气体的Ar/N2气体，晶片温度为800℃，压力为6.7～266.6Pa(50～2000mTorr)，向等离子体供给的功率为1.5KW，处理时间为10～60秒。 
本实施例中，以对应晶片W的载置区域的方式，均匀地配备板60的贯通孔60a，Φ10mm时为626个，Φ2.5mm时为2701个，在板60上的对应于晶片W的区域内，相对晶片W的面积，贯通孔60a的合计的开口面积比率为，Φ10mm时为约48％，Φ2.5mm时为约14％。而且，为了进行比较，对不配备板60进行氮化处理而形成的膜也进行同样的N浓度和O浓度的测量。 
将形成的氮化膜，在大气中放置3小时后的N浓度与膜厚的关系和放置24小时后的N浓度与膜厚的关系分别用图6A和图6B表示。图7表示从图6A和图6B的数据中，计算出的放置时间(Q时间)为3～24小时的N浓度的变化率(ΔN)与膜厚的关系。 
此外将形成的氮化膜，在大气中放置3小时后的O浓度和放置24小时后的O浓度分别用图8A和图8B表示。图9表示从图8A和图8B的数据中，计算出的放置时间(Q时间)为3～24小时的O浓度的变化率(ΔO)与膜厚的关系。 
图7表示了通过配置板60，与未配置的情况相比，具有维持氮化膜中的高N浓度的倾向。即可确认，配置板60的一方与未配置的情况相比，3～24小时的放置时间的N浓度变化率(ΔN)接近于零，抑制浓度变化至很小。由图6A和图6B的比较可以确认，此倾向随放置时间(Q时间)的增加而变得明确，未配置板60而形成的氮化膜随时间 产生N脱离的现象。未配置板60而形成的氮化膜，Vdc大时，由于是由具有大离子能量的等离子体进行的处理，会切断一度形成的Si-N键，形成在膜中游离的N，历时的N脱离变多。 
另一方面，由于本发明配置板60以降低Vdc行氮化处理，因此形成稳定的Si-N键，可形成N脱离小的稳定的氮化膜。如上所述，考虑到在等离子体中的离子成分多时，对硅进行氮化形成Si-N键后，高能量的离子再次切断Si-N键，会使来自氮化硅膜的N脱离变多。与此相对，考虑等离子体中的自由基成分多时，自由基不会切断氮化的Si-N键，N脱离变小。 
此外，由图7和图6A、图6B可知，板60的贯通孔60a的孔径小时，N浓度高，则N脱离小且稳定。这些被认为是因为贯通孔60a的孔径为2.5mm时与10mm相比开口率小，离子能量的衰减率大，晶片W附近的Vdc进一步下降(参照图5A)。从而可以抑制等离子体损伤，抑制形成例如妨碍Si-N键的Si-Ar键，抑制Si-N键的切断等。 
此外，图9表示了通过配置板60与未配置的情况相比，具有维持氮化膜中的低O浓度的倾向。通过图8A和图8B的比较，此倾向随放置时间(Q时间)的增加而变得明确。未配置板60而形成的氮化膜，由于晶片W附近的Vdc高，由具有高离子能量的等离子体造成等离子体损伤，切断Si-N键，在膜中形成缺陷部分(例如Si-Si键、Si-等)，随时间大气中的O侵入并进行氧化，增加O浓度。 
另一方面，配置板60抑制晶片W附近的Vdc，并由等离子体进行处理时，由于离子加速小，抑制其切断Si-N键，减少N脱离和损伤，减少膜中缺陷，Si-N键稳定。结果难以被氧化，形成稳定的氮化膜。此外，由于板60的贯通孔60a的孔径为2.5mm时与10mm相比较，开口率小，离子能量的衰减率大，控制晶片附近的Vdc变低，可形成稳定的Si-N键，形成难以被氧化、O浓度低、稳定且优质的氮化膜。 
由以上的图6A、6B～图9的结果可以确认，在处理容器内配置由电介质构成的板60，使离子能量衰减，降低晶片W附近的Vdc，能够形成稳定且致密的氮化膜。此外也表示了由形成于板60上的贯通孔60a的孔径能够控制Vdc，使膜质提高。 
氧化硅膜(SiO2膜)的介电常数ε为4，与此相对的氮化硅膜(Si3N4膜)的介电常数ε为7～8，由于氮化硅膜具有大致两倍的介电常数，能够使绝缘膜的膜厚变薄。所以，利用本发明的适宜的方式，由于能够获得膜厚薄且膜质良好的氮化硅膜，对于形成下一代器件中的薄膜，例如膜厚为5nm以下，优选2nm以下厚度的栅极绝缘等特别有用。 
此外，随着由一般的等离子体氮化处理形成的氮化硅膜的膜厚变厚，长时间曝露在高离子能量的等离子体中，结果由于N脱离和损伤在氮化膜中形成阱(trap)，使得氧容易侵入膜中。与此相反，本发明即使是在形成膜厚厚的氮化硅膜的情况下，仍能形成N脱离和损伤少，稳定的氮化硅膜。 
图10表示等离子体氮化处理的Vdc和氮化膜中的N浓度之间的关系。此图10的纵轴表示根据膜厚标准化的N浓度，横轴表示Vdc。处理条件为：使用流量为1000/40mL/min(sccm)的作为处理气体的Ar/N2气体，晶片温度为800℃，压力为6.7～200Pa(50～1500mTorr)，向等离子体供给的功率为1.5KW，处理时间为10～60秒。Vdc的测量是通过测量朗缪尔探针的电流电压而计算得出的，N浓度的测量是通过XPS分析进行的。从图10可知，将等离子体处理对象的Vdc降低至3.5[V]以下，可获得稳定且高的N浓度。而且可知为了形成具有足够的N浓度、无N脱离等、稳定且致密的氮化膜，优选设定等离子体处理的对象的Vdc为3.5[V]以下，更优选设定在0～2[V]的范围内。 
接着，参照图11～图14说明针对氮化处理中温度和压力的影响的研究结果。 
首先，使用等离子体处理装置100，直接氮化处理Si基板形成氮化膜，研究氮化膜的形成速度(氮化速率)和处理温度间的关系。使用经由1％的稀氟酸(DHF)溶液清洗，除去氧化膜的晶片W。氮化处理的等离子体条件为：使用流量为1000/40mL/min(sccm)的作为处理气体的Ar/N2气体，晶片温度为400℃或800℃，压力为6.7Pa或266.6Pa(50mTorr或2000mTorr)，向等离子体供给的功率为1.5KW，处理时间为5～300秒。图11中表示其结果。本实施例中以对应于晶片W的载置区域的方式，均匀配备Φ10mm的626个板60的贯通孔60a，板 60上对应于晶片W的区域内，相对于晶片W的面积贯通孔60a的合计的开口面积比率为约48％。 
从图11可知，通过以400℃或800℃的温度进行处理，能够控制氮化速率进行氮化处理。而且可确认在800℃下进行处理时，氮化速率快，高温的一方能够在短时间内形成期望的膜厚的氮化膜。此外，关于压力，6.7Pa和266.6Pa的比较中，压力低下的氮化速度快，这是因为低压侧的离子比率高，容易氮化。可确认，通过这样调整氮化处理的温度、压力和时间，能够例如图11所示，控制氮化膜厚在0.6～2.3nm的范围内。 
接着基于上述结果，针对温度和压力对氮化膜的膜质的影响进行评价，此评价基于由X射线光电子能谱法(XPS分析)对经过规定时间后的其膜中的N浓度和O浓度进行的测量。 
将形成的氮化膜，在大气中放置3小时后的N浓度与膜厚的关系和放置24小时后的N浓度与膜厚的关系分别用图12A和图12B表示。图13表示从图12A和图12B的数据中，计算出的放置时间(Q时间)为3～24小时的N浓度的变化率(ΔN)与膜厚的关系。进一步的，图14表示放置时间(Q时间)为3～24小时的O浓度的变化率(ΔO)与膜厚的关系。 
由图13可以确认，在800℃的高温处理下，N浓度的变化小，为稳定的氮化膜。关于压力，266.6Pa的高压下的N浓度变化率(ΔN)小，形成稳定的氮化膜。 
此外由图14可知，在800℃的高温处理下表示出维持低的氮化膜中的O浓度的倾向，形成稳定的氮化膜。此外关于压力，266.6Pa的高压下的O浓度变化率(ΔO)变小，形成不易氧化的稳定的氮化膜。 
以上的图12A、12B～图14的结果表示，在配置板60抑制晶片附近的Vdc由等离子体进行氮化处理的情况下，通过在高温度、高压力下进行处理，可形成N脱离少且难以氧化的稳定的氮化膜，由此更为优选。处理温度优选600～900℃，更加优选600～800℃。此外处理压力优选26.6Pa～400Pa，更优选66.7Pa～266.6Pa。 
以上叙述了本发明的实施方式，本发明并不制约于上述实施方式，能够进行种种变形。 
例如，上述实施方式中使用由频率300MHz～300GHz的微波激发等离子体的微波等离子体处理装置100，也能够使用由频率为30kHz～300MHz的高频波激发等离子体的高频波等离子体处理装置。 
此外，图1举出了RLSA方式的等离子体处理装置100的例子，也能够使用在例如远程等离子体(Remote plasma)方式、ICP方式、ECR方式、表面反射波方式、CCP方式、磁控(Magnetron)方式等的等离子体处理装置中配置由电介质或Si类部件构成的板的等离子体处理装置。 
此外，图1中配置了一块板60，根据需要也能够重合配置两块以上的板。能够根据等离子体氮化处理的对象和处理条件等对贯通孔60a等的开口面积和其比率等进行适当调整。 
产业上的可利用性 
本发明适用于在各种半导体装置的制造过程中，对硅进行氮化处理而形成氮化硅膜。 

Claims (19)

1.一种基板的氮化处理方法，是在等离子体处理装置的处理室内，将含氮等离子体作用于基板表面的硅，从而进行氮化处理的、基板的氮化处理方法，其特征在于：
使作为等离子体生成区域中的等离子体电位Vp与所述基板上的悬浮电位Vf的电位差Vp-Vf的所述基板附近的鞘电压Vdc控制在3.5[V]以下，而进行利用所述含氮等离子体的氮化处理。
2.如权利要求1所述的基板的氮化处理方法，其特征在于：
将鞘电压Vdc控制在0～2[V]。
3.如权利要求1所述的基板的氮化处理方法，其特征在于：
利用具有多个缝隙的平面天线向所述处理室内导入微波而形成所述含氮等离子体。
4.如权利要求1所述的基板的氮化处理方法，其特征在于：
在所述处理室内的等离子体生成区域和所述被处理基板之间，隔着具有多个贯通开口的电介质板而进行处理。
5.如权利要求4所述的基板的氮化处理方法，其特征在于：
所述贯通开口的孔径为2.5～10mm，在对应于所述基板的所述电介质板的区域内，相对所述基板的面积的所述贯通开口的合计的开口面积比率为10～50％。
6.如权利要求1所述的基板的氮化处理方法，其特征在于：
处理压力为1.33Pa～1333Pa。
7.如权利要求1～6之任一项所述的基板的氮化处理方法，其特征在于：
处理温度为600℃～900℃。
8.如权利要求1所述的基板的氮化处理方法，其特征在于：
对所述基板表面的硅进行所述氮化处理而形成的氮化硅膜的膜厚为1～5nm。
9.一种绝缘膜的形成方法，是将露出硅的基板表面曝露在含氮等离子体中，直接对硅进行氮化处理，而在所述基板表面上形成氮化硅膜的绝缘膜的形成方法，其特征在于：
通过使作为所述含氮等离子体的等离子体电位Vp与所述基板的悬浮电位Vf的电位差Vp-Vf的所述基板附近的鞘电压Vdc控制在3.5[V]以下，而对所述硅进行氮化处理，由此在所述基板表面形成氮化硅膜。
10.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述含氮等离子体，为稀有气体和氮气的混合气体的等离子体。
11.如权利要求9所述的绝缘膜的形成方法，其特征在于：
将所述鞘电压Vdc控制在0～2[V]。
12.如权利要求9所述的绝缘膜的形成方法，其特征在于：
利用通过具有多个缝隙的平面天线而传播的微波形成所述含氮等离子体。
13.如权利要求9所述的绝缘膜的形成方法，其特征在于：
所述含氮等离子体，形成于具有多个贯通开口的电介质板的上方，并通过所述贯通开口，向所述电介质板的下方转移，到达所述基板的表面。
14.如权利要求13所述的绝缘膜的形成方法，其特征在于：
在对应于所述基板的所述电介质板的区域内，相对所述基板的面积的所述贯通开口的合计的开口面积比率为10～50％。
15.如权利要求9所述的绝缘膜的形成方法，其特征在于：
生成所述含氮等离子体的压力为1.33Pa～1333Pa。
16.如权利要求9所述的绝缘膜的形成方法，其特征在于：
形成在所述电介质板的上方的所述含氮等离子体的电子温度为0.7～2[eV]。
17.如权利要求9～16之任一项所述的绝缘膜的形成方法，其特征在于：
处理温度为600℃～900℃。
18.一种等离子体处理装置，其特征在于，包括：
等离子体供给源，产生等离子体；
处理容器，内设有载置被处理基板的基板支承台并可真空排气；和
控制部，控制进行基板的氮化处理方法，该基板的氮化处理方法是，在所述处理容器内，使作为等离子体生成区域中的等离子体电位Vp与所述基板上的悬浮电位Vf的电位差Vp-Vf的所述基板附近的鞘电压Vdc控制在3.5[V]以下，而利用含氮等离子体对基板表面的硅进行氮化处理。
19.如权利要求18所述的等离子体处理装置，其特征在于：
处理温度为600℃～900℃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117979B (fi) * 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP2007194257A (ja) * 2006-01-17 2007-08-02 Tokyo Electron Ltd プラズマ処理装置
JP2007288069A (ja) * 2006-04-19 2007-11-01 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
JP2009302181A (ja) * 2008-06-11 2009-12-24 Tokyo Electron Ltd プラズマエッチング処理方法およびプラズマエッチング処理装置
US8748259B2 (en) * 2010-03-02 2014-06-10 Applied Materials, Inc. Method and apparatus for single step selective nitridation
JP5567392B2 (ja) * 2010-05-25 2014-08-06 東京エレクトロン株式会社 プラズマ処理装置
JP2013122985A (ja) * 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置
US9177787B2 (en) * 2013-03-15 2015-11-03 Applied Materials, Inc. NH3 containing plasma nitridation of a layer of a three dimensional structure on a substrate
SG11202100015PA (en) * 2018-07-27 2021-02-25 Applied Materials Inc Remote capacitively coupled plasma source with improved ion blocker
US11217443B2 (en) * 2018-11-30 2022-01-04 Applied Materials, Inc. Sequential deposition and high frequency plasma treatment of deposited film on patterned and un-patterned substrates
KR20230033984A (ko) * 2021-09-02 2023-03-09 주식회사 원익아이피에스 기판처리장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002058130A (ja) * 2000-08-07 2002-02-22 Sumitomo Wiring Syst Ltd 電気接続箱
EP1361605A4 (en) 2001-01-22 2006-02-15 Tokyo Electron Ltd METHOD FOR PRODUCING MATERIAL OF AN ELECTRONIC COMPONENT
JP3746968B2 (ja) * 2001-08-29 2006-02-22 東京エレクトロン株式会社 絶縁膜の形成方法および形成システム
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
US6727655B2 (en) * 2001-10-26 2004-04-27 Mcchesney Jon Method and apparatus to monitor electrical states at a workpiece in a semiconductor processing chamber
JP4673063B2 (ja) * 2002-11-20 2011-04-20 東京エレクトロン株式会社 プラズマ処理装置
JP4358504B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
US7850174B2 (en) * 2003-01-07 2010-12-14 Tokyo Electron Limited Plasma processing apparatus and focus ring

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