KR20070114789A - 기판의 질화 처리 방법 및 절연막의 형성 방법 - Google Patents

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Abstract

플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해 질소함유 플라즈마를 작용시켜 질화 처리하는 기판의 질화 처리 방법으로서, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의한 질화 처리를 실행하는 기판의 질화 처리 방법이 개시된다.
Figure 112007070008152-PCT00001
기판, 질소함유 플라즈마, 질화 처리

Description

기판의 질화 처리 방법 및 절연막의 형성 방법{METHOD FOR NITRIDING SUBSTRATE AND METHOD FOR FORMING INSULATING FILM}
본 발명은 플라즈마를 이용하여 반도체 기판 등의 피처리 기판을 처리하고, 실리콘 질화막을 형성시키는 기판의 질화 처리 방법 및 절연막의 형성 방법에 관한 것이다.
각종 반도체 장치의 제조 과정에서는 예를 들면 트랜지스터의 게이트 절연막 등으로서, 실리콘 질화막의 형성이 실행된다. 실리콘 질화막을 형성하는 방법으로서는 CVD(Chemical Vapor Deposition)에 의해 실리콘 질화막을 퇴적시키는 방법 이외에, 예를 들면, 플라즈마 처리에 의해서 실리콘 산화막에 질소를 도입하여 실리콘 산질화막을 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 1).
한편, 근래에는 반도체 장치의 미세화에 수반하여, 게이트 절연막의 박막화가 진행되고 있으며, 막두께가 수 ㎚로 얇은 게이트 절연막을 형성하는 것이 요구되고 있다. 이 때문에, 실리콘을 직접 질화 처리하여 실리콘 질화막을 형성하는 것도 검토되고 있다.
실리콘 기판에 직접 질소를 도입하여 표면에 실리콘 질화막을 형성하는 방법으로서는 처리실내에 암모니아 가스를 도입한 상태에서 실리콘 기판을 가열하고, 자외선을 조사하는 방법이 제안되어 있다(예를 들면, 특허문헌 2). 또, 이 특허문헌 2에는 평행 평판형의 플라즈마 처리 장치를 이용하고, 암모니아 가스의 플라즈마를 형성하여 실리콘 기판을 직접 질화 처리하는 방법도 개시되어 있지만, 그 경우의 문제점으로서, 플라즈마의 매우 높은 에너지에 의해서 실리콘 기판에 데미지가 생기는 것이나, 목적으로 하지 않는 반응이 발생하여 실리콘 질화막의 막질을 손상시키는 것이 지적되고 있다. 즉, 특허문헌 2에서는 플라즈마에 의해 실리콘 기판을 질화 처리하는 경우의 문제를 회피하기 위해, 플라즈마를 이용하지 않은 자외선에 의한 질화 처리를 제안하고 있는 것이다.
(특허문헌 1) 일본국 특허공개공보 제2001-274148호(특허청구의 범위 등)
(특허문헌 2) 일본국 특허공개공보 제2003-243387호(특허청구의 범위, 단락 0008~0015, 도 8)
상기 특허문헌 2에 있어서 지적되어 있는 바와 같이, 플라즈마에 의해 실리콘을 직접 질화하여 질화막을 형성하는 방법의 경우, 매우 높은 에너지를 가진 이온이 막 중에 주입됨으로써 막질이 열화되어 버리는 소위 플라즈마 데미지의 문제가 있다. 이러한 플라즈마 데미지는 예를 들면 트랜지스터 등의 디바이스의 특성에 악영향을 주어, 그 성능을 저하시켜 버리는 것이 염려되고 있다.
또한, 실리콘을 직접 플라즈마 질화 처리하는 경우, 예를 들면 시간 경과적인 N 농도의 감소(N 이탈)나 산화가 일어나기 쉽다고 하는 문제가 있고, 특히 막두 께가 얇아질수록 N 이탈이나 산화가 원인으로 되어 막질이 저하되기 쉬워, 안정적인 질화막의 형성이 곤란하다는 문제가 있었다.
따라서, 본 발명의 목적은 플라즈마를 이용하여 실리콘을 직접 질화하고, 양질이고 얇은 질화막을 형성할 수 있는 기술을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명의 제 1 관점에 의하면, 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해 질소함유 플라즈마를 작용시켜 질화 처리하는 기판의 질화 처리 방법으로서,
플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 상기 질소함유 플라즈마에 의한 질화 처리를 실행하는 기판의 질화 처리 방법이 제공된다.
상기 제 1 관점에 있어서, 쉬스 전압(Vdc)을 0~2[eV]로 제어하는 것이 바람직하다.
또, 상기 질소함유 플라즈마는 복수의 슬롯을 갖는 평면 안테나에 있어서 상기 처리실내에 마이크로파를 도입하여 형성되는 것이 바람직하다.
또한, 상기 처리실내의 플라즈마 발생 영역과 상기 피처리 기판의 사이에, 복수의 관통개구를 갖는 유전체 플레이트를 개재시켜 처리를 실행하는 것이 바람직하다. 이 경우, 상기 관통개구의 구멍직경이 2.5~10㎜이고, 상기 기판에 대응하는 상기 유전체 플레이트의 영역내에서, 상기 기판의 면적에 대한 상기 관통개구의 합계의 개구면적 비율이 10~50%인 것이 바람직하다. 또한, 처리압력은 1.33Pa~1333Pa인 것이 바람직하고, 66.7Pa~266.6Pa인 것이 더욱 바람직하다.
또한, 상기 유전체 플레이트를 사용하지 않는 경우의 처리 압력은 93.3Pa~1333Pa로 하는 것이 바람직하다.
또한, 처리 온도는 600℃~900℃인 것이 바람직하다. 또한, 상기 실리콘 질화막의 막두께는 1~5㎚인 것이 바람직하다.
또한, 본 발명의 제 2 관점에 의하면, 실리콘이 노출되는 기판 표면을 질소함유 플라즈마에 노출시켜 실리콘을 직접 질화 처리하고, 상기 기판 표면에 실리콘 질화막을 형성하는 절연막의 형성 방법으로서,
상기 질소함유 플라즈마의 플라즈마 포텐셜(Vp)과 상기 기판의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 상기 실리콘을 질화 처리하는 것에 의해, 상기 기판 표면에 실리콘 질화막을 형성하는 절연막의 형성 방법이 제공된다.
상기 제 2 관점에 있어서, 상기 질소함유 플라즈마는 희가스와 질소 가스의 혼합 가스의 플라즈마인 것이 바람직하다.
또한, 상기 쉬스 전압(Vdc)을 0~2[eV]로 제어하는 것이 바람직하다.
또한, 상기 질소함유 플라즈마는 복수의 슬롯을 갖는 평면 안테나를 거쳐서 전파되는 마이크로파에 의해서 형성되는 것이 바람직하다.
또한, 상기 질소함유 플라즈마는 복수의 관통개구를 갖는 유전체 플레이트의 위쪽에 형성되고, 상기 관통개구를 통과하여 상기 유전체 플레이트의 아래쪽으로 이행하며, 상기 기판 표면에 도달하는 것이 바람직하다. 이 경우, 상기 기판에 대응하는 상기 유전체 플레이트의 영역내에서, 상기 기판의 면적에 대한 상기 관통개구의 합계의 개구면적 비율이 10~50%인 것이 바람직하다. 또한, 상기 질소함유 플라즈마를 생성하는 압력은 1.33Pa~1333Pa인 것이 바람직하다. 또한, 상기 유전체 플레이트의 위쪽에 형성된 상기 질소함유 플라즈마의 전자온도는 0.7~2[eV]인 것이 바람직하고, 1.5[eV] 이하가 더욱 바람직하다. 또한, 상기 유전체 플레이트의 아래쪽으로 이행한 상기 질소함유 플라즈마의 전자온도는 1[eV] 이하인 것이 바람직하고, 0.7[eV] 이하가 더욱 바람직하다.
또한, 상기 제 2 관점에 있어서, 처리온도가 600℃~900℃인 것이 바람직하다
본 발명의 제 3 관점에 의하면, 컴퓨터상에서 동작하고, 실행시에, 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램이 제공된다.
본 발명의 제 4 관점에 의하면, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에, 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체가 제공된다.
본 발명의 제 5 관점에 의하면, 플라즈마를 발생시키는 플라즈마 공급원과,
피처리 기판을 탑재하는 기판 지지대가 내부에 마련된 진공배기 가능한 처리용기와,
상기 처리용기내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 제어하는 제어부를 구비한 플라즈마 처리 장치가 제공된다.
본 발명에 의하면, 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 실리콘을 직접 질화 처리하는 것에 의해, 플라즈마 데미지를 억제하면서 양질이고 또한 얇은 실리콘 질화막을 형성할 수 있다.
즉, 본 발명 방법에 의해 얻어지는 실리콘 질화막은 예를 들면 5㎚ 이하의 박막이라도, N 이탈이나 산화가 잘 일어나지 않아, 안정적으로 높은 N 농도를 유지하는 것이 가능하게 된다. 이와 같이 안정적인 질화막을 형성할 수 있는 본 발명 방법은 미세화가 진행하는 반도체 장치의 제조과정에서, 예를 들면 1~5㎚ 정도(바람직하게는 1~2㎚)의 얇은 게이트 절연막 등을 형성하는 목적에서 유리하게 이용할 수 있다.
또한, 쉬스 전압(Vdc)을 0~2[eV]로 제어하는 것에 의해, 실리콘 질화막 중의 N 농도를 더욱 높이고, 막질을 더욱 우수한 것으로 할 수 있다.
또한, 복수의 슬롯을 갖는 평면 안테나에 있어서 처리실내에 마이크로파를 도입하여 질소함유 플라즈마를 형성하는 것에 의해, 플라즈마의 전자온도와 이온에너지를 더욱 저하시켜, 기판으로의 플라즈마 데미지를 가일층 저감할 수 있다.
또한, 처리실내의 플라즈마 발생 영역과 피처리 기판의 사이에, 복수의 관통개구를 갖는 유전체 플레이트를 개재시키는 것에 의해, 쉬스 전압(Vdc)의 제어를 용이하게 실행하는 것이 가능하다. 이 경우, 유전체 플레이트에 가하여, 처리압력을 6.7Pa~1333Pa로부터 선택하는 것에 의해, 또한, 처리온도를 600~900℃로부터 선택하는 것에 의해서, 쉬스 전압(Vdc)을 더욱 용이하게 원하는 값으로 조정할 수 있다. 즉, 플라즈마 처리 장치의 하드 구성과 처리 조건을 조합함으로써, 더욱 세세하고 또한 용이하게 쉬스 전압(Vdc)을 제어할 수 있다.
도 1은 본 발명에 이용 가능한 플라즈마 처리 장치의 일예를 나타내는 개략 단면도.
도 2a는 플레이트의 설명에 관한 평면도.
도 2b는 플레이트의 설명에 관한 주요부 단면도.
도 3은 평면 안테나부재의 설명에 관한 도면.
도 4a는 플라즈마 처리 장치에 있어서의 Vdc를 설명하기 위한 모식도.
도 4b는 플레이트를 배치한 플라즈마 처리 장치에 있어서의 Vdc를 설명하기 위한 모식도.
도 5a는 Vdc에 관한 기초적인 데이터를 나타내며, 플레이트의 구멍직경과 Vdc의 관계를 나타내는 그래프.
도 5b는 Vdc에 관한 기초적인 데이터를 나타내며, 처리압력과 Vdc의 관계를 나타내는 그래프.
도 6a는 XPS 분석에 의한 막 중의 N농도와 SiN 막두께의 관계를 나타내는 그래프로서, 방치 시간 3시간에서의 결과를 나타내는 도면.
도 6b는 XPS 분석에 의한 막 중의 N 농도와 SiN 막두께의 관계를 나타내는 그래프로서, 방치시간 24시간에서의 결과를 나타내는 도면.
도 7은 XPS 분석에 의한 방치 시간 3~24시간에서의 막 중의 N 농도의 변화율과 SiN 막두께의 관계를 나타내는 그래프.
도 8a는 XPS 분석에 의한 SiN 막 중의 O 농도와 막두께의 관계를 나타내는 그래프로서, 방치 시간 3시간에서의 결과를 나타내는 도면.
도 8b는 XPS 분석에 의한 SiN 막중의 O 농도와 막두께의 관계를 나타내는 그래프로서, 방치 시간 24시간에서의 결과를 나타내는 도면.
도 9는 XPS 분석에 의한 방치 시간 3~24시간에서의 막 중의 O 농도의 변화율과 SiN 막두께의 관계를 나타내는 그래프.
도 10은 XPS 분석에 의한 SiN 막중의 N 농도와 Vdc의 관계를 나타내는 그래프.
도 11은 질화 처리 시간과 SiN 막두께의 관계를 나타내는 그래프.
도 12a는 XPS 분석에 의한 막 중의 N 농도와 SiN 막두께의 관계를 나타내는 그래프로서, 방치 시간 3시간의 결과를 나타내는 도면.
도 12b는 XPS 분석에 의한 막 중의 N 농도와 SiN 막두께의 관계를 나타내는 그래프로서, 방치 시간 24시간에서의 결과를 나타내는 도면.
도 13은 XPS 분석에 의한 방치 시간 3~24시간에서의 막 중의 N 농도의 변화율과 SiN 막두께의 관계를 나타내는 그래프.
도 14는 XPS 분석에 의한 방치 시간 3~24시간에서의 SiN 막 중의 O 농도의 변화율과 막두께의 관계를 나타내는 그래프.
이하, 적절히 첨부 도면을 참조하여 본 발명의 실시형태에 대해 구체적으로 설명한다. 도 1은 본 발명에 바람직하게 이용 가능한 플라즈마 처리 장치의 일예를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치(100)는 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line S1ot Antenna; 래디얼 라인 슬롯 안테나)에 있어서 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 1×1010~5×1012/㎤의 플라즈마 밀도이고 또한 0.7~2[eV]의 전자온도를 갖는 플라즈마에 의한 처리가 가능하다. 따라서, 예를 들면 MOS 트랜지스터, MOSFET(전계 효과형 트랜지스터) 등의 각종 반도체 장치의 제조과정에 있어서의 게이트 절연막의 형성 등의 목적으로 바람직하게 이용 가능한 것이다.
상기 플라즈마 처리 장치(100)는 기밀하게 구성되며, 접지된 대략 원통형상의 챔버(1)를 갖고 있다. 챔버(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 바닥벽(1a)에는 이 개구부(10)와 연통되며 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다.
챔버(1)내에는 피처리 기판인 실리콘 웨이퍼(이하, 단지 「웨이퍼」라 함) W를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어지는 탑재대(2)가 마련되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통 형상의 AlN 등의 세라믹스로 이루어지는 지지부재(3)에 의해 지지되어 있다. 탑재대(2)의 외연부에는 웨이퍼 W를 가이드하기 위한 가이드링(4)이 마련되어 있다. 또한, 탑재대(2)에는 저항가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전되는 것에 의해 탑재대(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼 W를 가열한다. 이 때, 예를 들면 실온에서 800℃까지의 범위에서 온도 제어 가능하게 되어 있다. 또, 챔버(1)의 내주에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는 챔버(1)내를 균일하게 배기하기 위해, 다수의 배기 구멍(8a)을 갖는 배플 플레이트(8)가 환상으로 마련되고, 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
탑재대(2)에는 웨이퍼 W를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있된다.
탑재대(2)의 위쪽에는 플라즈마 중의 이온에너지를 감쇠시켜 웨이퍼 W에 대한 Vdc를 저감하기 위한 플레이트(60)가 배비되어 있다. 이 플레이트(60)는 예를 들면 석영, 사파이어, SiN, SiC, A12O3, AlN 등의 세라믹스의 유전체나, 폴리 실리콘, 실리콘 등에 의해 구성되어 있고, 메탈 오염을 방지하기 위해서는 석영, SiN, 폴리 실리콘, 실리콘이 바람직하다. 그리고, 플레이트(60)는 그의 외주부가, 챔버(1)내의 라이너(7)로부터 내측을 향해 전체 둘레에 걸쳐 돌기한 지지부(70)와 걸어맞춰지는 것에 의해 지지되어 있다. 또, 플레이트(60)는 다른 방법으로 지지할 수도 있다.
플레이트(60)의 부착 위치는 웨이퍼 W에 근접한 위치가 바람직하고, 플레이트(60)와 웨이퍼 W의 거리(높이 H2)는 예를 들면 3~50㎜가 바람직하며, 25~35㎜ 정도로 하는 것이 더욱 바람직하다. 이 경우, 플레이트(60)의 상면과 투과판(28)(후술)의 하면의 거리(높이 H1)는 예를 들면 30~150㎜가 바람직하고, 50~100㎜ 정도로 하는 것이 더욱 바람직하다. 이러한 위치에 플레이트(60)를 배비하는 것에 의해, 플라즈마 데미지를 억제하면서 실리콘을 균일하게 질화하는 것이 가능하게 된다.
플레이트(60)를 경계로 해서, 그 위쪽에는 제 1 플라즈마 영역 S1이 형성되고, 그 아래쪽에는 제 2 플라즈마 영역 S2가 형성된다. 제 1 플라즈마 영역 S1과, 제 2 플라즈마 영역 S2의 용적은 동일하거나, 혹은 제 2 플라즈마 영역 S2쪽이 작아지도록 설정하는 것이 바람직하다. 제 1 플라즈마 영역 S1의 높이 H1과, 제 2 플라즈마 영역 S2의 높이 H2의 비(H1/H2)는 예를 들면 0.6~50으로 하는 것이 바람직하고, 1.4~4로 하는 것이 더욱 바람직하다.
플레이트(60)에는 복수의 관통구멍(60a)이 형성되어 있다. 도 2a 및 도 2b는 플레이트(60)의 상세를 나타내는 도면이다. 도 2a는 플레이트(60)를 위에서 본 상태를 나타내고 있고, 도 2b는 플레이트(60)의 주요부 단면을 나타내고 있다.
플레이트(60)의 관통구멍(60a)은 도 2a 중, 파선으로 나타내는 웨이퍼 W의 탑재 영역에 대해 관통구멍(60a)의 배치 영역이 약간 커지도록 대략 균등하게 배치되어 있다. 구체적으로는 예를 들면 도 2a에서는 300㎜ 직경의 웨이퍼 W에 대해 관통구멍(60a)의 배치 영역의 외연을 맺는 원의 직경에 상당하는 길이 L이, 웨이퍼 W의 외주연으로부터 관통구멍(60a)의 피치 이상, 예를 들면 대략 5~30㎜ 외측으로 확대되어 관통구멍(60a)이 배치되어 있다. 또, 관통구멍(60a)을 플레이트(60)의 전체면에 배치할 수도 있다. 이와 같이 웨이퍼 직경보다 넓게 관통구멍(60a)을 배치하는 것에 의해, 질화 처리를 균일하게 할 수 있다.
관통구멍(60a)의 직경 D1은 임의로 설정하는 것이 가능하며, 예를 들면, 2~15㎜가 바람직하고, 2.5~10㎜가 더욱 바람직하다. 또, 도 2a는 관통구멍(60a)의 직경이 10㎜인 예이다. 플레이트(60)내에서 관통구멍(60a)의 위치에 따라 구멍의 크기를 변화시켜도 좋고, 또한, 관통구멍(60a)의 배치도 예를 들면 동심원형상, 방사상, 나선형상 등의 임의의 배열을 선택할 수 있다. 또, 플레이트(60)의 두께(T1)는 예를 들면 2~20㎜ 정도가 바람직하고, 2~5㎜ 정도로 설정하는 것이 더욱 바람직하다. 이와 같이 관통구멍(60a)의 직경을 규정하는 것에 의해서, Vdc를 저감하고, 웨이퍼 W로의 이온 데미지를 작게 할 수 있어, 균일한 질화 처리가 가능하게 된다.
이 플레이트(60)는 플라즈마의 이온 에너지 총량을 저감시키는 이온 에너지 저감 수단으로서 작용하는 것이다.
즉, 유전체의 플레이트(60)를 배비하는 것에 의해, 주로 플라즈마 중의 래디컬을 통과시키고, 이온의 대부분을 블럭하는 것이 가능하게 된다. 이 목적을 위해서는 후술하는 바와 같이, 플레이트(60)의 관통구멍(60a)의 개구면적, 관통구멍(60a)의 직경 D1, 더 나아가서는 관통구멍(60a)의 형상이나 배치, 플레이트(60)의 두께 T1(벽(60b)의 높이), 플레이트(60)의 설치위치(웨이퍼 W로부터의 거리) 등을 종합적으로 고려하는 것이 바람직하다. 예를 들면, 관통구멍(60a)의 구멍직경을 2.5~10㎜로 한 경우, 웨이퍼 W에 대응하는 플레이트(60)의 영역내(즉, 웨이퍼 W에 중첩되는 범위)에서 웨이퍼 W의 면적에 대한 관통구멍(60a)의 합계의 개구면적의 비율이 10~50%로 되도록 하는 것이 바람직하다. 개구면적 비율을 제어함으로써, 이온에너지가 억제되고, 저 Vdc의 상태에서 질화 처리할 수 있다.
챔버(1)의 측벽에는 환상을 이루는 가스 도입 부재(15)가 마련되어 있고, 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 또, 가스 도입 부재는 샤워형상으로 배치해도 좋다. 이 가스 공급계(16)는 예를 들면 Ar 가스 공급원(17), N2 가스 공급원(18)을 갖고 있고, 이들 가스가 각각 가스라인(20)을 거쳐서 가스 도입 부재(15)에 이르며, 가스 도입 부재(15)로부터 챔버(1)내에 도입된다. 가스라인(20)의 각각에는 매스플로 콘트롤러(21) 및 그 전후의 개폐밸브(22)가 마련되어 있다. 또, 상기 N2 가스 대신에, 질소함유 가스로서는 예를 들면 NH3 가스, N2와 H2의 혼합 가스, 히드라진 등을 이용할 수도 있다. 또한, 상기 Ar 가스 대신에, Kr, Xe, He 등의 희가스를 이용할 수도 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고 이 배기 장치(24)를 작동시키는 것에 의해 챔버(1)내의 가스가, 배기실(11)의 공간(1la)내 로 균일하게 배출되고, 배기관(23)을 거쳐서 배기된다. 이것에 의해 챔버(1)내는 소정의 진공도, 예를 들면 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼 W의 반입 반출을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있고, 이 개구부의 주연부를 따라 링형상의 지지부(27)가 돌출되어 마련되어 있으며, 이 지지부(27)에 유전체, 예를 들면 석영이나 Al2O3, AlN 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 투과판(28)이 밀봉 부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
투과판(28)의 위쪽에는 탑재대(2)와 대향하도록, 원판형상의 평면 안테나부재(31)가 마련되어 있다. 이 평면 안테나부재(31)는 챔버(1)의 측벽상단에 걸어 고정되어 있다. 평면 안테나부재(31)는 예를 들면 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 이루어지고, 마이크로파를 방사하는 다수의 슬롯형상의 구멍(32)이 소정의 패턴으로 관통되어 형성된 구성으로 되어 있다. 이 구멍(32)은 예를 들면 도 3에 나타내는 바와 같이 긴홈형상을 이루고, 전형적으로는 인접하는 구멍(32)끼리가 「T」자 형상으로 배치되며, 이들 복수의 구멍(32)이 동심원형상으로 배치되어 있다. 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따 라 결정되며, 예를 들면 구멍(32)의 간격은 λg/4, λg/2 또는 λg로 되도록 배치된다. 또, 도 3에 있어서, 동심원형상으로 형성된 인접하는 구멍(32)끼리의 간격을 △r로 나타내고 있다. 또한, 구멍(32)은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 구멍(32)의 배치형태는 특히 한정되지 않으며, 동심원형상 이외에, 예를 들면, 나선형상, 방사상으로 배치할 수도 있다.
이 평면 안테나부재(31)의 상면에는 진공보다 큰 유전율을 갖는 지파재(遲波材)(33)가 마련되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다. 또, 평면 안테나부재(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나부재(31)의 사이는 각각 밀착시켜도 이간시켜도 좋다.
챔버(1)의 상면에는 이들 평면 안테나부재(31) 및 지파재(33)를 덮도록, 예를 들면 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 쉴드덮개(34)가 마련되어 있다. 챔버(1)의 상면과 쉴드덮개(34)는 밀봉 부재(35)에 의해 밀봉되어 있다. 쉴드덮개(34)에는 냉각수 유로(34a)가 형성되어 있고, 그곳에 냉각수를 통류시키는 것에 의해, 쉴드덮개(34), 지파재(33), 평면 안테나부재(31), 투과판(28)을 냉각하도록 되어 있다. 또, 쉴드덮개(34)는 접지되어 있다.
쉴드덮개(34)의 상부벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이것에 의해, 마이크로파 발생 장치(39)에서 발생한 예를 들면 주파수 2.45㎓의 마이크 로파가 도파관(37)을 거쳐서 상기 평면 안테나부재(31)에 전파되도록 되어 있다. 마이크로파의 주파수로서는 8.35㎓, 1.98㎓ 등을 이용하는 것도 가능하다.
도파관(37)은 상기 쉴드덮개(34)의 개구부(36)로부터 위쪽으로 연장하는 단면이 원형형상인 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a)의 사이의 모드 변환기(40)는 직사각형 도파관(37b) 내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내부도체(41)가 연장되어 있고, 내부도체(41)는 그 하단부에 있어서 평면 안테나부재(31)의 중심에 접속 고정되어 있다. 이것에 의해, 마이크로파는 동축 도파관(37a)의 내부도체(41)를 거쳐서 평면 안테나부재(31)에 방사상으로 효율좋게 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는 CPU를 구비한 프로세스 콘트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 콘트롤러(50)에는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동상황을 가시화하고 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 콘트롤러(50)에는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 콘트롤러(50)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라서, 사용자 인터페이스(51)로부터의 지시 등에 의해 임의의 레시피를 기억부(52)로부터 호출하여 프로세스 콘트롤러(50)에 실행시킴으로써, 프로세스 콘트롤러(50)의 제어하에서 플라즈마 처리 장치(100)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드디스크, 플렉시블디스크, 플래시메모리 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 RLSA 방식의 플라즈마 처리 장치(100)에 있어서는 이하와 같은 수순으로 웨이퍼 W의 실리콘층을 직접 질화하여 실리콘 질화막을 형성하는 등의 처리를 실행할 수 있다.
우선, 게이트밸브(26)를 열림으로 하여 반입출구(25)로부터 실리콘층이 형성된 웨이퍼 W를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 N2 가스 공급원(18)으로부터 Ar 가스, N2 가스를 소정의 유량으로 가스 도입 부재(15)를 거쳐서 챔버(1)내에 도입한다.
구체적으로는 예를 들면 Ar 등의 희가스유량을 250~2000mL/min(sccm), N2 가스 유량을 10~100mL/min(sccm)으로 설정하고, 챔버내를 1.33~1333Pa(10mTorr~10Torr), 바람직하게는 26.6~400Pa(200mTorr~3Torr), 더욱 바람직하게는 66.7~266.6Pa(500mTorr~2Torr)의 처리압력으로 조정하고, 웨이퍼 W의 온도를 300~900℃, 바람직하게는 600~900℃, 더욱 바람직하게는 600~800℃ 정도로 가열한다.
또, 플레이트(60)를 배비하지 않는 경우에는 93.3~1333Pa(700mTorr~10Torr)의 처리압력으로 조정하는 것이 바람직하다.
다음에, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 경유해서 도파관(37)으로 보내고, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차 통과시켜 내부도체(41)를 거쳐서 평면 안테나부재(31)에 공급하고, 평면 안테나부재(31)의 슬롯으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼 W의 위쪽공간으로 방사시킨다. 마이크로파는 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a) 내를 평면 안테나부재(31)를 향해 전파되어 간다. 평면 안테나부재(31)로부터 투과판(28)을 경유해서 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자계가 형성되고, Ar 가스, N2 가스가 플라즈마화된다. 이 마이크로파 플라즈마는 마이크로파가 평면 안테나부재(31)의 다수의 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010~5×1012/㎤의 고밀도이고 또한 웨이퍼 W 근방에서는 대략 1.5[eV] 이하의 저전자 온도 플라즈마로 된다. 이와 같이 해서 형성되는 마이크로파 플라즈마는 하지막으로의 이온 등에 의한 플라즈마 데미지가 적은 것이지만, 챔버(1)내에 유전체의 플레이트(60)를 마련하여, 플라즈마를 생성하는 제 1 플라즈마 영역 S1과, 플레이트(60)를 통과한 플라즈마에 의해서 웨이퍼 W를 처리하는 제 2 플라즈마 영역 S2로 분리한 것에 의해, 제 2 플라즈마 영역 S2내의 이온에너지가 대폭 감쇠되고, 기판 근방의 쉬스전압 Vdc를 낮게 할 수 있고, 또한 플라즈마의 전자온도를 1[eV] 이하, 더욱 바람직하게는 0.7[eV] 이하로 저감하는 것이 가능하게 되어, 플라즈마 데미지를 가일층 저감할 수 있다. 그리고, 플라즈마 중의 활성종, 주로 질소래디컬(N*), 등의 작용에 의해서, 직접 실리콘 중에 N이 도입되고, 균일한 SiN막이 형성된다.
다음에, 본 발명의 작용에 대해 도 4a 및 도 4b를 참조하면서 설명한다. 우선, 도 4를 참조함에 있어서, 플라즈마 처리 장치에 있어서 Ar/N2 혼합 가스에, 평면 안테나부재(31)로부터 공급되는 마이크로파에 의한 전자계가 작용하여 발생한 플라즈마 P는 챔버(1)내의 공간을, 탑재대(2)에 탑재된 웨이퍼 W의 방향을 향해 강하해 온다. 도 4a에 나타내는 바와 같이, 플라즈마 P의 플라즈마 포텐셜(공간 전위)을 Vp로 하고, 접지된 챔버(1)의 벽이나 탑재대(2)의 플로팅 포텐셜(부유 전위)을 Vf로 했을 때, 플라즈마 P와 챔버벽이나 탑재대(2)의 사이에 형성되는 경계층(쉬스) Ps에 있어서의 전위(쉬스 전압 Vdc)는 Vdc = Vp-Vf로서 나타난다. 이 Vdc는 플라즈마의 이온에너지의 크기와 상관관계가 있으며, Vdc가 큰 값이 되면, 실리콘 중(형성되는 절연막 중)에 주입되는 이온의 에너지가 커지고(이온의 속도가 가속됨), 이온 에너지의 총량도 커진다.
플라즈마 P로부터 피처리 기판인 웨이퍼 W로의 에너지(예를 들면, 전자, 이온, 래디컬 등으로부터의 에너지) 공급은 실리콘의 질화를 실행하는 데에 있어서 빠뜨릴 수 없는 것이며, 예를 들면 실리콘 산화막을 질화하는 경우에는 Si-O 결합의 결합 에너지 약 4.3[eV]를 상회하는 에너지(이온에너지를 포함하는 총량으로서)를 공급하고, Si-O 결합을 절단시키는 것에 의해서 질화가 가능하게 된다. 그러나, Si-N 결합의 결합에너지는 약 3.5[eV]이기 때문에, 이 값보다 공급에너지가 커지면, 일단 형성된 Si-N 결합이 절단될 우려가 있다. 더 나아가서는 필요 이상의 높은 에너지를 공급하는 것에 의해서, 실리콘 자체에도 결함 등의 플라즈마 데미지가 생길 우려가 있다.
이에 대해, Si-Si 결합의 결합 에너지는 약 2.3[eV]로 Si-O 결합의 결합 에너지에 비해 작기 때문에, 실리콘을 직접 질화 처리하는 경우에는 실리콘 산화막을 질화하는 경우에 비해 작은 에너지에서의 처리가 가능하고, 그만큼 이온 에너지도 작아도 좋은 것이다.
또한, 실리콘을 직접 질화 처리하는 경우에, Si-Si 결합의 결합에너지를 크게 넘는 에너지를 공급하면, 결정결함 등을 생기게 할 가능성이 증대한다.
그래서, 본 발명에서는 실리콘(다결정 실리콘 또는 단결정 실리콘)을 직접 플라즈마에 의해 질화 처리하여 실리콘 질화막의 형성을 실행하는 플라즈마 처리에 있어서, Vdc를 저감하는 수단(예를 들면 관통구멍(60a)이 열린 플레이트(60))에 의해 3.5[eV] 이하까지 Vdc를 내리는 것에 의해서, 막에 대해 데미지를 주지 않고, 안정된 질소농도를 유지할 수 있어, 안정된 Si-N 결합을 갖는 질화막을 형성할 수 있는 것이다.
도 1의 플라즈마 처리 장치(100)에서는 도 4b에 나타내는 바와 같이, 이온에너지를 저감하기 위한 하나의 수단으로서 관통구멍(60a)을 갖는 플레이트(60)를 구비하고 있다. 이것에 의해, 웨이퍼 W의 방향을 향해 강하해 오는 플라즈마 중의 이온이 플레이트(60)에 의해서 감쇠되거나, 혹은 소멸한다. 특히, 플라즈마 중에 포함되는 아르곤 이온(Ar+) 등은 큰 에너지를 갖는 하전입자이지만, 석영 등의 유전체로 이루어지는 플레이트(60)를 통과할 때에 감쇠 또는 비활성화된다. 이것은 플레이트(60)에 의해서 이온이 통과할 때에 이온에너지를 제어할 수 있는 것을 의미한다. 그 결과, 플레이트(60)보다 위쪽의 플라즈마 P1의 플라즈마 포텐셜 Vp1과 플레이트(60)보다 아래쪽의 플라즈마 P2의 플라즈마 포텐셜 Vp2의 관계는 Vp2 < Vp1로 된다. 그리고, Vp2-Vf로 나타나는 웨이퍼 근방에서의 Vdc는 플레이트(60)를 배치하지 않은 경우(도 4a)에 비해 작은 것으로 되며, 관통구멍(60a)을 통과한 이온이나 래디컬이 과잉으로 가속되는 일 없이 플라즈마 처리가 실행되므로 마일드한 질화 처리가 가능하게 된다.
이와 같이 유전체로 이루어지는 플레이트(60)에 의해서, 플라즈마의 이온 에너지를 감쇠시키는 것에 의해 Vdc를 작게 하고, 원하는 값으로 제어하는 것이 가능하게 된다.
다음에, 본 발명의 기초로 된 플레이트(60)의 관통구멍(60a)의 구멍직경과 Vdc와 압력에 관한 실험 데이터에 대해, 도 5a 및 도 5b를 참조하면서 설명을 한다. 도 5a는 도 1과 마찬가지의 구성의 플라즈마 처리 장치(100)를 이용하여 플라즈마 처리를 실행할 때에, 플레이트(60)의 관통구멍(60a)의 직경과 Vdc의 관계를, 처리압력을 바꾸어 조사한 결과를 나타내는 도면이다. 도 5a의 그래프의 종축은 Vdc이고, 횡축은 관통구멍(60a)의 직경을 나타내고 있다(단, 「없음」은 플레이트(60)를 배치하지 않는 경우를 의미함). 여기서는 관통구멍(60a)은 웨이퍼 W의 표면에 대향하여 복수개 균등하게 배치되고, 그 관통구멍(60a)의 구멍직경이 φ10㎜인 경우에는 개구면적 비율(즉, 웨이퍼 W에 대응하는 플레이트(60)의 영역내에 있어서의 웨이퍼 W의 면적에 대한 관통구멍(60a)의 합계의 개구면적 비율)은 대략 48%, 관통구멍(60a)의 구멍직경이 φ5㎜인 경우에는 개구면적 비율은 대략 28%, 관통구멍(60a)의 구멍직경이 φ2.5㎜인 경우에는 개구면적 비율은 대략 13%로 하였다.
웨이퍼 W는 1% 희(希)불산(DHF) 용액으로 세정한 것을 이용하였다. 이 시험에 있어서의 플라즈마 처리의 조건은 처리 가스로서 Ar/N2 가스를 유량 1000/40mL/min(sccm)으로 이용하고, 웨이퍼 온도는 실온, 압력은 6.7Pa(50mTorr), 13.3Pa(100mTorr), 26.6Pa(200mTorr), 40.0Pa(300mTorr) 또는 66.7Pa(500mTorr)로 하고, 플라즈마로의 공급파워는 1.5kW, 처리 시간 60초에서 실행하였다. Vdc의 측정은 랑뮤어 탐침(Langmuir probe)에 의해 프로브의 전류 전압 계측으로부터 산출하였다.
도 5a로부터, 플레이트(60)를 마련하는 것에 의해, 마련하지 않는 경우(「없 음」)에 비해 Vdc를 저감할 수 있는 것이 이해된다. 또한, 플레이트(60)에 있어서의 관통구멍(60a)의 구멍직경(개구면적 비율)에 의해, Vdc의 저감 효과에 차이가 보이고, 동일한 압력이면 구멍직경(개구면적 비율)을 작게 할수록 Vdc의 저감 효과도 커지는 것이 판명되었다. 또한, 압력이 높아짐에 따라 Vdc가 저하하고 있는 것은 압력이 낮은 경우는 플라즈마 중의 이온비율이 높지만, 압력이 높아지면 플라즈마 중의 래디컬 비율이 높아지는 것에 기인하는 것으로 고려된다. 이 때문에, Vdc를 억제하기 위해서는 고압력측의 조건이 바람직한 것을 알 수 있다.
이상의 결과로부터, 플레이트(60)는 플라즈마 처리 장치(100)에 있어서 플레이트(60)와 웨이퍼 W 사이의 Vdc를 저감시키고, 이온에너지 저감 수단으로서 이용할 수 있는 것이 나타났다. 또한, Vdc는 플레이트(60)의 관통구멍(60a)의 구멍직경이나 개구면적 비율 등의 하드구성에 의해, 또는 해당 하드구성과 처리압력의 조합에 의해서, 원하는 값으로 제어할 수 있는 것도 판명되었다.
도 5b는 압력을 또한 266.6Pa까지 높인 경우의 Vdc의 변화를 나타내고 있다. 이 시험에서는 도 5a의 시험과 마찬가지의 조건에서 플라즈마 처리를 실시하고 Vdc를 측정하였다. Vdc는 3.5[eV] 이하로 제어하는 것이 바람직하고, 2[eV] 이하로 하는 것이 더욱 바람직하지만, 도 5b로부터, 플레이트(60)의 관통구멍(60a)의 구멍직경이 10㎜인 경우, Vdc를 저감시킬 목적에서는 압력을 높게 할수록 바람직하고, 압 력을 133.3Pa 이상으로 하는 것에 의해서, Vdc를 2[eV] 이하까지 저감할 수 있는 것을 알 수 있다.
이것은 상기와 같이, 압력이 낮은 경우에는 플라즈마 중의 이온비율이 높지만, 압력이 높아짐에 따라, 플라즈마 중의 래디컬 비율이 높아지는 것에 기인하는 것으로 고려된다. 따라서, 고압측에서 플레이트(60)를 사용하는 것에 의해서, Vdc를 내리는 효과가 특히 현저하게 나타난다. 또한, 도 5a, 도 5b로부터, 관통구멍(60a)의 구멍직경이 작은 쪽이 Vdc가 낮아지는 것을 알 수 있었다.
다음에, 플라즈마 처리 장치(100)를 이용하여, Si 기판을 직접적으로 질화 처리하여 실리콘 질화막을 형성하고, 소정 시간 경과후에 그 막 중의 N 농도 및 O 농도를 X선광 전자 분광분석법(XPS 분석)에 의해 측정하였다.
웨이퍼 W는 1% 희불산(DHF) 용액으로 세정한 것을 이용하였다.
질화 처리의 플라즈마 조건으로서는 처리 가스로서 Ar/N2 가스를 유량 1000/40mL/min(sccm)으로 이용하고, 웨이퍼 온도 800℃, 압력은 6.7~266.6Pa(50~2000mTorr)로 하고, 플라즈마로의 공급파워는 1.5kW, 처리 시간 10~60초에서 실행하였다.
본 실시예에서는 플레이트(60)의 관통구멍(60a)은 웨이퍼 W의 탑재 영역에 대응하도록, φ10㎜에서 626개, φ2.5㎜에서 2701개가 균등하게 배비되고, 플레이트(60)상의 웨이퍼 W에 대응하는 영역내에서, 웨이퍼 W의 면적에 대한 관통구멍(60a)의 합계의 개구면적 비율은 φ10㎜의 경우에서 대략 48%, φ2.5㎜에서 대략 14%로 하였다. 또, 비교를 위해, 플레이트(60)를 배비하지 않고 질화 처리를 실행하여 형성한 막에 대해서도 마찬가지로 N 농도 및 O 농도를 측정하였다.
질화막 형성으로부터 대기 중에 3시간 방치한 후의 N 농도와 막두께의 관계를 도 6a에, 24시간 방치한 후의 N 농도와 막두께의 관계를 도 6b에 각각 나타내었다. 도 7에는 도 6a와 도 6b의 데이터로부터, 방치 시간(Q 타임)이 3~24시간 후까지의 N 농도의 변화율(△N)과 막두께의 관계를 나타내었다.
또한, 질화막 형성으로부터 대기중에 3시간 방치한 후의 O 농도를 도 8a에, 24시간 방치한 후의 O 농도를 도 8b에 각각 나타내었다. 도 9에는 도 8a와 도 8b의 데이터로부터 방치 시간(Q 타임)이 3~24시간 후까지의 O 농도의 변화율(△O)과 막두께의 관계를 나타내었다.
도 7로부터, 플레이트(60)를 배치하는 것에 의해, 배치하지 않은 경우에 비해 질화막 중의 N 농도가 높게 유지되는 경향이 나타났다. 즉, 3~24시간까지의 방치 시간에 있어서의 N 농도변화율(△N)은 플레이트(60)를 배치한 쪽이 배치하지 않는 경우에 비해 제로에 가깝고, 농도변화가 작게 억제되는 것이 확인되었다. 이 경향은 도 6a와 도 6b의 비교로부터, 방치 시간(Q 타임)이 증가함과 동시에 명료하게 되어 있기 때문에, 플레이트(60)를 배치하지 않고 형성된 질화막에서는 시간과 함께 N 이탈이 발생하는 것이 확인되었다. 플레이트(60)를 배치하지 않고 형성된 질화막은 Vdc가 큰 경우, 큰 이온에너지를 갖는 플라즈마에 의해 처리되기 때문에, 일단 형성된 Si-N 결합이 절단되어 막 중에 유리(遊離)된 N이 형성되고, 시간 경과 적인 N 이탈도 많아진 것으로 고려된다.
한편, 본 발명에서는 플레이트(60)를 배치하고 Vdc를 저감하여 질화 처리하고 있으므로, Si-N 결합이 안정적으로 형성되고, N 이탈이 작아 안정적인 질화막을 형성할 수 있었다. 이와 같이, 플라즈마 중의 이온 성분이 많은 경우, 실리콘이 질화되어 Si-N 결합이 형성된 후, 에너지가 높은 이온에 의해서 Si-N 결합이 재절단되어 실리콘 질화막으로부터의 N 이탈이 많아지는 것으로 고려된다. 이에 대해, 플라즈마 중의 래디컬 성분이 많은 경우에는 래디컬에 의해서 질화된 Si-N 결합은 절단되지 않아, N 이탈이 적어지는 것으로 고려된다.
또한, 도 7 및 도 6a, 도 6b로부터, 플레이트(60)에 있어서의 관통구멍(60a)의 구멍직경이 작은 쪽이 N 농도가 높고, N 이탈이 적어 안정되어 있는 것을 알 수 있다. 이것은 관통구멍(60a)의 구멍직경이 2.5㎜인 쪽이 10㎜에 비해 개구율이 작으므로, 이온 에너지의 감쇠율이 크고, 웨이퍼 W 근방의 Vdc를 더욱 저하시켰기 때문(도 5a 참조)으로 고려된다. 따라서, 플라즈마 데미지나, 예를 들면 Si-N 결합의 방해로 되는 Si-Ar 결합의 형성이나 Si-N 결합의 절단 등이 억제된다고 고려된다.
또한, 도 9로부터, 플레이트(60)를 배치하는 것에 의해, 배치하지 않은 경우에 비해 질화막 중의 O 농도가 낮게 유지되는 경향이 나타났다. 이 경향은 도 8a와 도 8b의 비교로부터, 방치 시간(Q 타임)이 증가함과 동시에 명료하게 되어 있다. 플레이트(60)를 배치하지 않고 형성된 질화막은 웨이퍼 W 근방의 Vdc가 높기 때문에, 높은 이온에너지를 갖는 플라즈마에 의한 플라즈마 데미지나 생성한 Si-N 결합이 절단되어 막 중에 결함 부분(예를 들면 Si-Si 결합이나 Si- 등)이 형성되기 때문에, 시간의 경과와 함께 대기 중의 O가 받아들여져 산화가 진행되어, O 농도가 증가한 것으로 고려된다.
한편, 플레이트(60)를 배치하고, 웨이퍼 W 근방의 Vdc가 억제된 플라즈마에 의한 처리의 경우에는 이온의 가속이 작으므로, Si-N 결합의 절단이 억제되고, N 이탈이나 데미지가 작아져, 막중의 결함이 적어, Si-N 결합이 안정되어 있다. 그 결과, 산화가 잘 진행되지 않아, 안정적인 질화막이 형성되어 있다. 또한, 플레이트(60)에 있어서의 관통구멍(60a)의 구멍직경이 2.5㎜인 쪽이 10㎜에 비해 개구율이 작으므로, 이온에너지의 감쇠율도 크고, 웨이퍼 부근의 Vdc가 낮게 제어되므로, 안정적인 Si-N 결합이 형성되고, 잘 산화되지 않아, O농도가 낮으며, 안정적으로 양질의 질화막이 형성된 것으로 고려된다.
이상의 도 6a, 6b~도 9의 결과로부터, 처리용기내에 유전체로 이루어지는 플레이트(60)를 배치하고, 이온에너지를 감쇠시켜 웨이퍼 W 근방의 Vdc를 저감하는 것에 의해서, 안정하고 치밀한 질화막을 형성할 수 있는 것이 확인되었다. 또한, 플레이트(60)에 형성되는 관통구멍(60a)의 구멍직경에 의해 Vdc를 제어하여 막질을 향상시킬 수 있는 것도 나타났다.
실리콘 산화막(SiO2막)의 유전율 ε가 4인데 반해, 실리콘 질화막(Si3N4막)의 유전율 ε는 7~8이며, 실리콘 질화막쪽이 대략 배의 유전율을 갖기 때문에, 절연막의 막두께를 얇게 할 수 있다. 그리고, 본 발명의 바람직한 형태에서는 막두께가 얇아도 양호한 막질의 실리콘 질화막이 얻어지므로, 차세대 디바이스에 있어서의 박막, 예를 들면 막두께가 5㎚ 이하, 바람직하게는 2㎚ 이하의 두께의 게이트 절연막 등의 형성에 특히 유용하다.
또한, 일반적으로 플라즈마 질화 처리에 의해서 형성되는 실리콘 질화막의 막두께가 두꺼워짐에 따라, 높은 이온에너지의 플라즈마에 장시간 노출되는 결과, N 이탈이나 데미지에 의해 질화막 중에 트랩이 형성되어 막 중에 산소가 받아들여지기 쉬워진다. 이에 대해 본 발명에서는 실리콘 질화막의 막두께를 두껍게 형성하는 경우에 있어서도 N 이탈이나 데미지가 적은 안정적인 실리콘 질화막을 형성할 수 있다.
도 10에, 플라즈마 질화 처리에 있어서의 Vdc와 질화막 중의 N 농도의 관계를 나타낸다. 이 도 10의 종축은 막두께에 의해 규격화된 N 농도를 나타내고, 횡축은 Vdc를 나타낸다. 처리 조건으로서는 처리 가스로서 Ar/N2의 혼합 가스를 유량 1000/40mL/min(sccm)으로 이용하고, 웨이퍼 온도 800℃, 압력은 6.7~200Pa(50~1500mTorr)로 하고, 플라즈마로의 공급파워는 1.5kW, 처리 시간 10~60초에서 실행하였다. Vdc의 측정은 랑뮤어 탐침의 전류 전압 계측에 의해 산출하고, N 농도의 측정은 XPS 분석에 의해 실행하였다. 이 도 10으로부터, 플라즈마 처리하는 대상물의 Vdc를 3.5[eV] 이하로 저하시키는 것에 의해서 안정하고 높은 N 농도가 얻어진다. 그리고, 충분한 N 농도를 갖고, N 이탈 등이 없는 안정하고 치밀한 질화막을 형성하기 위해서는 플라즈마 처리에 있어서의 대상물의 Vdc를 3.5[eV] 이하로 하는 것이 바람직하고, 0~2[eV]의 범위로 설정하는 것이 더욱 바람직한 것을 알 수 있다.
다음에, 질화 처리에 있어서의 온도와 압력의 영향에 대해 조사한 결과를 도 11~도 14를 참조하면서 설명한다.
우선, 플라즈마 처리 장치(100)를 이용하여, Si 기판을 직접적으로 질화 처리하여 질화막을 형성하고, 질화막의 형성속도(질화 레이트)와 처리온도의 관계를 조사하였다. 웨이퍼 W는 1% 희불산(DHF) 용액으로 세정하고, 산화막을 제거한 것을 이용하였다. 질화 처리의 플라즈마 조건으로서는 처리 가스로서 Ar/N2의 혼합 가스를 유량 1000/40mL/min(sccm)으로 이용하고, 웨이퍼 온도 400℃ 또는 800℃, 압력은 6.7Pa 또는 266.6Pa(50mTorr 또는 2000mTorr)로 하며, 플라즈마로의 공급파워는 1.5kW, 처리 시간5~300초에서 실행하였다. 그 결과를 도 11에 나타낸다. 본 실시예에서는 플레이트(60)의 관통구멍(60a)으로서, 웨이퍼 W의 탑재 영역에 대응하도록 φ10㎜에서 626개가 균등하게 배비되고, 플레이트(60)상의 웨이퍼 W에 대응하는 영역내에서, 웨이퍼 W의 면적에 대한 관통구멍(60a)의 합계의 개구면적 비율이 대략 48%의 것을 이용하였다.
도 11로부터, 400℃ 내지 800℃의 온도에서 처리하는 것에 의해, 질화 레이트를 제어하여 질화 처리를 실행하는 것이 가능한 것을 알 수 있다. 또한, 800℃ 에서 처리한 경우에는 질화 레이트가 빠르고, 고온쪽이 단시간에 원하는 막두께의 질화막을 형성할 수 있는 것이 확인되었다. 또한, 압력에 관해서는 6.7Pa와 266.6Pa의 비교에서, 압력이 낮은 쪽이 질화속도가 빠르지만, 이것은 저압측에서는 이온비율이 높기 때문에, 질화되기 쉽기 때문이다. 이와 같이, 질화 처리의 온도, 압력 및 시간을 조정하는 것에 의해, 예를 들면 도 11에 나타내는 바와 같이 0.6~2.3㎚의 범위에서 질화 막두께를 제어할 수 있는 것이 확인되었다.
다음에, 상기 결과에 의거하여 온도와 압력이 질화막의 막질에 주는 영향에 대해 소정 시간 경과후에 그 막중의 N 농도 및 O 농도를 X선광 전자분광 분석법(XPS 분석)에 의해 측정하는 것에 의해 평가하였다.
질화막 형성으로부터 대기중에 3시간 방치한 후의 N 농도와 막두께의 관계를 도 12a에, 24시간 방치한 후의 N농도와 막두께의 관계를 도 12b에 각각 나타내었다. 도 13에는 도 12a와 도 12b의 데이터로부터, 방치 시간(Q 타임)이 3~24시간 후까지의 N 농도의 변화율(△N)과 막두께의 관계를 나타내었다. 또한, 방치 시간(Q 타임)이 3~24시간후까지의 O 농도의 변화율(△O)과 막두께의 관계를 도 14에 나타내었다.
도 13으로부터, 800℃의 고온 처리에서는 N 농도의 변동이 작고, 안정적인 질화막인 것이 확인되었다. 압력에 관해서는 266.6Pa의 고압쪽이 N농도 변화율(△N)이 작고, 안정적인 질화막이 형성되었다.
또한, 도 14로부터, 800℃의 고온 처리에서는 질화막 중의 O 농도가 낮게 유지되는 경향이 나타나고, 안정적인 질화막이 형성되는 것을 알 수 있다. 또한, 압 력에 관해서는 266.6Pa의 고압쪽이 O 농도 변화율(△O)이 작게 되어 있고, 잘 산화되지 않는 안정적인 질화막이 형성되었다.
이상의 도 12a, 12b~도 14의 결과로부터, 플레이트(60)를 배치하고, 웨이퍼 부근의 Vdc를 억제한 플라즈마로 질화 처리하는 경우에, 고온도, 고압력에서 실행하는 것에 의해, N이탈이 적고, 또한 잘 산화되지 않으며, 안정인 질화막이 형성되므로, 더욱 바람직한 것이 나타났다. 처리온도는 600~900℃가 바람직하고, 600~800℃가 더욱 바람직하다. 또한, 처리압력은 26.6Pa~400Pa가 바람직하고, 66.7Pa~266.6Pa가 더욱 바람직하다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니고, 각종 변형이 가능하다.
예를 들면, 상기 실시형태에서는 주파수 300㎒~300㎓의 마이크로파에 의해 플라즈마를 여기시키는 마이크로파 플라즈마 처리 장치(100)를 이용하였지만, 주파수 30㎑~300㎒의 고주파를 이용하여 플라즈마를 여기시키는 고주파 플라즈마 처리 장치를 이용하는 것도 가능하다.
또한, 도 1에서는 RLSA 방식의 플라즈마 처리 장치(100)를 예로 들었지만, 예를 들면 리모트 플라즈마 방식, ICP 방식, ECR 방식, 표면 반사파 방식, CCP방식, 마그네트론 방식 등의 플라즈마 처리 장치에 유전체 또는 Si계 부재로 이루어지는 플레이트를 배치한 것이면 적용 가능하다.
또한, 도 1에서는 플레이트(60)를 1개 배치했지만, 필요에 따라 플레이트를 2개 이상 중첩해서 배치할 수도 있다. 관통구멍(60a) 등의 개구면적이나 비율 등은 플라즈마 질화 처리의 대상이나 처리 조건 등에 따라 적절히 조정할 수 있다.
본 발명은 각종 반도체 장치의 제조과정에 있어서, 실리콘을 질화 처리하여 실리콘 질화막을 형성할 때에 적합하게 이용 가능하다.

Claims (25)

  1. 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해 질소함유 플라즈마를 작용시켜 질화 처리하는 기판의 질화 처리 방법으로서,
    플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 상기 질소함유 플라즈마에 의한 질화 처리를 실행하는 기판의 질화 처리 방법.
  2. 제 1 항에 있어서,
    쉬스 전압(Vdc)을 0~2[eV]로 제어하는 기판의 질화 처리 방법.
  3. 제 1 항에 있어서,
    상기 질소함유 플라즈마는 복수의 z을 갖는 평면 안테나에 있어서 상기 처리실내에 마이크로파를 도입하여 형성되는 기판의 질화 처리 방법.
  4. 제 1 항에 있어서,
    상기 처리실내의 플라즈마 발생 영역과 상기 피처리 기판의 사이에, 복수의 관통개구를 갖는 유전체 플레이트를 개재시켜 처리를 실행하는 기판의 질화 처리 방법.
  5. 제 4 항에 있어서,
    상기 관통개구의 구멍직경이 2.5~10㎜이고, 상기 기판에 대응하는 상기 유전체 플레이트의 영역내에서, 상기 기판의 면적에 대한 상기 관통개구의 합계의 개구면적 비율이 10~50%인 기판의 질화 처리 방법.
  6. 제 4 항에 있어서,
    처리압력이 1.33Pa~1333Pa인 기판의 질화 처리 방법.
  7. 제 4 항에 있어서,
    처리압력이 66.7Pa~266.6Pa인 기판의 질화 처리 방법.
  8. 제 1 항에 있어서,
    처리압력이 93.3Pa~1333Pa인 기판의 질화 처리 방법.
  9. 제 1 항에 있어서,
    처리온도가 600℃~900℃인 기판의 질화 처리 방법.
  10. 제 1 항에 있어서,
    상기 실리콘 질화막의 막두께가 1~5㎚인 기판의 질화 처리 방법.
  11. 실리콘이 노출되는 기판 표면을 질소함유 플라즈마에 노출시켜 실리콘을 직접 질화 처리하고, 상기 기판 표면에 실리콘 질화막을 형성하는 절연막의 형성 방법으로서,
    상기 질소함유 플라즈마의 플라즈마 포텐셜(Vp)과 상기 기판의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 상기 실리콘을 질화 처리하는 것에 의해, 상기 기판 표면에 실리콘 질화막을 형성하는 절연막의 형성 방법.
  12. 제 11 항에 있어서,
    상기 질소함유 플라즈마는 희가스와 질소 가스의 혼합 가스의 플라즈마인 절연막의 형성 방법.
  13. 제 11 항에 있어서,
    상기 쉬스 전압(Vdc)을 0~2[eV]로 제어하는 절연막의 형성 방법.
  14. 제 11 항에 있어서,
    상기 질소함유 플라즈마는 복수의 슬롯을 갖는 평면 안테나를 거쳐서 전파되는 마이크로파에 의해서 형성되는 절연막의 형성 방법.
  15. 제 11 항에 있어서,
    상기 질소함유 플라즈마는 복수의 관통개구를 갖는 유전체 플레이트의 위쪽 에 형성되고, 상기 관통개구를 통과하여 상기 유전체 플레이트의 아래쪽으로 이행하며, 상기 기판 표면에 도달하는 것인 절연막의 형성 방법.
  16. 제 15 항에 있어서,
    상기 기판에 대응하는 상기 유전체 플레이트의 영역내에서, 상기 기판의 면적에 대한 상기 관통개구의 합계의 개구면적 비율이 10~50%인 절연막의 형성 방법.
  17. 제 15 항에 있어서,
    상기 질소함유 플라즈마를 생성하는 압력은 1.33Pa~1333Pa인 절연막의 형성 방법.
  18. 제 15 항에 있어서,
    상기 유전체 플레이트의 위쪽에 형성된 상기 질소함유 플라즈마의 전자온도는 0.7~2[eV]인 절연막의 형성 방법.
  19. 제 15 항에 있어서,
    상기 유전체 플레이트의 위쪽에 형성된 상기 질소함유 플라즈마의 전자온도는 1.5[eV] 이하인 절연막의 형성 방법.
  20. 제 15 항에 있어서,
    상기 유전체 플레이트의 아래쪽으로 이행한 상기 질소함유 플라즈마의 전자온도는 1[eV] 이하인 절연막의 형성 방법.
  21. 제 15 항에 있어서,
    상기 유전체 플레이트의 아래쪽으로 이행한 상기 질소함유 플라즈마의 전자온도는 0.7[eV] 이하인 절연막의 형성 방법.
  22. 제 11 항에 있어서,
    처리온도가 600℃~900℃인 절연막의 형성 방법.
  23. 컴퓨터상에서 동작하고, 실행시에, 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램.
  24. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은 실행시에, 플라즈마 처리 장치의 처리실내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체.
  25. 플라즈마를 발생시키는 플라즈마 공급원과,
    피처리 기판을 탑재하는 기판 지지대가 내부에 마련된 진공배기 가능한 처리용기와,
    상기 처리용기내에서 기판 표면의 실리콘에 대해, 플라즈마 생성 영역에 있어서의 플라즈마 포텐셜(Vp)과 상기 기판에 있어서의 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)인 상기 기판 근방의 쉬스 전압(Vdc)을 3.5[eV] 이하로 제어하여 질소함유 플라즈마에 의해 질화 처리를 실행하는 기판의 질화 처리 방법이 실행되도록 제어하는 제어부를 구비한 플라즈마 처리 장치.
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