KR20130029056A - 단일 단계 선택적 질화를 위한 방법 및 장치 - Google Patents

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Abstract

반도체 기판의 선택적인 단일 단계를 위한 방법들 및 장치들이 제공된다. 선택적인 질화 프로세스의 사용에 의해, 실리콘 영역들 및 실리콘 산화물 영역들을 갖는 반도체 기판의 실리콘 영역들에 질소가 선택적으로 통합된다. 질소 함유 플라즈마를 형성하고 그리고 플라즈마로부터 이온들을 필터링 또는 제거함으로써 질소 함유 라디칼들이 기판을 향해 지향될 수 있으며, 또는 선택적인 전구체들을 사용하여 열적 질화 프로세스가 수행될 수 있다. 하나 또는 그 초과의 이온 필터들, 샤워헤드들, 및 라디칼 분배기들을 옵션으로 포함하는 프로세싱 챔버에 원격 플라즈마 발생기가 연결될 수 있으며, 또는 인 시튜 플라즈마가 발생될 수 있으며, 그리고 하나 또는 그 초과의 이온 필터들 또는 차폐들이 챔버에서 플라즈마 발생 존과 기판 지지부 사이에 배치될 수 있다.

Description

단일 단계 선택적 질화를 위한 방법 및 장치{METHOD AND APPARATUS FOR SINGLE STEP SELECTIVE NITRIDATION}
여기에 서술되는 실시예들은 반도체 디바이스들의 제조에 관한 것이다. 보다 구체적으로, 여기에 서술되는 실시예들은 플로우팅(floating) 게이트 NAND 메모리 디바이스들 및 다른 트랜지스터 게이트 구조물들의 제조에 관한 것이다.
로직 디바이스들이 무어(Moore)의 법칙에 따라 크기가 계속 작아짐에 따라, 프로세싱 과제들이 전개되었다. 이런 과제들 중 하나는 플로우팅 게이트(FG) NAND 플래시 메모리 칩들에서 유발되며, 이는 각각의 트랜지스터가 2 비트 값 이상을 가정할 수 있도록 2개의 게이트 엘리먼트, 제어 게이트 및 플로우팅 게이트를 통합하는 트랜지스터들을 특징으로 한다. FG NAND 메모리는 대부분의 USB 플래시 메모리 디바이스들의 기준(basis)과 그리고 오늘날 사용되고 있는 메모리 카드 포맷들을 형성한다.
FG NAND 디바이스들의 임계(critical) 치수가 감소됨에 따라, 제조자들에게는 다양한 컴포넌트들의 기하학적 구조가 도전과제가 되고 있다. 종횡비(aspect ratio)들이 증가하고, 균일성, 허용오차, 및 신뢰성 문제점들이 급증한다. 편리한 저장 매체로서 NAND 플래시 메모리의 인기가 증가함에 따라, 특히 NAND 플래시 디바이스들에 대한 스케일링(scaling) 과제들을 극복하기 위해 개선된 제조 프로세스들이 요망되고 있다.
여기에 서술되는 실시예들은 질소 함유 플라즈마를 발생시킴으로써 반도체 디바이스를 프로세싱하는 단계, 실리콘 영역들 및 실리콘 산화물 영역들을 포함하는 기판의 표면을 질소 함유 플라즈마에 노출시키는 단계, 및 기판의 실리콘 영역들에 질소를 선택적으로 통합시키는 단계의 방법들을 제공한다.
본 발명의 위에 열거된 특징들이 상세히 이해될 수 있는 방식을 위해, 위에 간략히 요약된 본 발명의 더욱 특수한 서술이 실시예들을 참조하여 이루어질 수 있으며, 그들 중 일부는 첨부의 도면들에 도시되어 있다. 그러나, 첨부의 도면들은 본 발명의 단지 전형적인 실시예들만을 도시하고 있으며, 따라서 본 발명이 다른 등가의 유효한 실시예들을 허용할 수 있기 때문에 그 범위를 제한하는 것으로 간주되어서는 안됨을 주목해야 한다.
도1은 일 실시예에 따른 플로우팅 게이트 NAND 플래시 메모리 디바이스의 개략적인 횡단면도이다.
이해를 촉진시키기 위해, 도면들에 공통적인 동일한 엘리먼트들을 나타내도록 가능한 한 동일한 참조 번호들이 사용되었다. 일 실시예에 개시되는 엘리먼트들은 특정의 열거 없이 다른 실시예들에 유익하게 사용될 수 있는 것으로 예상된다.
도1은 일 실시예에 따른 FG NAND 플래시 메모리 디바이스(100)의 개략적인 횡단면도이다. 디바이스(100)는 반도체 엘리먼트 영역(102), 격리 영역(104), 플로우팅 게이트(106), 및 제어 게이트(108)를 갖는다. 플로우팅 게이트(106)는 전계(field) 표면(112)과 그리고 그 측벽 표면(114)상에 형성되는 제1유전체층(110), 및 상기 제1유전체층(110)상에 형성되는 제2유전체층(118)을 갖는다. 격리 영역(104)은 전형적으로 유전체 물질이다. 일 실시예에서, 플로우팅 게이트(106)는 폴리실리콘을 포함한다. 다른 실시예에서, 격리 영역(104)은 실리콘 산화물을 포함한다.
플로우팅 게이트(106)의 전계 표면(112) 및 측벽 표면(114)상에 형성되는 제1유전체층(110)은 실리콘 질화물 또는 실리콘 옥시나이트라이드(oxynitride)와 같은 질화물층일 수 있다. 제2유전체층(118)은 산화물-질화물-산화물 층일 수 있다. 일 실시예에서, 질화물층은 플로우팅 게이트(106)의 전계 표면(112)과 그리고 측벽 표면(114), 및 격리 영역(104)의 상부 표면(116)을 선택적인 플라즈마 질화(nitridation) 프로세스에 노출시킴으로써 형성될 수 있다. 선택적인 플라즈마 질화 프로세스는 일반적으로 실리콘 산화물의 질화물들보다 더 신속히 실리콘의 질화물들을 형성한다.
일 실시예에서, 선택적인 플라즈마 질화 프로세스는 질소 함유 라디칼(radical)들을 형성하는 단계와 그리고 상기 질소 함유 라디칼들에 위에 서술한 실리콘 및 실리콘 산화물 표면들을 노출시키는 단계를 포함한다. 더 낮은 Si-Si 결합 에너지들(326 kJ/mol 대 799 kJ/mol(Si-O 결합들의 경우))로 인해 질소 함유 라디칼들이 실리콘과 우선적으로 반응하여, Si-N 결합들을 선택적으로 형성한다. 이온들이 라디칼들에 비해 그리고 위에 나열된 결합 에너지들에 비해 높은 화학 작용을 갖기 때문에 라디칼들이 선호되며[N2의 첫번째 이온화 에너지 = 1402 kJ/mol; N2의 원자화(atomization) 에너지 = 473 kJ/mol], 따라서 이온들이 라디칼의 선택성(selectivity)을 달성하지 않는다. 주어진 증착 프로세스 후 산화물 내의 질소의 농도에 의해 나누어진 실리콘 내의 질소의 농도로서 한정(define)되는 선택성은, 약 10:1 내지 약 100:1, 이를 테면, 약 20:1 내지 약 70:1이고, 예를 들어, 약 40:1일 수 있다. 노출 시간이 길수록 선택성이 개선된다.
N, NH, 및 NH2 와 같은 질소 함유 라디칼들은 많은 방법들에 의해 우선적을로 발생될 수 있다. 예를 들어 약 5 Torr 초과의 압력을 사용하는 고압 플라즈마 프로세스에 의해, 높은 라디칼 밀도 대 이온 밀도가 달성될 수 있다. 상기 고압은 이온들이 전자들과 신속히 재결합되게 하여, 중립의 라디칼 종(species) 및 불활성 종을 남긴다. 일부 실시예들에서, 라디칼 가스가 형성된다. 일부 실시예들에서, 다양한 방법들에 의해 라디칼 종을 선택적으로 발생시키기 위해 원격 플라즈마가 사용될 수 있다. 이온 종이 챔버에 도달하기 전에 경로를 따라 재결합할 수 있도록 조장하기 위해, 원격 플라즈마 발생기, 예를 들어, 마이크로파, RF, 또는 열적(thermal) 챔버는 상대적으로 긴 경로에 의해 프로세싱 챔버에 연결될 수 있다. 라디칼들은 일부 실시예들에서 샤워헤드 또는 라디칼 분배기를 통해, 또는 챔버의 측벽의 포탈 입구(portal entry)를 통해 약 1 sLm 내지 약 20 sLm, 이를 테면, 약 5 sLm 내지 약 20 sLm, 예를 들어, 약 10 sLm 의 유량으로 챔버 안으로 흘러들어갈 수 있다. 일 실시예에서, 헬륨과 같은 캐리어 가스를 옵션으로 갖는 질소 함유 가스, 이를 테면, 질소, 암모니아, 또는 그 혼합물을 약 5 Torr 초과의 압력에서 약 1-3 kW 사이의 마이크로파 전력에 노출시킴으로써, 질소 라디칼들이 형성될 수 있다. 기판을 처리하기 위해, 질소 라디칼들은 약 1 Torr 내지 약 5 Torr의 압력에서 작동하는 프로세싱 챔버로 흘러들어갈 수 있다.
다른 실시예들에서, 예를 들어 약 200 V(RF 또는 DC)의 바이어스로 작동되는 정전 필터들, 와이어 또는 메시 필터들, 또는 마그네틱 필터들과 같은 다양한 이온 필터들이 사용될 수 있으며, 이들 중 어떤 것이라도 유전체 코팅을 가질 수 있다. 다른 실시예들에서, 질소 함유 종과 같은 반응성(reactive) 종의 가스 흐름 또는 아르곤 또는 헬륨과 같은 비-반응성 종의 가스 흐름을 사용하여 원격 플라즈마 발생기의 체류 시간이 조절(modulate)될 수 있다. 일부 실시예들에서, 저압 플라즈마 발생의 이온 필터를 사용함으로써 라디칼 반감기(half-life)가 연장될 수 있다. 2개의 챔버들 사이의 경로를 밀봉하는 o-링을 사용하지 않고서도, 프로세싱 챔버를 원격 플라즈마 챔버와 통합함으로써 저압 작동이 촉진될 수 있다. 흐름 패턴의 원활한 제어를 제공하도록 성형된 커넥터를 사용함으로써, 원격 플라즈마 발생 챔버로부터 프로세싱 챔버 안으로의 라디칼 흐름의 균일성이 개선될 수 있다.
기판 지지부상에 배치되는 기판에 걸쳐 질소 라디칼들이 흐를 수 있도록, 원격으로 발생되는 질소 함유 라디칼들이, 기판 지지부에 인접한 포탈을 통해 회전하는 기판 지지부를 갖는 챔버에 제공될 수 있다. 기판 지지부를 회전시키는 것은 질소 함유 라디칼들에 기판이 균일하게 노출되도록 보장한다. 기판을 가열하는 것은, 고형(solid)의 기판 물질에서의 질소 라디칼들의 용해도(solubility)를 증가시켜, 질소 함유 라디칼들이 기판 표면을 약 20 Å 내지 약 100 Å, 이를 테면, 약 25 Å 내지 약 50 Å, 예를 들어, 35 Å 의 깊이까지 침투하게 조장한다. 실리콘 영역들 및 실리콘 이산화물 영역들을 구비한 표면을 갖는 기판이 여기에 서술되는 방법에 노출되는 실시예에서, 실리콘 영역에서 얻어지는 질소 도스(dose)는 통상적으로 약 5×1015 원자/㎠ 내지 약 25×1015 원자/㎠, 이를 테면, 약 10×1015 원자/㎠ 내지 20×1015 원자/㎠, 예를 들어, 약 15×1015 원자/㎠ 이다.
많은 실시예들에서, 약 300℃ 내지 약 1200℃, 예를 들어, 약 800℃ 내지 약 1000℃의 기판 온도에서 질화 프로세스가 수행되며, 이 온도는 질화가 진행됨에 따라 표면 포화(saturation)에 대처하도록 증가될 수 있다. 질화가 진행되고 기판의 질소의 농도가 증가할 때, 질소의 표면 증착이 더욱 촉진된다. 표면 증착은, 표면 안으로 질소가 잠재적으로 침투할 장소들을 차단하는 경향이 있다. 기판의 온도를 증가시키는 것은 표면 증착되는 종을 휘발시켜, 상기 장소들을 질화에 재노출시킨다. 따라서, 표면 증착된 질소를 휘발시키고 기판 안으로 질소 침투를 증가시키기 위해 기판이 질소 라디칼들에 노출될 동안 기판의 온도가 증가될 수 있다.
또한, 다단계 질화 프로세스들은, 제1질화물 영역을 형성하기 위해 예를 들어 약 400℃의 낮은 온도로 수행되는 제1단계와 그리고 상기 제1질화물 영역을 둘러쌀 수 있거나 또는 당해(subject) 디바이스의 적절한 배향을 가정하여 제1질화물 영역의 위에 또는 아래에 놓일 수 있는 제2질화물 영역을 형성하기 위해 약 800℃또는 그 초과의 더 높은 온도로 수행되는 제2단계를 이용하여 수행될 수 있다. 낮은 온도에서 형성되는 제1질화물 영역은, 더 높은 온도들에서 기판으로부터 도펀트(dopant)들의 손실을 방지하기 위한 확산 장벽(barrier)으로서 작용할 수 있다. 램프 가열, 레이저 가열, 가열된 기판 지지부의 사용, 또는 플라즈마 가열을 사용하여 가열이 수행될 수 있다.
오직 열적 수단만으로, 오직 플라즈마 수단만으로, 또는 이들 둘의 조합에 의해 질화가 수행될 수 있다. 질소 함유 종으로서 암모니아(NH3)를 사용하여 선택적인 열적 질화가 수행될 수 있다. 임의의 상대적으로 낮은 분자량 질소 함유 종을 사용하여 라디칼 질화가 수행될 수 있다. 라디칼 질화를 위한 적절한 전구체들은 질소(N2), 암모니아(NH3), 히드라진(N2H4), 더 낮게 치환된 히드라진들[N2R2, 여기서 R은 독립적인 수소, 메틸, 에틸, 프로필, 비닐, 또는 프로페닐 기(group) 이다], 및 더 낮은 아민(amine)들(NRaHb, 여기서 a 및 b 는 각각 0부터 3까지의 정수들이고 a+b = 3이며, 각각의 R은 독립적인 수소, 메틸, 에틸, 프로필, 비닐, 또는 프로페닐 기 이다), 아미드(amide)들(RCONR'R", 여기서 R, R', R"은 각각 독립적인 수소, 메틸, 에틸, 프로필, 비닐, 또는 프로페닐 기 이다], 이민(imine)들(RR'C = NR", R, R', R"은 각각 독립적인 수소, 메틸, 에틸, 프로필, 비닐, 또는 프로페닐 기 이다], 또는 이미드(imide)들(RCONR'COR", 여기서 R, R', R"은 각각 독립적인 수소, 메틸, 에틸, 프로필, 비닐, 또는 프로페닐 기 이다]을 포함하지만, 이에 제한되지 않는다.
일부 실시예들에서, 인 시튜(in situ) 플라즈마 발생 프로세스는, 챔버 내의 기판 지지부와 가스 분배기 사이에 배치되는, 위에 서술한 임의의 이온 필터들과 같은 이온 필터 또는 메시(mesh) 또는 관통 플레이트와 같은 이온 차폐(shield)와 함께 사용되고, 예를 들어, 마이크로파, UV, RF, 또는 전자 싱크로트론(synchrotron) 방사(radiation)에 의해 에너지를 공급받을 수 있다. 일 실시예에서, 이온들을 필터링할 동안 라디칼들이 기판 프로세싱 존에 진입하는 것을 허용하기 위해서, 이온 필터 능력(예를 들어, 전기적으로 절연되는 또는 제어되는 전기 포텐셜을 갖는)을 갖는 샤워헤드가 플라즈마 발생 존과 기판 프로세싱 존 사이에 배치될 수 있다.
기판의 위 또는 아래에 배치되는 히트(heat) 램프 또는 램프 어레이, 기판 지지부에 매립되는 전기저항 가열기, 또는 레이저 기반 가열 장치와 같은 임의의 편리한 수단에 의해 기판에 열이 가해질 수 있다. 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼즈, 인코포레이티드로부터 입수할 수 있는 RPN 챔버를 사용하여, 선택적인 질화 프로세스의 일부 실시예들이 수행될 수 있다. 이런 챔버에서 프로세싱의 균일성을 강화시키기 위해 기판이 회전할 동안, 히트 램프들의 뱅크(bank)를 사용하여 아래로부터 기판에 열이 가해진다.
여기에 개시되는 방법들은 플로우팅 게이트 NAND 플래시 디바이스들을 형성하는 상황으로 서술되었지만, 상기 방법들의 적용은 이러한 디바이스들에 제한되지 않는다. 여기에 개시된 방법들은 마찬가지로 하프늄 산화물(HfOx) 및 하프늄 규산염(HfSixOy)과 같은 다른 게이트 구조물들에 질소를 추가하는데 사용될 수 있다. 또한, 여기에 서술되는 프로세스 조건은 300mm를 프로세싱하는 데 사용될 수 있다.
상술한 바는 본 발명의 실시예들에 관한 것이지만, 그 기본적인 범위로부터의 일탈 없이 본 발명의 다른 실시예 및 추가적인 실시예가 창작될 수 있다.

Claims (20)

  1. 실리콘 영역들 및 실리콘 산화물 영역들을 구비한 표면을 갖는 반도체 기판을 프로세싱하는 방법으로서,
    프로세싱 챔버에서 기판을 증착하는 단계;
    질소 함유 라디칼들을 포함하는 가스 혼합물을 상기 프로세싱 챔버에 제공하는 단계;
    상기 기판을 상기 가스 혼합물에 노출시키는 단계; 및
    상기 기판의 상기 실리콘 영역들에 질소를 선택적으로 통합시키는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  2. 제1항에 있어서,
    상기 기판의 상기 실리콘 영역들에 질소를 선택적으로 통합시키는 단계는 상기 기판을 약 300℃ 내지 약 1,200℃로 가열하는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  3. 제1항에 있어서,
    상기 질소 함유 라디칼들을 포함하는 가스 혼합물을 상기 프로세싱 챔버에 제공하는 단계는 적어도 5 Torr의 압력에서 질소 함유 가스로부터 플라즈마를 형성하는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  4. 제1항에 있어서,
    상기 질소 함유 라디칼들을 포함하는 가스 혼합물을 상기 프로세싱 챔버에 제공하는 단계는 질소 함유 가스로부터 플라즈마를 형성하는 단계 및 상기 플라즈마로부터 이온들을 필터링하는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  5. 제1항에 있어서,
    상기 질소 함유 라디칼들을 포함하는 가스 혼합물을 상기 프로세싱 챔버에 제공하는 단계는 질소 함유 가스로부터 인-시튜 플라즈마를 형성하는 단계 및 이온 차폐를 사용하여 플라즈마로부터 이온들을 필터링하는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  6. 제2항에 있어서,
    상기 기판의 상기 실리콘 영역들에 질소를 선택적으로 통합시키는 단계는 낮은 온도에서 제1질화물 영역을 형성한 후 높은 온도에서 제2질화물 영역을 형성하는 단계를 포함하는,
    반도체 기판을 프로세싱하는 방법.
  7. 제1항에 있어서,
    상기 기판의 표면에 확산 장벽을 형성하는 단계를 더 포함하는
    반도체 기판을 프로세싱하는 방법.
  8. 제1항에 있어서,
    상기 기판이 상기 가스 혼합물에 노출되는 동안 상기 기판의 온도를 증가시키는 단계를 더 포함하는,
    반도체 기판을 프로세싱하는 방법.
  9. 반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법으로서,
    질소 함유 전구체 가스로부터 라디칼 가스를 형성하는 단계; 및
    약 300℃ 내지 약 1,200℃의 온도에서 상기 기판을 상기 라디칼 가스에 노출시키는 단계를 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  10. 제9항에 있어서,
    상기 기판을 상기 라디칼 가스에 노출시키는 단계는 기판 표면에 확산 장벽을 형성하는 단계를 더 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  11. 제9항에 있어서,
    상기 라디칼 가스를 형성하는 단계는 원격 챔버의 질소 함유 전구체 가스에 마이크로파 전력을 인가하는 단계를 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  12. 제9항에 있어서,
    상기 기판을 상기 라디칼 가스에 노출시키는 단계는 상기 기판을 회전시키면서 기판 표면에 걸쳐 상기 라디칼 가스를 흘리는 단계를 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  13. 제9항에 있어서,
    상기 질소 함유 전구체 가스는 질소 가스, 암모니아, 또는 그 혼합물을 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  14. 제13항에 있어서,
    상기 라디칼 가스를 형성하는 단계는 상기 질소 함유 전구체 가스에 마이크로파 전력을 인가하는 단계를 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  15. 제14항에 있어서,
    상기 질소 함유 전구체 가스는 헬륨을 더 포함하는,
    반도전성 및 유전체 영역들을 갖는 기판을 선택적으로 질화시키는 방법.
  16. 플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법으로서,
    실리콘 기판상에 실리콘 산화물 격리 구조물을 형성하는 단계;
    상기 격리 구조물 상에 우세한 실리콘 플로우팅 게이트를 형성하는 단계;
    상기 플로우팅 게이트 위에 질화물층을 형성하기 위해 상기 플로우팅 게이트에 질소 라디칼들을 선택적으로 추가하는 단계;
    상기 질화물층 및 상기 격리 구조물 위에 유전체층을 형성하는 단계; 및
    상기 유전체층 위에 제어 게이트를 형성하는 단계를 포함하는,
    플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법.
  17. 제16항에 있어서,
    상기 플로우팅 게이트는 폴리실리콘이며, 그리고
    상기 플로우팅 게이트에 질소 라디칼들을 선택적으로 추가하는 단계는 기판을 포함하는 프로세싱 챔버 안으로 질소 라디칼들을 흘리는 단계 및 기판을 가열하는 단계를 포함하는,
    플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법.
  18. 제16항에 있어서,
    상기 플로우팅 게이트에 질소 라디칼들을 선택적으로 추가하는 단계는 실리콘-산소 결합 에너지보다 더 적은 에너지를 갖는 질소 라디칼들을 제공하는 단계를 포함하는,
    플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법.
  19. 제16항에 있어서,
    상기 플로우팅 게이트에 질소 라디칼들을 선택적으로 추가하는 단계는
    활성화된 전구체 가스를 형성하기 위해 질소 함유 전구체 가스를 마이크로파 또는 RF 전력에 노출시키는 단계;
    약 5 Torr의 압력에서, 기판을 포함하는 프로세싱 챔버 안으로 적어도 상기 활성화된 전구체 가스를 흘리는 단계;
    상기 기판을 가열함으로써 상기 플로우팅 게이트의 상기 질소 라디칼들의 용해도를 증가시키는 단계; 및
    상기 기판을 회전시키는 단계를 포함하는,
    플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법.
  20. 제16항에 있어서,
    상기 플로우팅 게이트에 질소 라디칼들을 선택적으로 추가하는 단계는 기판을 질소 라디칼들에 노출시키는 동안 상기 기판의 온도를 증가시키는 단계를 포함하는,
    플로우팅 게이트 NAND 플래시 디바이스를 형성하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140100948A (ko) * 2011-11-11 2014-08-18 어플라이드 머티어리얼스, 인코포레이티드 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법
KR20170108853A (ko) * 2016-03-17 2017-09-27 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8748259B2 (en) * 2010-03-02 2014-06-10 Applied Materials, Inc. Method and apparatus for single step selective nitridation
US9054038B2 (en) 2011-01-25 2015-06-09 Applied Materials, Inc. Floating gates and methods of formation
TWI549163B (zh) 2011-09-20 2016-09-11 應用材料股份有限公司 減少摻質擴散之表面穩定化製程
US8741785B2 (en) 2011-10-27 2014-06-03 Applied Materials, Inc. Remote plasma radical treatment of silicon oxide
US8846509B2 (en) * 2011-11-15 2014-09-30 Applied Materials, Inc. Remote radical hydride dopant incorporation for delta doping in silicon
US9133412B2 (en) * 2012-07-09 2015-09-15 Tribofilm Research, Inc. Activated gaseous species for improved lubrication
KR102494614B1 (ko) * 2015-03-20 2023-02-02 어플라이드 머티어리얼스, 인코포레이티드 3d 형상추종성 처리를 위한 원자 층 프로세스 챔버
KR102306570B1 (ko) * 2016-06-01 2021-09-30 어플라이드 머티어리얼스, 인코포레이티드 3d 낸드 응용들을 위한 터널 산화물의 고압 암모니아 질화
US10510545B2 (en) 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10103027B2 (en) 2016-06-20 2018-10-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10468412B2 (en) 2016-06-28 2019-11-05 International Business Machines Corporation Formation of a semiconductor device with selective nitride grown on conductor
US9704754B1 (en) 2016-09-22 2017-07-11 International Business Machines Corporation Self-aligned spacer for cut-last transistor fabrication
CN108987402A (zh) 2017-05-31 2018-12-11 华邦电子股份有限公司 存储元件的制造方法
WO2021150625A1 (en) 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure
CN115863151B (zh) * 2022-12-25 2023-10-27 北京屹唐半导体科技股份有限公司 工件处理方法、工件处理设备及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022902A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd 半導体装置の製造方法
KR20070114789A (ko) * 2005-03-31 2007-12-04 동경 엘렉트론 주식회사 기판의 질화 처리 방법 및 절연막의 형성 방법
KR20080000523A (ko) * 2006-06-27 2008-01-02 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR20090040870A (ko) * 2007-10-22 2009-04-27 어플라이드 머티어리얼스, 인코포레이티드 원격 플라즈마 ｃｖｄ에 의한 디실란 전구체로부터의 고품질 실리콘 산화물 필름의 형성

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221092A (ja) * 1994-02-09 1995-08-18 Fujitsu Ltd 半導体装置の製造方法
US6281141B1 (en) * 1999-02-08 2001-08-28 Steag Rtp Systems, Inc. Process for forming thin dielectric layers in semiconductor devices
JP4792620B2 (ja) * 2000-06-21 2011-10-12 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6800830B2 (en) * 2000-08-18 2004-10-05 Hitachi Kokusai Electric, Inc. Chemistry for boron diffusion barrier layer and method of application in semiconductor device fabrication
US20020084482A1 (en) * 2000-12-31 2002-07-04 Cetin Kaya Scalable dielectric
JP4268429B2 (ja) * 2003-03-17 2009-05-27 東京エレクトロン株式会社 基板処理装置および基板処理方法
JP4522916B2 (ja) * 2005-06-27 2010-08-11 東京エレクトロン株式会社 プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US7629270B2 (en) * 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
JP4564310B2 (ja) * 2004-09-01 2010-10-20 株式会社日立国際電気 半導体装置の製造方法
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP5078617B2 (ja) * 2005-09-22 2012-11-21 東京エレクトロン株式会社 選択的プラズマ処理方法およびプラズマ処理装置
KR100777016B1 (ko) * 2006-06-20 2007-11-16 재단법인서울대학교산학협력재단 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법
US8158535B2 (en) * 2006-12-28 2012-04-17 Tokyo Electron Limited Method for forming insulating film and method for manufacturing semiconductor device
US8216913B2 (en) * 2007-12-24 2012-07-10 Texas Instruments Incorporated Strain modulation in active areas by controlled incorporation of nitrogen at si-SiO2 interface
JP2009289902A (ja) * 2008-05-28 2009-12-10 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびその製造方法
US8748259B2 (en) * 2010-03-02 2014-06-10 Applied Materials, Inc. Method and apparatus for single step selective nitridation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022902A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd 半導体装置の製造方法
KR20070114789A (ko) * 2005-03-31 2007-12-04 동경 엘렉트론 주식회사 기판의 질화 처리 방법 및 절연막의 형성 방법
KR20080000523A (ko) * 2006-06-27 2008-01-02 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR20090040870A (ko) * 2007-10-22 2009-04-27 어플라이드 머티어리얼스, 인코포레이티드 원격 플라즈마 ｃｖｄ에 의한 디실란 전구체로부터의 고품질 실리콘 산화물 필름의 형성

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140100948A (ko) * 2011-11-11 2014-08-18 어플라이드 머티어리얼스, 인코포레이티드 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법
KR20170108853A (ko) * 2016-03-17 2017-09-27 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

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Publication number Publication date
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