KR20080000523A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극층과, 복수의 상기 제1 게이트 전극층을 서로 분리하도록 형성된 소자 분리 절연막과, 상기 복수의 제1 게이트 전극층 및 상기 소자 분리 절연막 상을 덮도록 형성된 제2 게이트 절연막층과, 상기 제2 게이트 절연막층 상에 형성된 제2 게이트 전극층을 구비하고, 상기 제2 게이트 절연막층은, NONON 적층막 구조를 포함하여 구성됨과 함께 상기 NONON 적층막 구조 중 상기 제1 게이트 전극층에 접촉하는 최하층의 질화막층이 인접하는 상기 복수의 제1 게이트 전극층 사이에서 분단되어 있다.
게이트 절연막, 게이트 전극층, 소자 분리 절연막, 질화막층
Description
도 1은 본 발명의 일 실시예에 따른 반도체 장치 내의 일부를 도시하는 전기적 구성도.
도 2는 도 1의 A1 영역의 구조를 모식적으로 도시하는 평면도.
도 3은 도 2의 3-3선을 따라 취한 단면도.
도 4는 도 2의 4-4선을 따라 취한 단면도.
도 5 내지 도 13은 제조 도중에서의 단면도(그 1∼그 9).
<도면의 주요 부분에 대한 부호의 설명>
1 : 플래시 메모리 장치 2 : 실리콘 기판
2a : 소스/드레인 영역 3 : 실리콘 산화막
4 : 비정질 실리콘층
[특허 문헌1] 일본 특허공개 평9-219459호
[특허 문헌2] 일본 특허공개 2001-168306호 공보
본 발명은, 적층 게이트 전극 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 플로팅 게이트 전극층 및 컨트롤 게이트 전극층을 적층한 적층 게이트 전극 구조가, 불휘발적으로 정보를 기억 유지하기 위하여 채용되어 있다. 이 적층 게이트 전극 구조를 구성하기 위해, 플로팅 게이트 전극층 및 컨트롤 게이트 전극층 사이에는 해당 전극층 사이를 절연하기 위한 게이트간 절연막이 형성되어 있다.
최근, 이 게이트간 절연막으로서 보다 성능이 좋은 막이 탐구되고 있다. 따라서, 이 게이트간 절연막으로서 ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막)이 일반적으로 채용되고 있다. 그러나 최근, 게이트 전극의 미세화가 진행됨에 따라 ONO막에 대하여 버즈 빅이 발생하거나 커플링비를 원하는 값으로 할 수 없기 때문에 고집적화하는 것이 곤란하다고 하는 문제를 생기게 하였다. 따라서, 특허 문헌1에 개시되어 있는 바와 같이, 게이트간 절연막으로서 NONON 적층막 구조(실리콘 질화막/실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막)을 채용하는 것이 검토되고 있다. 이 특허 문헌1에 기재된 구성에 따르면, 종래의 ONO막에 비교하여 TDDB(경시 절연 파괴 특성)를 약 1자릿수 향상시킬 수 있어, 버즈 빅 발생을 방지할 수 있게 된다.
그러나, 게이트간 절연막으로서 NONON 적층막 구조를 채용하면, 인접하는 플 로팅 게이트 전극층 사이의 전하 축적 상태가 상이할 때, 어떠한 영향에 의해 해당 플로팅 게이트 전극층 사이를 전하가 이동하기 쉬워지는 것이 확인되어 있다. 이에 의해，플로팅 게이트 전극층의 전하 축적 상태가 상이할 때, 전하 이동에 수반하여 임계값이 변동되거나, 데이터 깨짐이 생길 우려도 있다.
본 발명은, 플로팅 게이트 전극층 및 컨트롤 게이트 전극층 사이에 형성되는 게이트간 절연막으로서 NONON 적층막 구조를 채용하였을 때에, 인접하는 플로팅 게이트 전극층 사이의 전하 이동을 방지하는 것을 목적으로 한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 양태는, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극층과, 복수의 제1 게이트 전극층을 서로 분리하도록 형성된 소자 분리 절연막과, 복수의 제1 게이트 전극층 및 소자 분리 절연막 상을 덮도록 형성된 제2 게이트 절연막층과, 제2 게이트 절연막층 상에 형성된 제2 게이트 전극층을 구비하고, 제2 게이트 절연막층은, NONON 적층막 구조를 포함하여 구성됨과 함께 NONON 적층막 구조 중 상기 제1 게이트 전극층에 접촉하는 최하층의 질화막층이 인접하는 복수의 제1 게이트 전극층 사이에서 분단되어 있는 것을 특징으로 한 반도체 장치를 제공한다.
본 발명의 일 양태는, 반도체 기판 상에 제1 게이트 절연막 및 제1 도전층을 형성하는 공정과, 상기 제1 도전층 및 제1 게이트 절연막과 반도체 기판에 소자 분리 홈을 형성함으로써 제1 도전층을 복수로 분단하는 공정과, 상기 제1 도전층이 적어도 일부에 노출면을 구비하도록 상기 소자 분리 홈 내에 소자 분리 절연막을 형성하는 공정과, 제1 도전층의 노출면에 대하여 제2 게이트 절연막층의 최하층으로 되는 질화막층을 선택적으로 형성하는 공정과, 상기 질화막층 및 상기 소자 분리 절연막 상에 대하여 상기 제2 게이트 절연막층을 구성하는 산화막층을 형성하는 공정을 구비한 것을 특징으로 한 반도체 장치의 제조 방법을 제공한다.
<실시예>
이하, 본 발명의 반도체 장치를 NAND형의 플래시 메모리 장치(불휘발성 반도체 기억 장치)에 적용한 일 실시예에 대해서, 도 1 내지 도 13을 참조하면서 설명한다.
도 1은, NAND형의 플래시 메모리 장치를 구성하는 메모리 셀 어레이의 등가 회로를 도시하고 있으며, 도 2는, 도 1에 도시하는 영역 A1(비트선 컨택트(CB), 메모리 셀 트랜지스터(Trn) 및 선택 게이트 트랜지스터(Trs))의 구조를 모식적으로 도시한 평면도이다. 도 3은, 도 2의 3-3선을 따라 취한 절단면도를 모식적으로 도시하고 있다. 구체적으로는, 도 3은, 메모리 셀 트랜지스터(Trn)의 게이트 전극이나 실리콘 기판(2)을 X 방향을 따라 절단한 절단면도를 도시하고 있다. 도 4는, 도 2의 4-4선을 따라 취한 절단면도를 모식적으로 도시하고 있다. 구체적으로는, 도 4는, 메모리 셀 트랜지스터(Trn)의 게이트 전극이나 실리콘 기판(2)을 Y 방향을 따라 절단한 절단면도를 도시하고 있다.
반도체 장치로서의 NAND형의 플래시 메모리 장치(1)는, 반도체 기판으로서의 p형의 실리콘 기판(2)에 메모리 셀 영역 M 및 주변 회로 영역(도시하지 않음)이 구 획됨으로써 형성되어 있다.
도 1에 도시한 바와 같이, 플래시 메모리 장치(1) 내에서, 그 메모리 셀 어레이 Ar은, NAND 셀 유닛(Su)이 행렬 형상으로 형성됨으로써 구성되어 있다. NAND 셀 유닛(Su)은, 2개의 선택 게이트 트랜지스터(Trs) 사이에 인접하는 것끼리 소스/드레인 영역(2a)(도 4 참조)을 공용하여 직렬 접속된 복수개(예를 들면 8개 : 2의 n승개(n은 양수))의 메모리 셀 트랜지스터(Trn)로 이루어져 있다.
도 1에서 X 방향(워드 선방향)으로 배열된 메모리 셀 트랜지스터(Trn)는, 워드 선(컨트롤 게이트 선)(WL)에 의해 공통 접속되어 있다. 또한, 도 1에서 X 방향으로 배열된 선택 게이트 트랜지스터(Trs)는 공통의 선택 게이트선(SL)에 의해 공통으로 접속되어 있다.
또한, 선택 게이트 트랜지스터(Trs)는 비트선 컨택트 CB를 통하여 도 1에서 X 방향으로 직교하는 Y 방향(비트선 방향)으로 연장되는 비트선 BL에 접속되어 있다.
복수의 NAND 셀 유닛(Su)은, 도 2에 도시한 바와 같이, STI(Shallow Trench Isolation) 구조의 소자 분리 영역(Sb)에 의해 서로 분단되어 있다. 메모리 셀 트랜지스터(Trn)는, Y 방향으로 연장되는 소자 형성 영역(활성 영역 : 액티브 에리어)(Sa)과, 소정 간격을 두고 형성되는 Y 방향으로 연장되는 워드선(WL)과의 교차부에 위치하여 형성되어 있다.
<플래시 메모리 장치의 메모리 셀 영역 M에서의 게이트 전극 구조에 대하여 >
이하, 본 실시예의 특징 부분으로 되는 메모리 셀 영역 M에서의 게이트 전극 구조에 대하여 도 3 및 도 4를 참조하면서 설명한다.
도 3에 도시한 바와 같이, 소자 형성 영역(Sa)은, ST1 구조의 소자 분리 영역(Sb)에 의해 절연 분리되어 있다. 복수의 각각의 소자 형성 영역(Sa) 상에 실리콘 산화막(3)이 형성되어 있다. 이들 실리콘 산화막(3)은, 제1 게이트 절연막(게이트 산화막: 터널 절연막)으로서 구성된다.
이들 복수의 실리콘 산화막(3) 상에는 제1 게이트 전극층으로서의 플로팅 게이트 전극층(FG)이 각각 형성되어 있다. 플로팅 게이트 전극층(FG)은, 제1 도전층으로서의 예를 들면 비정질 실리콘층(다결정 실리콘층)(4)에 의해 구성되어 있다. 이 비정질 실리콘층(4)은, 하층측에 논도프형의 비정질 실리콘이 형성됨과 함께 그 상층측에 인 등의 불순물이 도핑된 비정질 실리콘이 형성됨으로써 구성되는 층이다. 또한, 비정질 실리콘층(4)은 열 처리에 의해 다결정화되어 다결정 실리콘층으로서 구성되는 소자 분리 영역(Sb)은, 인접하는 플로팅 게이트 전극층(FG)을 전기적으로 분리하기 위하여 형성되어 있다. 이 소자 분리 영역(Sb) 내에서는, 실리콘 기판(2)에 소자 분리 홈(5)이 형성되어 있으며, 이 소자 분리 홈(5)에는 소자 분리 절연막(6)이 매립되어 있다. 이 소자 분리 절연막(6)의 하부는, 소자 분리 홈(5)의 하부측 내면을 따라 TEOS(Tetra Ethyl 0rtho Silicate : Tetra EthOxy Silane) 등의 실리콘 산화막(6a)에 의해 구성되어 있다.
도포형 절연막(6b)은, 예를 들면 실리카계 피막 형성용 도포액인 폴리실라잔 용액을 원료로 하여 소자 분리 홈(5)의 상부측에 대하여 TEOS막(6a)에 피복되도록 형성되어 있다. 본 실시예에서는, 회로 설계 룰의 축소화에 수반하는 소자 분리 영역(Sb)의 폭 치수의 축소화에 수반하여, 소자 분리 절연막에 매립성이 우수한 도포형 절연막(6b)을 병용한 2층 구조를 채용하고 있다.
소자 분리 절연막(6)은, 그 상면 위치가 소자 분리 절연막(6)의 양 옆에 형성된 실리콘 산화막(3)의 상면보다 높게 형성되어 있음과 함께 플로팅 게이트 전극층(FG)의 상면보다도 낮게 형성되어 있다. 즉, 소자 분리 절연막(6)은, 실리콘 기판(2)의 표면으로부터 돌출되어 형성되어, 인접하는 복수의 플로팅 게이트 전극층(FG)을 서로 분리하도록 구성되어 있다.
플로팅 게이트 전극층(FG) 및 소자 분리 절연막(6)을 덮도록 제2 게이트 절연막층(7)이 구성되어 있다. 제2 게이트 절연막층(7) 상에는, 그 제2 게이트 절연막층(7)을 덮도록 제2 게이트 전극층으로서 컨트롤 게이트 전극층(CG)이 형성되어 있다.
제2 게이트 절연막층(7)은, NONON 적층막 구조를 포함하는 복수의 절연막의 적층 구조를 이루고, 플로팅 게이트 전극층(FG) 및 컨트롤 게이트 전극층(CG) 사이에 형성되어 있다. 제2 게이트 절연막층(7)은, 각 전극층(FG 및 CG) 사이의 대향 부분에 끼워져 형성된 영역에서는, 게이트간 절연막(인터폴리 절연막)으로서 기능하고, NONON 구조(하측부터 실리콘 질화막(7a)(질화막층)―실리콘 산화막(7b)(산화막층)-실리콘 질화막(7c)(질화막층)-실리콘 산화막(7d)(산화막층)-실리콘 질화막(7e)(질화막층))을 이루고 있다.
제2 게이트 절연막층(7)은, 소자 분리 절연막(6) 상에도 형성되지만, 이 영역(부분)에서는 제2 게이트 절연막층(7)은 적어도 일부(예를 들면 도 3에서의 소자 분리 절연막(6) 상의 중앙부만)가 ONON 구조에 의해 구성되어 있다. 즉, 이 영역(부분)에서는, 플로팅 게이트 전극층(FG) 및 컨트롤 게이트 전극층(CG)의 대향 영역(게이트간 절연막으로서 기능하는 부분)에 비교하여 최하층의 실리콘 질화막(7a)(질화막층)이 제거된 구조를 이루고 있으며, 실리콘 질화막(7a)이 인접하는 플로팅 게이트 전극층(FG 및 FG) 사이에서 분단된 구조를 이루고 있다.
발명자들은, NONON 적층막 구조의 하층측의 특히 최하층의 실리콘 질화막(7a)과 소자 분리 절연막(6) 사이의 계면을 전하가 이동하기 쉬워지는 것을 확인하고, 이러한 구조를 채용하였다. 이에 의해, 인접하는 플로팅 게이트 전극(FG 및 FG) 사이의 전하 이동을 방지할 수 있다. 또한, 실리콘 산화막(7b)이 소자 분리 절연막(6)의 상면 전체면에 걸쳐 형성되어 있는 것이 전하 이동을 방지하는 점에서는 더 바람직하다.
또한, 예를 들면 실리콘 질화막(7a)이 1[㎚], 실리콘 산화막(7b)이 6[㎚], 실리콘 질화막(7c)이 5[㎚], 실리콘 산화막(7d)이 5[㎚], 실리콘 질화막(7e)이 1[㎚]의 막 두께로 형성되어 있다. 이 경우, 소자 분리 절연막(6) 상에서는, 실리콘 산화막(7b)이, 실리콘 질화막(7a, 7c, 7e)과 비교하여 두껍게 형성되어 있는 것이 바람직하다. 즉, 실리콘 산화막(7b)이 특히 실리콘 질화막(7c)에 비교하여 두껍게 형성되어 있으면, 가로 방향(X 방향)에 인접하는 플로팅 게이트 전극층(FG 및 FG) 사이에서 실리콘 질화막(7c)을 통한 전하 이동을 방지할 수 있기 때문이다.
컨트롤 게이트 전극층(CG)은, 인이나 비소 등의 불순물이 도핑된 다결정 실리콘층(제2 도전층)(8), 및 그 다결정 실리콘층(8) 상에 형성된 저저항화 금속 실 리사이드층으로서의 텅스텐 실리사이드층(9)을 구비하여 구성된다. 이 컨트롤 게이트 전극층(CG)은, 복수의 소자 형성 영역(Sa) 및 소자 분리 영역(Sb) 상에 걸쳐 형성되어 있다. 컨트롤 게이트 전극층(CG) 상에는, 실리콘 질화막(10)이 형성되어 있다.
도 4에 도시한 바와 같이, 실리콘 질화막(10) 상에는 각 층(4∼10)을 덮도록 보호용의 실리콘 산화막(11)이 형성되어 있으며, 이 위에는 층간 절연막으로서 실리콘 산화막(12 및 13)이 형성되어 있다. 이들 실리콘 산화막(12 및 13) 상에 비트선 BL(도 3 및 도 4에는 도시하지 않음)이 형성되어 있다.
본 실시예에 따른 구성에 따르면, 제2 게이트 절연막층(7)이 NONON 적층막 구조로 구성됨과 함께, 그 최하층에 위치하는 실리콘 질화막(7a)이 플로팅 게이트 전극층에 접촉하는 부분에서는 형성되지만 인접하는 복수의 플로팅 게이트 전극층(FG 및 FG) 사이에서는 분단되어 있기 때문에，비록 게이트간 절연막으로서 NONON 적층막 구조를 채용하였다고 해도 실리콘 질화막(7a)을 통한 전하 이동을 방지할 수 있어, 인접하는 플로팅 게이트 전극층(FG 및 FG) 사이의 전하 이동을 방지할 수 있다.
특히, 소자 분리 절연막(6) 상에서는, 실리콘 질화막(7a)이 대략 전체면에 걸쳐 형성되어 있기 때문에, 실리콘 질화막(7a)에 의한 전하 이동에 수반하는 특성열화를 방지할 수 있다. 또한, 소자 분리 절연막(6) 상에 형성된 ONON 적층막 구조의 최하층의 실리콘 산화막(7b)의 두께를 특히 실리콘 질화막(7c)보다 두껍게 형성하고 있기 때문에, 실리콘 산화막(7b)의 바로 위에 형성된 실리콘 질화막(7c)에 기인한 전하 이동도 방지할 수 있다.
<제조 방법에 대하여>
이하, NAND형의 플래시 메모리 장치(1)의 메모리 셀 영역 M의 제조 방법에 대해서, 게이트 사전 제작 프로세스(소자 분리 영역(Sb)에 선행하여 플로팅 게이트 전극층(FG)을 형성하는 프로세스)에 적용한 제조 방법에 대하여 상세 설명을 행한다. 또한, 본 발명을 실현할 수 있으면, 후술하는 공정은 필요에 따라 생략해도 되고 제조 방법을 변경해도 되며, 일반적인 공정이면 부가해도 된다.
도 5에 도시한 바와 같이, 실리콘 기판(2) 상에, 제1 게이트 절연막으로서 실리콘 산화막(3)을, 예를 들면 10[㎚]의 막 두께로 열산화법에 의해 형성하고, 이 실리콘 산화막(3) 상에 감압 CVD(Chemical Vapor Deposition)법에 의해 논도핑의 비정질 실리콘(아몰퍼스 실리콘), 인 등의 불순물을 도핑한 비정질 실리콘을 적층함으로써 비정질 실리콘층(4)을, 예를 들면 140[㎚]의 막 두께로 형성한다. 이 비정질 실리콘층(4)은 후속하는 열 공정에 의해 다결정 실리콘층으로 변질된다.
다음으로, 도 6에 도시한 바와 같이, 실리콘층(4) 상에 감압 CVD법에 의해 실리콘 질화막(14)을, 예를 들면 70[㎚]의 막 두께로 형성하고, 그 위에 레지스트(도시하지 않음)를 도포하여 플로팅 게이트 전극층(FG)의 형성 영역에 대하여 패턴 형성하고, 그 패턴 형성된 레지스트를 마스크로 하여 RIE(Reactive Ion Etching)법에 의해 실리콘 질화막(14)을 제거한다.
다음으로, 도 7에 도시한 바와 같이, RIE법에 의해 실리콘층(4), 실리콘 산화막(3), 실리콘 기판(2)을 에칭 처리하고, 소정 방향(도 1 및 도 2의 Y 방향)을 따라 소자 분리 홈(5)을 서로 평행하게 복수 형성하고, 애싱 기술에 의해 레지스트(도시하지 않음)를 제거한다. 이에 의해, 실리콘층(4) 및 실리콘 산화막(3)이 각각 복수로 분단된다.
다음으로, 도 8에 도시한 바와 같이, 이들 가공 후의 막 상에 감압 CVD법에 의해 실리콘 산화막(6a)을 소자 분리 홈(5)의 내면을 따라, 예를 들면 10[㎚]정도형성하고, 이 실리콘 산화막(6a)의 내측에 도포형 절연막(6b)을 형성하기 위한 폴리실라잔 용액(실리카계 피막 형성용 도포액의 일종)을 600[㎚]정도 도포하고, 400℃∼500℃ 정도의 산화성 분위기 내에서 열처리를 행하고, 폴리실라잔 용액을 실리콘 산화막으로 전환하여 도포형 절연막(6b)으로서 구성하고, 또한 실리콘 산화막(6a) 및 도포형 절연막(6b)을 실리콘 질화막(14)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing)법에 의해 평탄화 처리한다.
다음으로, 도 9에 도시한 바와 같이, RIE법에 의해 도포형 절연막(6b) 및 실리콘 산화막(6a)의 표면을 150[㎚]정도 에칭 처리하고, 에칭 기술에 의해 레지스트(도시하지 않음)를 제거함과 함께 실리콘 질화막(14)을 제거한다. 그러면, 도 9에 도시한 바와 같이, 도포형 절연막(6b) 및 실리콘 산화막(6a)의 상면이, 실리콘 산화막(3)의 상면보다도 상방이고 또한 실리콘층(4)의 상면보다도 하방에 위치하도록 형성된다.
다음으로, 도 10에 도시한 바와 같이, 실리콘층(4)의 노출면에 대하여 실리콘층(4)을 덮도록 선택적으로 실리콘 질화막(7a)(질화막층에 상당)을 2㎚ 이하의 막 두께(예를 들면 1[㎚])로 형성한다. 이 실리콘 질화막(7a)을 형성할 때에는, 질소 가스를 포함하는 분위기 내에서 마이크로파를 발생시킴으로써 래디컬 질화 처리를 행하고, 그 래디컬 질화 처리에 의해 질소 래디컬을 생성하여 실리콘층(4) 상에 실리콘 질화막(7a)을 형성한다.
이 때, 압력을 1∼3Torr의 범위 내로 설정함으로써 플라즈마의 발생 에너지로서 Si-Si의 결합 에너지인 2.2eV 이상이고, 또한, Si-O의 결합 에너지인 3.4eV 미만으로 설정하는 것이 바람직하다. 이 경우, Si-Si 결합 에너지 이상에서 래디컬 질화 처리를 행하기 때문에, 실리콘층(4)의 표면은 Si-Si 결합이 절단되기 쉬워 Si-N 결합이 진행된다. 한편，Si-O 결합 에너지 미만에서 래디컬 질화 처리를 행하기 때문에, 실리콘층(4)의 표면은, Si-Si 결합이 절단되기 쉬워 Si-N 결합이 진행된다.
한편，Si-O 결합 에너지 미만에서 래디컬 질화 처리를 행하기 때문에, 실리콘 산화막(6a) 및 도포형 절연막(6b)의 양 막의 상면에서는 Si-O 결합을 절단할 수 없어 실리콘 질화막(7a)이 성장하기 어렵다. 이에 의해, 실리콘층(4)의 노출면에 대하여 선택적으로 실리콘 질화막(7a)을 형성할 수 있다.
다음으로, 도 11에 도시한 바와 같이, 감압 CVD법에 의해 실리콘 산화막(7b), 실리콘 질화막(7c), 실리콘 산화막(7d)의 순으로 형성한다. 이 때의 막 두께는, 실리콘 산화막(7b)을 6[㎚], 실리콘 질화막(7c)을 5[㎚], 실리콘 산화막(7d)을 6[㎚]로 하여 형성한다.
다음으로, 도 12에 도시한 바와 같이, 실리콘 산화막(7d)의 표면을 래디컬 질화 처리한다. 이 때의 질화 조건은, 압력을 50mTorr 정도로 함으로써 플라즈마 의 발생 에너지로서 Si-O 결합 에너지인 3.4eV 이상으로 설정한다. 이 경우, Si-O 결합을 절단할 수 있기 때문에, 실리콘 산화막(7d)의 표면을 질화 처리함으로써 실리콘 질화막(7e)을 1[㎚]의 막 두께로 형성할 수 있다. 이에 의해, 실리콘 산화막(7d)의 상측 노출면 중의 1[㎚]가 래디컬 질화된다. 또한, ONON막(7b∼7e)이 질화막층(실리콘 질화막(7a))의 다른 층에 상당한다.
다음으로, 도 13에 도시한 바와 같이, 인 또는 비소 등의 불순물이 도핑된 비정질 실리콘층(8)을 CVD법에 의해 형성한다. 이 비정질 실리콘층(8)은 나중에 열 공정에서 다결정 실리콘층으로 변질된다.
다음으로, 도 3에 도시한 바와 같이, 실리콘층(8) 상에 스퍼터법에 의해 텅스텐 실리사이드막(9)을 형성하고, 그 위에 감압 CVD법에 의해 실리콘 질화막(10)을 막 두께 300[㎚]정도 형성한다. 다음으로, 레지스트(도시하지 않음)를 도포하고, 그 레지스트를 패턴 형성하고, 게이트 전극 분리 영역(GV)(도 2 참조)의 적층막(3∼10)을 RIE법 등에 의해 에칭 처리함으로써 적층막(3∼10)을 Y 방향에 대하여 복수로 분단한다. 이에 의해，Y 방향의 복수의 게이트 전극 형성 영역(GC)(도 2 참조) 내에 적층막(3∼10)을 잔류시킬 수 있다.
다음으로, 도 4에 도시한 바와 같이, 실리콘 기판(2)의 표층에 소스/드레인 영역(2a)을 형성함과 함께, 게이트 보호용의 실리콘 산화막(11)을 적층막(3∼10)을 덮도록 형성한다. 다음으로, 실리콘 산화막(11) 상에 실리콘 산화막(12 및 13)을 층간 절연막으로서 형성하고, 그 위에 비트선 BL(도 1 및 도 2 참조: 도 3 및 도 4에는 도시하지 않음)을 형성하고, 그 후 공정(생략)을 거쳐 NAND형의 플래시 메모 리 장치(1)를 구성할 수 있다. 또한, 이 공정의 상세에 대해서는 본 실시예의 특징과 관계없기 때문에, 그 설명을 생략한다.
이상, 설명한 바와 같이 본 실시예에 따른 제조 방법에 의하면, 실리콘 기판(2) 상에 실리콘 산화막(3) 및 실리콘층(4)을 형성하고, 실리콘층(4) 및 실리콘 산화막(3) 및 실리콘 기판(2)에 소자 분리 홈(5)을 형성함으로써 실리콘층(4)을 복수로 분단하고, 실리콘층(4)의 상부가 노출되도록 소자 분리 홈(5) 내에 소자 분리 절연막(6)을 형성하고, 실리콘층(4)의 노출면에 대하여 제2 게이트 절연막층(7)의 최하층으로 되는 실리콘 질화막(7a)을 선택적으로 형성하고, 실리콘 질화막(7a) 및 소자 분리 절연막(6) 상에 대하여 제2 게이트 절연막층(7)을 구성하는 산화막층(7b)을 형성하고 있으므로, 소자 분리 절연막(6)의 바로 위에는 실리콘 질화막이 형성되지 않아, 비록 플로팅 게이트 전극층(FG) 및 컨트롤 게이트 전극층(CG) 사이에 형성되는 제2 게이트 절연막층(7)에 NONON 적층막 구조를 채용하였다고 해도, X 방향에 인접하는 복수의 플로팅 게이트 전극층(FG 및 FG) 사이의 전하 이동을 방지할 수 있다.
실리콘층(4)의 노출면에 대하여 실리콘 질화막(7a)을 선택적으로 형성할 때에는, 플라즈마의 발생 에너지로서 Si-Si의 결합 에너지 이상이고, 또한, Si-0의 결합 에너지 미만으로 설정하여 래디컬 질화 처리에 의해 형성하고 있기 때문에, 실리콘 질화막(7a)이 실리콘층(4)의 노출면에 형성되기 쉽고, 소자 분리 절연막(6) 상에 형성되기 어렵다.
또한, 특허 문헌2에 개시되어 있는 바와 같이, ONO(0xide-Nitride-0xide)막 을 분단하는 공정과 마찬가지로，NONON 구조의 특히 최하층의 질화막층을 분단하는 것도 생각할 수 있지만, 이 공정을 채용하였다고 해도 분단하기 위한 추가 공정을 필요로 하기 때문에 공정 증가를 수반하는 경우가 있다. 본 실시예에 따르면, 래디컬 질화 처리를 행함으로써 제2 게이트 절연막층(7)의 최하층의 실리콘 질화막(7a)을 형성하기 때문에，플로팅 게이트 전극층(FG)를 덮도록 실리콘 질화막(7a)을 선택적으로 형성하면서 소자 분리 절연막(6) 상에 실리콘 질화막(7a)을 형성하지 않는 구조를 용이하게 얻을 수 있다.
<다른 실시예>
본 발명은, 상기 실시예에 한정되는 것은 아니며, 예를 들면, 이하에 설명하는 변형 혹은 확장이 가능하다.
반도체 기판으로서 실리콘 기판(2)에 적용한 실시예를 설명하였지만, 그 밖의 반도체 기판을 적용해도 된다.
제2 게이트 절연막층(7)으로서 NONON 적층막 구조에 적용한 실시예를 설명하였지만, NONON 구조를 포함하여 형성되어 있으면 어떠한 절연막 적층 구조이어도 된다.
소자 분리 절연막(6)으로서 실리콘 산화막(6a) 및 도포형 절연막(6b)을 사용한 실시예를 설명하였지만, LP(Low Pressure)-TEOS 막이나 HDP(High Density Plasma)―TEOS막, TEOS-O3막 등의 실리콘 산화막을 적용해도 된다． 또한, LP-TEOS막이란, 감압 CVD법에 의해 형성된 TEOS막의 약칭을 나타내며, HDP-TEOS 막이란, 고밀도 플라즈마 CVD법에 의해 형성된 TEOS막의 약칭을 나타낸다. 이 경우, 전술한 실시예에서는 드라이 에칭 처리에 의해 제거하도록 하였지만, 웨트 에칭 처리에 의해 제거하도록 해도 된다.
복수의 실리콘 산화막(3) 상에 각각 플로팅 게이트 전극층(FG)을 구성한 실시예를 설명하였지만, 일체의 실리콘 산화막(3) 상에 복수의 플로팅 게이트 전극층(FG)을 구성한 것에 적용해도 된다.
실리콘 질화막(7a)을 래디컬 질화 처리에 의해 형성한 실시예를 설명하였지만, 이것을 대신하여, SiCl2H2, NH3을 가스 소스로 하여 700℃ 이하의 감압 CVD법에 의해 형성해도 된다.
NAND형의 플래시 메모리 장치(1)에 적용하였지만, 필요에 따라 기타 EEPROM이나 EPROM, NOR형의 불휘발성 반도체 기억 장치에 적용해도 되고, 그 밖의 불휘발성 반도체 기억 장치, 반도체 기억 장치, 반도체 장치에 적용해도 된다.
상기 실시예에 설명되는 전체 구성 요건으로부터 몇개의 구성 요건이 삭제되었다고 해도 발명이 해결하고자 하는 과제의 란에서 설명한 과제를 해결할 수 있으며, 발명의 효과의 란에서 설명하고 있는 효과가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성 요건을 발명으로서 적용 가능하다. 또한，전술한 실시예의 설명이나 도면은, 본 발명의 단순한 예증에 지나지 않으며, 당업자에게 있어서 자명한 다양한 변경 및 수정이 가능하다. 이들의 변경 및 수정은, 모두 본원 발명의 범위 내에 있다.
이상, 본 발명에 따르면, 플로팅 게이트 전극층 및 컨트롤 게이트 전극층 사이에 형성되어 있는 게이트간 절연막으로서 NONON 적층막 구조를 채용하였을 때에, 인접하는 플로팅 게이트 전극층 사이의 전하 이동을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공받을 수 있다.
Claims (6)
- 반도체 기판과,상기 반도체 기판 상에 형성된 제1 게이트 절연막과,상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극층과,복수의 상기 제1 게이트 전극층을 서로 분리하도록 형성된 소자 분리 절연막과,상기 복수의 제1 게이트 전극층 및 상기 소자 분리 절연막 상을 덮도록 형성된 제2 게이트 절연막층과,상기 제2 게이트 절연막층 상에 형성된 제2 게이트 전극층을 구비하고,상기 제2 게이트 절연막층은, NONON 적층막 구조를 포함하여 구성됨과 함께 상기 NONON 적층막 구조 중 상기 제1 게이트 전극층에 접촉하는 최하층의 질화막층이 인접하는 상기 복수의 제1 게이트 전극층 사이에서 분단되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2 게이트 절연막층은, 상기 소자 분리 절연막 상에 대하여 전체면에 걸쳐 산화막층이 형성된 구조를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2 게이트 절연막층은, 상기 NONON 적층막 구조 중의 산화막층 및 질화막층이 상기 소자 분리 절연막 상에 순서대로 형성된 구조를 포함하여 구성되고,상기 산화막층은, 상기 질화막층보다도 막 두께가 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,상기 제2 게이트 절연막층은, 상기 NONON 적층막 구조 중의 산화막층 및 질화막층이 상기 소자 분리 절연막 상에 순서대로 형성된 구조를 포함하여 구성되고,상기 산화막층은, 상기 질화막층보다도 막 두께가 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 제1 게이트 절연막 및 제1 도전층을 형성하는 공정과,상기 제1 도전층 및 상기 제1 게이트 절연막과 상기 반도체 기판에 소자 분리 홈을 형성함으로써 상기 제1 도전층을 복수로 분단하는 공정과,상기 제1 도전층의 적어도 일부에 노출면을 구비하도록 상기 소자 분리 홈 내에 소자 분리 절연막을 형성하는 공정과,상기 제1 도전층의 노출면에 대하여 제2 게이트 절연막층의 최하층으로 되는 질화막층을 선택적으로 형성하는 공정과,상기 질화막층 및 상기 소자 분리 절연막 상에 대하여 상기 제2 게이트 절연 막층을 구성하는 산화막층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 제1 도전층의 노출면에 대하여 상기 질화막층으로서 실리콘 질화막을 선택적으로 형성하는 공정에서는, 플라즈마의 발생 에너지로서 Si-Si의 결합 에너지 이상이고, 또한, Si-0의 결합 에너지 미만으로 설정하여 래디컬 질화 처리에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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