JP2007524994A - 低ｅｏｔプラズマ窒化ゲート誘電体用の２ステップポスト窒化アニ−リング - Google Patents

低ｅｏｔプラズマ窒化ゲート誘電体用の２ステップポスト窒化アニ−リング Download PDF

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Abstract

窒素を含む誘電体膜を形成するための方法。この方法は、プラズマ窒化プロセスを使用して誘電体膜に窒素を組み込んで、酸窒化シリコン膜を形成するステップを含む。該酸窒化シリコン膜はまず、約７００℃〜１１００℃の温度で不活性または還元雰囲気においてアニーリングされる。該酸窒化シリコン膜は、約９００度〜１１００℃の温度で酸化雰囲気において２回目のアニーリングがなされる。
【選択図】 図１

Description

関連出願
[0001]本出願は、「低ＥＯＴプラズマ窒化ゲート誘電体用の２ステップポスト窒化アニ−リング（ＴＷＯ−ＳＴＥＰ ＰＯＳＴ ＮＩＴＲＩＤＡＴＩＯＮ ＡＮＮＥＡＬＩＮＧ ＦＯＲ ＬＯＷＥＲ ＥＯＴ ＰＬＡＳＭＡ ＮＩＴＲＩＤＥＤ ＧＡＴＥ ＤＩＥＬＥＣＴＲＩＣＳ）」と題された２００４年３月４日に提出された米国特許の利点に関連し、かつこれを請求するものであり、また２００３年３月７日に提出された米国仮特許出願第６０／４５３，０５７号の利点に関連し、かつこれを請求するものであり、両者は共にその全体を参照として本明細書に組み入れられる。
背景
１）分野
[0002]本発明は、概して半導体製造の分野に関する。より具体的には、本発明は、プラズマ窒化および２ステップポストプラズマ窒化アニーリングプロセスを使用して、酸窒化シリコン（ＳｉＯＮやＳｉＯｘＮｙ）ゲート誘電体を形成して、それをゲートスタックに一体化させるための方法に関する。
２）関連技術の説明
[0003]集積回路は、トランジスタ、コンデンサおよび抵抗器などの、文字通り多数のアクティブおよびパッシブデバイスから成っている。トランジスタ１００は概してソース１０２と、ドレイン１０４とゲートスタック１０６とを含む。ゲートスタック（図１）は（例えば、通常シリコンから成る）基板１０８で構成されており、その上部には（通常二酸化シリコン（ＳｉＯ２）から成る）誘電体１１０が成長しており、これは（多結晶シリコンなどの導電性材料から成る）電極１１２で被覆されている。
[0004]より多くの計算能力を提供するために、デバイス幾何を縮小することによってトランジスタをスケールダウンする傾向がある。Ｍｏｏｒの法則によるスケーリングによれば、トランジスタのスピードを増大させるためにはゲート駆動電流が増大する必要がある。式（１）で与えられたゲート駆動電流はゲートキャパシタンス（Ｃｏｘ）を増大させることによって増大可能であり、そしてこれは（式（２）で示されているように）、誘電体厚（ｄ）を減少させるか、既存のＳｉＯ２誘電体（ｋ＝３．９）よりも高い誘電率（ｋ）を有する誘電体を使用するかのいずれかによって増大可能である
[0005]（１）ＩＤ〜μ／Ｌｇ＊Ｃｏｘ（ＶＤＤ−ＶＴＨ）２
（２）ＣＯＸ＝ｋＡ／ｄ
ここで、ＩＤは駆動電流であり、μはキャリア移動度であり、Ｌｇはゲート長であり、Ｃｏｘはゲートキャパシタンスであり、ＶＤＤは開放電圧であり、ＶＴＨはしきい値電圧であり、ｋは誘電率であり、ｄは誘電体厚であり、Ａはデバイス面積である。
[0006]複雑一体化および材料取り扱いの問題を回避するために、デバイス製造は、誘電体厚を削減することによって可能な程度にデバイスパラメータをスケーリングする。しかしながら、ＳｉＯ２厚を２０Å以下にすることは、トンネル電流の増大、基板へのホウ素の浸透の増大および極めて薄い酸化物のプロセスコントロールの悪さに起因するゲート信頼性の悪さをもたらす。理論的にはより高いｋのゲート誘電体を使用するという代替策は非常に魅力的に思われるが、基礎となるＳｉ基板とポリシリコンゲート電極との材料の適合性は、ＳｉＯ２が提供されるものとは一致不可能である。さらに、ＳｉＯ２の使用は、希土類酸化物をゲート誘電体として導入する際に対処されるべき多数の材料の取り扱いの汚染問題を排除する。
[0007]ＳｉＯ２を０．１μｍテクノロジーノード以上に拡張する際に直面する難問には、（１）ゲート酸化物および基礎となるＳｉ基板への、Ｐ＋ホウ素（Ｂ）ドープゲート電極を具備するＰＭＯＳデバイスなどのトランジスタにおけるホウ素の浸透と、（２）ゲート酸化物厚を削減することによるゲート漏洩電流の増大と、（３）薄型誘電体の信頼性、ＮＭＯＳ（Ｎ型金属酸化膜半導体）用のホットキャリアの劣化およびＰＭＯＳ（Ｐ型金属酸化膜半導体）の負バイアス温度不安定性（ＮＢＴＩ）とがある。
[0008]酸窒化シリコン（ＳｉＯｘＮｙあるいはＳｉＯＮ）を形成するためのＳｉＯ２層の窒化は、ＳｉＯ２誘電体を０．１μｍデバイス発生にまでスケールダウンする有望候補として発展してきた。誘電体膜に窒素を組み込むことはホウ素をブロックするのみならず、ゲート誘電体の誘電率をも増大させる。誘電率の増大は、より厚い誘電体を使用して、純粋ＳｉＯ２に比較してゲート漏洩を低下させることができることを意味している。超薄型（例えば１２Å）ゲート誘電体において上記の難問を避ける際に有効な窒素（Ｎ）ドーピングについて、ゲート誘電体の上部表面で窒素濃度プロファイルがピークの誘電体膜において、（約５％以上の）高い全窒素濃度を有することが絶対不可欠であり、これは駆動電流の改良およびＮＢＴＩの信頼性につながる。
[0009]熱成長酸窒化シリコンは、０．２μｍ〜０．１３μｍデバイス発生のゲート誘電体として数年間使用されていた。デバイステクノロジーが０．２μｍ〜０．１μｍに進歩すると、ゲート酸化物は＞２５Å〜＜１２Åと薄くなった。従って、ホウ素をブロックしてゲート漏洩を低下させるためには、膜の窒素量は＜３％〜５乃至１０％に増大させられなければならない。酸化窒素（ＮＯ）および二酸化窒素（Ｎ２Ｏ）を使用して酸窒化ゲート誘電体を成長させると、窒素は、酸窒化物が成長するのと同時に誘電体膜に組み込まれて、窒素は膜内に一様に分散される。ＮＯやＮ２Ｏを使用して、高温で既存のＳｉＯ２層をアニーリングすることによって酸窒化シリコンを形成すると、窒素は、ＳｉＯＮをＳｉ基板／酸化物界面で成長させることによって組み込まれる。従って、窒素はこの界面に組み込まれている。後者の場合の窒素量（＜２％）は前者の場合（４〜５％）未満である。
[0010]ごく最近、プラズマ窒化がゲート酸化物を窒化するために（これに窒素を組み込むために）使用されている。この技術は、ポリゲート／酸化物界面での高い窒素濃度をもたらし、酸化誘電体へのホウ素の浸透を防ぐ。同時に、酸化誘電体のバルクは、プラズマ窒化プロセス時に無関係の窒素によって軽くドープされて、開始酸化物の電気的酸化物厚（ＥＯＴ）を低下させる。これによって、同じＥＯＴで従来の熱プロセスよりも高いゲート漏洩の低下を達成することができる。良好なチャネル移動度と駆動電流（Ｉｄｓａｔ）とを保持しながらＥＯＴ＜１２Å範囲でこの誘電体をスケーリングすることは産業上の難問であった。
[0011]ＥＯＴ増大を犠牲にしてチャネル移動度のプロキシとしてピーク相互コンダクタンスｇｍを改良するための、高温でのプラズマ窒化後の酸窒化シリコンのポストアニーリングが示されている（図２）。図２において、ｘ軸はＥＯＴ厚を表しており、ｙ軸はｇｍ劣化を表している。例えば、約６ÅのＳｉＯ２膜がベース酸化物として使用されている。プラズマ窒化後に、種々のポストアニーリング条件を使用して膜をアニーリングする。例えば、窒素ガス下で、７４０トールで３０秒間１，０００℃のアニーリングを使用する場合がある。別の例においては、０．５トールで１秒間１０５０℃のアニーリングが使用される。別の例においては、窒素および酸素ガス下で、３トールで１５秒間１０００℃のアニーリングが使用される。別の例においては、０．５トールで１５秒間１０００℃のアニーリングや、１５トールで１秒間１０５０℃のアニーリングが使用される。さらに別の例においては、１５トールで１秒間９５０℃のアニーリングが使用される、この図に示されているように、チャネル移動度はより低いＥＯＴ厚では劣化が大きく、より高いＥＯＴ厚では劣化が少ない。これは、チャネル移動度が増大すると、ＥＯＴ厚が増大することを示している。さらに、より厚いＥＯＴはまたＩｄｓａｔを削減し、これは望ましくない。
[0012]従って、従来技術は、移動度が改良されたより薄いＥＯＴを有する酸窒化シリコンを作る能力を欠いている。
概要
[0013]本発明の例示的実施形態は、プラズマ処理済みゲート誘電体の２ステップアニーリングによってチャネル移動度が改良され、かつＥＯＴがより薄い酸窒化シリコンを形成するための方法に関しており、これはまず不活性または還元雰囲気を使用することを伴い、またポスト窒化アニーリング（ＰＮＡ）プロセスにおける酸化雰囲気が続く。
[0014]本発明の一態様によると、誘電体膜を形成するための方法は、プラズマ窒化プロセスを使用して誘電体膜に窒素を組み込むことを含む。酸窒化シリコン膜はプラズマ窒化の結果として形成される。酸窒化シリコン膜に、酸窒化シリコン膜がまず（例えば窒素また水素ガスを使用する）不活性または還元雰囲気下でアニーリングされる２ステップＰＮＡプロセスが施される。第１のアニーリングに続いて、酸窒化シリコンは（例えば酸素ガスを使用する）酸化雰囲気において第２回目のアニーリングがなされる。
[0015]本発明の別の態様によると、ゲートスタックを形成するための方法は二酸化シリコン膜を基板上に形成することを含む。酸窒化シリコン膜は、プラズマ窒化を使用して窒素を二酸化シリコン膜に組み込むことによって形成される。酸窒化シリコン膜に、酸窒化シリコン膜がまず（例えば、窒素または水素ガスを使用する）不活性または還元雰囲気下でアニーリングされる２ステップＰＮＡプロセスが施される。第１のアニーリングに続いて、酸窒化シリコンは、（例えば酸化ガスを使用する）酸化雰囲気において第２回目のアニーリングがなされる。被覆層は酸窒化シリコン上に形成される。
詳細な説明
[0016]本発明の実施形態は例示によって図示されており、添付の図面の図に制限されず、同一の参照番号は類似の要素を示している。
[0023]本発明の実施形態は、窒素プラズマ（またはプラズマ窒化）プロセスを使用して、ＳｉＯＮやＳｉＯｘＮｙ（酸窒化シリコン）などの窒素を含む誘電体膜を形成するための新規の方法を含む。酸窒化シリコンに、２つのポストプラズマ窒化アニーリングプロセスが施される。実施形態によって酸窒化シリコン膜のＥＯＴおよび窒素濃度プロファイルのコントロールが可能になる。
[0024]以下の説明では、説明目的で、多数の具体的な詳細が本発明の徹底した理解を提供するためになされている。しかしながら、当分野者にとって、本発明はこれらの具体的な詳細なしで実用化可能であることは明らかである。他の例においては、具体的な装置構造や方法は、本発明を分かりにくくしないように説明されていない。以下の説明および図面は本発明の例示であり、本発明を制限するものとして解釈されるべきではない。
[0025]一実施形態において、減結合プラズマ窒化（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｎｉｔｒｉｄａｔｉｏｎ）（ＤＰＮ）などのプラズマ窒化プロセスを使用して酸窒化シリコン誘電体膜を形成するための方法が提供されている。プラズマ窒化後に、酸窒化シリコン膜に、２つのポストプラズマ窒化アニーリング（ＰＮＡ）プロセスが施される。第１のＰＮＡプロセスは、酸窒化シリコンを緻密化するための不活性剤または還元剤を使用して行われる。２つのＰＮＡプロセスはまた、窒素を酸窒化シリコン膜の表面に、酸素を酸窒化シリコンと基板との界面に移動させる。従って、ホウ素はより効率的にブロックされる。さらに、窒素の濃度プロファイルは酸窒化シリコンの表面でピークとなる傾向がある。第２のＰＮＡプロセスは、窒素濃度プロファイルを修正するための酸化剤を使用して行われる。
[0026]別の実施形態において、プラズマ窒化プロセスと２ステップＰＮＡプロセスとを使用して形成された酸窒化シリコン膜をゲートスタックに一体化させて、トランジスタなどの半導体デバイスを形成するための方法が提供されている。
[0027]一実施形態において、二酸化シリコン（ＳｉＯ２）膜がその上に形成されている基板に、二酸化シリコン膜を酸窒化シリコン膜に変換するためのプラズマ窒化プロセスが施される。一実施形態において、使用されているプラズマ窒化プロセスは減結合プラズマ窒化（ＤＰＮ）であり、これは当分野界において既知である。ＤＰＮは、誘導結合を使用して、窒素プラズマを発生させて、高レベルの窒素を酸化膜に組み込むテクノロジーである。ＤＰＮにおいて、ＳｉＯ２膜などの膜の表面は、ＳｉＯ２膜を破壊して、かつ酸窒化シリコン膜を形成するＳｉＯ２膜に窒素イオンを結びつける窒素イオンにさらされている。一実施形態において、窒素ガスを使用して窒素ソースを提供する。従って、ＳｉＯ２膜は減結合窒素プラズマに暴露されている。一実施形態において、ＤＰＮは、約２００〜８００ワット（Ｗａｔｔ）のプラズマ電力で、約５〜２０ミリトールまたは１０〜２０ミリトールに及ぶ圧力のチャンバで実行される。窒素ガスは、約１００〜２００ｓｃｃｍにおよぶ流量でチャンバに流入可能である。一実施形態において、ＤＰＮは、約１０〜２０ｍＨｚのパルス無線周波数プラズマプロセスと、約５〜１５ｋＨｚのパルスとを使用する。ＤＰＮプロセスパラメータは、チャンバサイズおよび容積と、誘電体膜の厚さとに応じて修正可能である。
[0028]一実施形態において、窒素プラズマ処理された膜である酸窒化シリコン膜は２回アニーリングされる。第１のアニーリングプロセスにおいて、酸窒化シリコンはアニーリングされて窒素を緻密化する。第１のアニーリングプロセスは、Ｎ２、Ｈｅ、Ａｒまたはこれらの組み合わせなどの不活性ガスを使用する不活性雰囲気において実施される。あるいは、アニーリングプロセスは、Ｈ２、Ｈ２／Ｎ２、Ｈ２／ＡｒまたはＨ２／Ｈｅなどの不活性ガスや不活性ガスの混合物を使用する還元雰囲気において実施される。一実施形態において、第１のアニーリングプロセスはプラズマ窒化プロセスの直後に実施される。一実施形態において、第１のＰＮＡプロセスは、約１００ミリトール〜約８００トールに及ぶ圧力で１〜１２０秒間＞７００℃の温度で実施される。第２のＰＮＡプロセスが第１のＰＮＡプロセスに続く。一実施形態において、第１のＰＮＡプロセス後に、アニーリング雰囲気は、Ｏ２、Ｏ２／Ｎ２、Ｏ２／Ａｒ、Ｏ２／Ｈｅ、Ｎ２ＯまたはＮＯなどの酸化剤（または酸素含有剤）を含有するものに変化させられる。第２のＰＮＡプロセスは、約１０ミリトール〜約１００トールに及ぶ減圧で、約９００℃〜約１１００℃または約１０００℃〜１０５０℃の温度で実施される。第２のＰＮＡプロセスは約１〜１２０秒間実施可能である。一実施形態において、第２のＰＮＡプロセスの温度、時間および分圧をコントロールして、０．１Å〜２Åの酸窒化シリコンのＥＯＴの増大を達成する。
[0029]一実施形態において、第１のＰＮＡプロセスと第２のＰＮＡプロセスの両方とも、急速熱アニーリング（ＲＴＡ）プロセスを実施するように構成されている単一のウェーハ急速熱処理（ＲＴＰ）チャンバで実行される。アプライドマテリアルズ社．にっよって作られたＸＥや、ＸＥ ＰｌｕｓやＲａｄｉａｎｃｅなどの市販の減圧ＲＴＰチャンバハードウェアを使用して第１および第２のＰＮＡプロセスを実施することができる。
[0030]図３において、不活性または還元環境でプラズマ窒化を使用して形成された酸窒化シリコン膜をアニーリングしてから酸化環境でアニーリングすることによって、およそ１０％の改良である、０．７〜０．９Å薄いＥＯＴを有する酸窒化シリコン膜が可能になることを示す。このようなＥＯＴの低下は１０ÅＥＯＴ範囲における著しい１０％の改良である。
[0031]一実施形態において、８Åの厚さの二酸化シリコンが、プラズマ窒化を使用して形成される酸窒化シリコンのベース膜として使用されている。約７％の窒素を使用するプラズマ窒化を使用して二酸化シリコン膜を酸窒化シリコン膜に変換する。プラズマ窒化プロセスは、無線周波数誘導プラズマを使用して約１０ミリトールの圧力で実施される。その後、酸窒化シリコン膜は種々のＰＮＡアニーリングプロセスで処理される。
[0032]図３に示されているように、ポイント３０２は、酸素を使用する酸化雰囲気を使用してＰＮＡアニーリングプロセスで処理される酸窒化シリコン膜のＥＯＴ結果を図示している。一実施形態において、ポイント３０２の酸窒化シリコン膜はＯ２ガスの存在下で約１５秒間０．５トールおよび９００℃でアニーリングされる。ポイント３０２の酸窒化シリコン膜のＥＯＴは約１０．５Åである。
[0033]ポイント３０４は、酸窒化シリコン膜のＥＯＴが約９．７５Åである（上記の）２ステップＰＮＡアニーリングプロセスによって処理された酸窒化シリコン膜のＥＯＴ結果を図示している。ポイント３０２とポイント３０４の酸窒化シリコン間では約０．７５ＥＯＴÅ削減される。ポイント３０４では、プラズマ窒化プロセス後に、酸窒化シリコン膜がまず、Ｎ２ガスを使用する還元または不活性雰囲気でアニーリングされてから、Ｏ２ガスを使用する酸化雰囲気で第２のアニーリングが続く。一実施形態において、ポイント３０４の酸窒化シリコン膜はまず、約２分間１０５０℃かつ１００トールでＮ２ガスによってアニーリングされてから、約１５〜６０秒間９００℃かつ０．５トールでＯ２ガスによる第２のアニーリングが続く。
[0034]ポイント３０６は、酸窒化シリコン膜のＥＯＴが約９．５５Åである（上記の）２ステップＰＮＡアニーリングプロセスによって処理された酸窒化シリコン膜のＥＯＴ結果を図示している。ポイント３０２とポイント３０６の酸窒化シリコン間では約１．０ＥＯＴÅ削減される。ポイント３０６では、プラズマ窒化プロセス後に、酸窒化シリコン膜がまずＨ２ガスを使用する還元または不活性雰囲気でアニーリングされてから、Ｏ２ガスを使用する酸化雰囲気での第２のアニーリングが続く。一実施形態において、ポイント３０６の酸窒化シリコン膜はまず、約１分間９００℃かつ１００トールでＨ２によってアニーリングされてから、約１５〜６０秒間９００℃かつ０．５トールでＯ２ガスによる第２のアニーリングが続く。
[0035]図３の結果は、第１は還元または不活性雰囲気による、第２は酸化雰囲気による２ステップのＰＮＡが酸窒化シリコン膜のＥＯＴを極めて（約１０％）削減することを図示している。結果はまた、まず酸化剤によってアニーリングしてから還元または不活性剤を使用して第２のアニーリングをすることは同じ効果を提供しないことを図示している。例えば、ポイント３０８に示されているように、酸窒化シリコンはまずＯ２ガスでアニーリングされて、次いでＮ２ガスによって再度アニーリングされる。ポイント３０８の酸窒化シリコン膜は約１０．４ÅのＥＯＴ値を有しており、本質的にはポイント３０２の酸窒化シリコン膜と全く変わらない。加えて、ポイント３１０に示されているように、酸窒化シリコンはまずＯ２ガスでアニーリングされて、次いでＨ２ガスで再度アニーリングされる。ポイント３１０の酸窒化シリコン膜は約１０．４ÅのＥＯＴ値を有しており、本質的にはポイント３０２の酸窒化シリコン膜と全く変わらない。プラズマ窒化プロセス後にまず還元または不活性雰囲気（例えばＮ２またはＨ２ガス）で酸窒化シリコン膜をアニーリングすることは、（例えばＯ２を使用する酸化雰囲気での第２のアニーリングによる）酸化前に酸窒化シリコン膜の緻密化をもたらす。酸窒化シリコンの緻密化は少なくとも約０．７〜０．９Å薄いＥＯＴをもたらす。
[0036]図４において、例えばＯ２ガスを使用する酸化雰囲気で酸窒化シリコン膜をアニーリングする前に、例えばＨ２またはＮ２ガスを使用する還元または不活性雰囲気でまず酸窒化シリコン膜をアニーリングすることは、飽和駆動電流Ｉｄｓａｔの５％の改良に加えてより薄いＥＯＴ膜を示したことが図示されている。Ｉｄｓａｔの改良は極めて大きく、従来ＣＭＯＳスケーリングで観察された、従来のＥＯＴÅ当たり＋２〜＋３％のＩｄｓａｔ改良と比較して、０．５〜０．７Å薄いＥＯＴとなる。
[0037]図４に示されているように、ポイント４０２では、酸窒化シリコン膜がまずＮ２ガスを使用して１０５０℃でアニーリングされて、次いでＯ２ガスによって９００℃で再度アニーリングされる。ポイント４０２の酸窒化シリコンは約２４７．５μＡ／μｍのＮＭＯＳ Ｉｄｓａｔを有する。同様に、ポイント４０４では、酸窒化シリコン膜はまずＨ２ガスを使用して９００℃でアニーリングされて、次いでＯ２ガスによって９００℃で再度アニーリングされる。ポイント４０４の酸窒化シリコンはまた約２４７．５μＡ／μｍのＮＭＯＳ Ｉｄｓａｔを有する。従って、（プラズマ窒化後に）Ｎ２やＨ２などの還元または不活性ガスによってまず酸窒化シリコン膜をアニーリングしてから、Ｏ２などの酸化ガスでアニーリングすることは、高Ｉｄｓａｔの酸窒化シリコン膜をもたらす。図４に示されているように、ポイント４０６では、酸窒化シリコン膜はＯ２ガスを使用して９００℃でアニーリングされるだけである。ポイント４０６の酸窒化シリコンは約２３５．５μＡ／μｍのＮＭＯＳ Ｉｄｓａｔを有する。また、ポイント４０８では、酸窒化シリコン膜はＯ２ガスによって９００℃でまずアニーリングされてから、Ｈ２ガスによる９００℃の第２のアニーリングが続く。ポイント４０８の酸窒化シリコンは約２３６μＡ／μｍのＮＭＯＳ Ｉｄｓａｔを有する。分かるとおり、第１は還元または不活性雰囲気で、第２は酸化雰囲気での２ステップポスト窒化アニーリングは、Ｉｄｓａｔが極めて増大した（約５％改良）酸窒化シリコン膜を生成する。
[0038]図４においても、第１が還元または不活性雰囲気で、第２が酸化雰囲気での２ステップポスト窒化アニーリングは、上述のようにＥＯＴが極めて削減された酸窒化シリコン膜を生成することが図示されている。
[0039]一実施形態において、ゲートスタックは、上記の酸窒化シリコンを形成するための方法を組み込んで形成されている。ゲートスタックは、アプライドマテリアルズ社によって作られた集積Ｇａｔｅ Ｓｔａｃｋ Ｃｅｎｔｕｒａなどのクラスタツールに形成可能である。クラスタツールの一例は図５に示されている。このような実施形態において、ゲート酸化物の形成、酸窒化シリコン誘電体のＮドーピング、Ｎドープ膜の熱安定化およびゲート電極の形成による全ゲートスタックは、真空を破壊することなく複数のチャンバを具備する単一のツール内で製造される。（約１μｍ以下の）進んだテクノロジーノードがゲート誘電体として酸化膜６〜１４Åのわずかな単一層を有することになる。真空破壊と人的取り扱い／干渉なしにコントロールされた雰囲気を具備する単一のツール内でゲートスタックを処理することは、製作雰囲気への暴露および複数回のウェーハの取り扱いによる汚染やダメージの結果としてデバイス完全性に対する妥協を排除することになる。
[0040]図５は、複数の処理チャンバ、例えばロードロックチャンバ５０２および５０４と、ＲＴＰチャンバ５０６および５０８と、ＤＰＮチャンバ５１０と、（例えばポリシリコン膜を堆積するための）堆積チャンバ５１２と、クールダウンチャンバ５１４とを備えるクラスタツール５００を図示している。クラスタツール５００はまた、特定の処理チャンバの内外に基板５１８（例えばウェーハ）を移送するために使用されているウェーハ取り扱いツール５１６を含む。ウェーハ取り扱いツール５１６は、通常、処理チャンバのすべてと連通可能な移送チャンバに設置されている。ロードロックチャンバ５０２および５０４は処理する基板（例えばウェーハ）を収容している。堆積チャンバ５１２は、当分野において既知であるように、膜や層を形成するために使用可能な従来の化学または物理気相成長であってもよい。一実施形態において、堆積チャンバ５１２は、ポリシリコン膜や他の電極膜を形成するように構成可能な堆積チャンバである。チャンバ５０６および５０８は、（例えば、約１０トール以下の）減圧または超低圧で急速熱アニーリング（ＲＴＡ）をするように構成可能なチャンバである。ＤＰＮチャンバ５１０は、クラスタツール５００に組み込まれることが可能な従来のプラズマ窒化チャンバであってもよい。
[0041]図６を参照すると、酸窒化シリコン誘電体に変形されるＳｉＯ２誘電体を形成するためのシーケンスが説明されている。一実施形態において、ＳｉＯ２膜６０４は基板６０２上に熱成長する。基板６０２は、半導体デバイスを作る際に通常使用される単結晶シリコンや半導体ウェーハであってもよい。一実施形態において、ＳｉＯ２膜６０４は約４〜１５Åの物理的厚さを有する。
[0042]一実施形態において、ＳｉＯ２膜６０４は、クラスタツール５００（図５）のＲＴＰチャンバ５０６などの減圧ＲＴＰチャンバを使用して成長する、ＳｉＯ２膜６０４は急速熱酸化によって形成可能であり、これは、基板表面を急速に加熱および乾燥させて、酸素の存在下で酸化層を形成するためにチャンバが（複数の）ランプを使用する酸化プロセスである。シリコン基板（またはウェーハ）の急速加熱酸化は、Ｏ２、Ｏ２＋Ｎ２、Ｏ２＋Ａｒ、Ｎ２ＯまたはＮ２Ｏのガス混合物の存在下でドライプロセス急速熱酸化を使用して実施可能である。ガスまたはガス混合物は約１〜５ｓｌｍの全流量を有することが可能である。あるいは、シリコン基板の急速熱酸化は、例えば、１〜１３％のＨ２の約１〜５ｓｌｍの全流量を有するＯ２＋Ｈ２、Ｏ２＋Ｈ２＋Ｎ２またはＮ２Ｏ＋Ｈ２の存在下でＩｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）などのウェットプロセスを使用して実施可能である。一実施形態において、ＳｉＯ２誘電体膜を形成する急速熱酸化プロセスは、約７５０〜１０００℃の処理温度で、かつ４〜１５Åの範囲の厚さを有するＳｉＯ２誘電体膜をもたらす、約５〜９０秒間約０．５〜５０トールの処理圧で形成される。
[0043]一実施形態において、ＳｉＯ２誘電体膜６０４がＲＴＰチャンバ５０６に形成された後、基板６０２は、移送チャンバ圧力がプラズマ窒化プロセスとおよそ同じ圧力（例えば、約１０トール）の不活性（例えばＮ２やＡｒ）環境下でクラスタツール５００のＤＰＮチャンバ５１０に移送される。プラズマ窒化プロセスはＳｉＯ２膜６０４を窒素プラズマに暴露して、窒素をＳｉＯ２誘電体膜６０４に組み込んで酸窒化シリコン膜６０６を形成する。一実施形態において、ＤＰＮチャンバ５１０は、Ｎ２、ＨｅまたはＡｒなどの不活性ガスを受け入れることができる減圧誘導結合ＲＦプラズマ反応器である。
[0044]そして酸窒化シリコン膜６０６に、例えばクラスタツール５００のＲＴＰチャンバ５０８などのＲＴＰチャンバにおける２ステップポスト窒化アニーリング（ＰＮＡ）プロセスが施される。ＲＴＰチャンバ５０８は、アプライドマテリアルズの反応器ＸＥ、ＸＥ ＰｌｕｓやＲａｄｉａｎｃｅなどの減圧チャンバ反応器であってもよい。ＰＮＡはまず非酸化雰囲気（不活性または還元雰囲気）で生じ、約７００℃以上の温度で窒素プラズマ処理膜（酸窒化シリコン膜６０６）を緻密化してから、約９００℃以上の温度で酸化雰囲気での第２のアニーリングが続く。第１のＰＮＡプロセスについて、不活性ガスや還元ガス（例えば、Ｎ２やＨ２）はＲＴＰチャンバに流入して、酸窒化シリコン膜６０６を緻密化することができる。一実施形態において、第１のＰＮＡは、酸窒化シリコン膜６０６を有する基板を、約５トール未満の全圧力で約７００℃以上の適切なアニーリング温度に加熱することを含む。一実施形態において、約１ｓｌｍのＮ２やＨ２ガスなどの不活性ガスや還元ガスは約６０〜１２０秒間ＲＴＰチャンバに流入する。第１のＰＮＡに続いて、ＲＴＰチャンバから還元または不活性ガスが排出されて、Ｏ２などの酸化ガスが第２のＰＮＡのためにＲＴＰチャンバに流入する。温度は約９００℃以上まで低下してもよい。酸化ガスは、約１５秒間約１ｓｌｍの全流量でＲＴＰチャンバに流入可能である。記述されている流量は特定の反応器や処理チャンバサイズ（例えば２００ｍｍの反応器）の例にすぎないことが認識されるべきである。流量は、容積の差によって他のサイズの反応器に対して比例的に調整（増大または削減）される。
[0045]一実施形態において、２ステップＰＮＡプロセスに続いて、酸窒化シリコン膜６０６はポリシリコン膜６０６などの導電性層で被覆される。ポリシリコン膜６０６はクラスタツール５００（図５）の堆積チャンバ５１２などの堆積チャンバにおいて形成可能である。ポリシリコンではなく、膜６０６はアモルファスシリコン膜や他の適切な導電性膜であってもよい。堆積チャンバ５１２は、クラスタツール５００に組み込まれることが可能な低圧化学気相成長チャンバ（ＬＰＣＶＤ）であってもよい。ポリシリコン膜６０６の形成後、ゲートスタックはクールダウンチャンバ５１４などのクールダウンチャンバに移送されて、更なる処理、テスト、または当分野において既知の他のプロセスのために、ロードロック５１４などの記憶領域に移送されてもよい。
[0046]ゲート誘電体膜およびポリシリコン被覆膜を含むゲートスタックは、上記のクラスタツール５００に必ずしも組み込まれる必要はない複数の処理チャンバにおいて形成可能であることが認識されるべきである。例えば、ＳｉＯ２誘電体膜は１つのチャンバで最初に形成されてもよい。ＳｉＯ２膜はプラズマ窒化チャンバで酸窒化シリコンに変換可能である。そして酸窒化シリコンは、ＲＴＰチャンバを使用する２ステップＰＮＡプロセスにおいてアニーリングされる。また、ポリシリコン膜は、同じＲＴＰチャンバにおいてＳｉＯＮやＳｉＯｘＮｙ膜上に形成される。
[0047]一実施形態において、本明細書に説明されているようなゲートスタックで形成されているトランジスタは、クラスタツール５００の使用による連続的かつ均一な処理環境や雰囲気ゆえに最適化された性能を有する。ゲートスタックの処理はプロセス間の破壊なしに形成される。従って、低ＥＯＴ、漏洩または駆動電流Ｉｄｓａｔに関してより良好なスケーリングが、種々のプロセス間の破壊を伴うプロセスに比較して達成可能である。
[0048]本発明の特定の理論に制限される意図はないが、窒素プラズマ処理によって、膜は、純粋ＳｉＯ２の膜と比較して、膜のウェットＨＦエッチング率の上昇から推論される破壊された結びつきによってダメージを受けると考えられている。不活性雰囲気でのポスト窒化アニーリング後に、同じ膜のウェットＨＦエッチング率はＳｉＯ２の場合よりも低い。同じ窒化膜がまずＯ２でポストアニーリングされると、膜全体は、ＳｉＯ２の成長が既知であるＳｉＯｘＮｙ／Ｓｉ界面においてではなく、膜の破壊された結びつきによってより速くＯ２を成長させ、またこれと反応することができる。酸化雰囲気でのアニーリングの前に不活性または還元環境でＳｉＯｘＮｙ膜をまず緻密化することによって、結びつきは修復されて、Ｏ２のみでの更なるアニーリングが、ＳｉＯ２成長または界面修理が駆動電流Ｉｄｓａｔを改良する際により重要であるＳｉＯｘＮｙ／Ｓｉ界面で生じる。さらに、還元環境においてＳｉＯｘＮｙ膜をまず緻密化することによって、膜が酸化雰囲気でアニーリングされると、窒素は膜の上部表面に向かってさらに押し出される傾向がある。従って、窒素濃度プロファイルは上部表面でピークとなりやすい。
[0049]一定の例示的実施形態が説明されて、添付の図面に示されているが、このような実施形態は例示にすぎず、本発明を制限するものではなく、また本発明は、当分野者にとって修正は可能であるために、示され、かつ説明されている具体的な構成および配置に制限されるものではないことが理解されるべきである。
例示的ゲートスタックトランジスタを図示している。 プラズマ窒化後の高温ポストアニーリングがピーク相互コンダクタンスを改良する様子を図示している。 プラズマ窒化によって形成された酸窒化シリコン膜のＥＯＴに対する２ステップポストプラズマ窒化アニーリングの効果を示している。 プラズマ窒化によって形成された酸窒化シリコン膜の駆動電流ＩｄｓａｔおよびＥＯＴに対する２ステップポストプラズマ窒化アニーリングの効果を示している。 本発明の実施形態の一部に使用可能なクラスタツールを示している。 本発明の実施形態に従ったゲートスタックを形成するための例示的シーケンスを示している。
符号の説明
１００…トランジスタ、１０２…ソース、１０４…ドレイン、１０６…ゲートスタック、１０８…基板、１１０…誘電体、５００…クラスタツール、５０２、５０４…ロードロックチャンバ、５０６、５０８…ＲＴＰチャンバ、５１０…ＤＰＮチャンバ、５１２…堆積チャンバ、５１６…ウェーハ取り扱いツール、５１８…基板。

Claims (30)

  1. 誘電体膜を形成するための方法であって、
    プラズマ窒化プロセスを使用して誘電体膜に窒素を組み込んで、酸窒化シリコン膜を形成するステップと、
    約７００℃〜１１００℃の温度で不活性または還元雰囲気において前記酸窒化シリコン膜をアニーリングするステップと、
    約９００℃〜１１００℃の温度で酸化雰囲気において前記酸窒化シリコンをアニーリングするステップと、
    を備える方法。
  2. 前記誘電体膜に組み込まれている前記窒素が、前記誘電体膜の上部表面で生じる窒素濃度ピークを形成する、請求項１に記載の誘電体膜を形成するための方法。
  3. 前記誘電体膜に組み込まれている前記窒素が５％以上の窒素濃度を有する、請求項１に記載の誘電体膜を形成するための方法。
  4. 前記誘電体膜が約１４オングストローム以下である、請求項１に記載の誘電体膜を形成するための方法。
  5. 不活性または還元雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、不活性ガスまたは不活性ガスの混合物において前記酸窒化シリコン膜をアニーリングする工程を含む、請求項１に記載の誘電体膜を形成するための方法。
  6. 酸化雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、酸素（Ｏ２）または酸素含有ガスによって前記酸窒化シリコン膜をアニーリングする工程を含む、請求項１に記載の方法。
  7. 前記誘電体膜が二酸化シリコン（ＳｉＯ２）である、請求項１に記載の誘電体膜を形成するための方法。
  8. 前記プラズマ窒化プロセスが減結合プラズマ窒化を含む、請求項１に記載の誘電体膜を形成するための方法。
  9. ゲートスタックを形成するための方法であって、
    二酸化シリコン膜を基板上に形成するステップと、
    プラズマ窒化プロセスを使用して窒素を前記二酸化シリコン膜に組み込んで、酸窒化シリコン膜を形成するステップであって、前記プラズマ窒化が、窒素ガスの存在下で約１０ｍトール未満の圧力で生じるステップと、
    約７００℃〜１１００℃の温度で不活性または還元雰囲気において前記酸窒化シリコン膜をアニーリングするステップと、
    ７００℃〜１１００℃の温度で酸化雰囲気において前記酸窒化シリコン膜をアニーリングするステップと、
    被覆層を前記酸窒化シリコン上に形成するステップと、
    を備える方法。
  10. 不活性または還元雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、不活性ガスまたは不活性ガスの混合物において前記酸窒化シリコン膜をアニーリングする工程を含む、請求項９に記載のゲートスタックを形成するための方法。
  11. 酸化雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、酸素（Ｏ２）または酸素含有ガスによって前記酸窒化シリコン膜をアニーリングする工程を含む、請求項９に記載のゲートスタックを形成するための方法。
  12. 前記誘電体膜に組み込まれている前記窒素が５％以上の窒素濃度を有する、請求項９に記載のゲートスタックを形成するための方法。
  13. ゲートスタックを形成するための方法であって、
    基板をクラスタツールの第１の処理チャンバに置くステップであって、前記クラスタツールが複数の処理チャンバを有するステップと、
    前記第１の処理チャンバにおいて二酸化シリコン膜を前記基板上に形成するステップと、
    真空を破壊せずに、前記第１の処理チャンバから、プラズマ窒化プロセスを実行可能な第２の処理チャンバに前記基板を移送するステップと、
    窒素反応ガスを前記第２の処理チャンバに導入して前記プラズマ窒化プロセスを実行する一方で、前記第２の処理チャンバの圧力を約１０トール未満に維持して酸窒化シリコン膜を形成するステップと、
    真空を破壊せずに、前記第２の処理チャンバから、急速熱反応プロセスを実行可能な第３の処理チャンバに前記基板を移送して、不活性または還元雰囲気において前記酸窒化シリコンに対して第１のポストプラズマ窒化アニーリングを実行して、また酸化雰囲気において前記酸窒化シリコンに対して第２のポストプラズマ窒化アニーリングを実行するステップと、
    真空を破壊せずに、前記第３の処理チャンバから、堆積プロセスを実行可能な第４の処理チャンバに前記基板を移送して、前記酸窒化シリコン上にゲート電極を形成するステップと、
    を備える方法。
  14. 前記ゲート電極がポリシリコン膜またはアモルファスシリコン膜のうちの一方である、請求項１３に記載の方法。
  15. 前記二酸化シリコン膜に組み込まれる窒素が約５％を超える窒素濃度まで、十分な時間前記プラズマ窒化プロセスを継続するステップをさらに備える、請求項１３に記載の方法。
  16. 前記第１のポストプラズマ窒化アニーリングが約７００℃〜約１１００℃の温度で生じる、請求項１３に記載の方法。
  17. 前記第２のポストプラズマ窒化アニーリングが約９００度〜約１１００℃の温度で生じる、請求項１３に記載の方法。
  18. 前記誘電体膜に組み込まれている前記窒素が前記誘電体膜の上部表面で生じる窒素濃度ピークを形成する、請求項１３に記載のゲートスタックを形成するための方法。
  19. 不活性または還元雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、不活性ガスまたは不活性ガスの混合物において前記酸窒化シリコン膜をアニーリングする工程を含む、請求項１３に記載の誘電体膜を形成するための方法。
  20. 酸化雰囲気において前記酸窒化シリコン膜をアニーリングする前記ステップが、酸素（Ｏ２）または酸素含有ガスによって前記酸窒化シリコン膜をアニーリングする工程を含む、請求項１３に記載の方法。
  21. 前記プラズマ窒化プロセスが減結合プラズマ窒化を含む、請求項１３に記載の誘電体膜を形成するための方法。
  22. 誘電体膜を処理するための方法であって、
    前記誘電体膜をプラズマ窒化に暴露して、窒素を前記誘電体膜に組み込むステップと、
    前記誘電体膜に、還元または不活性雰囲気が使用されている第１のポストプラズマ窒化アニーリングを施すステップであって、前記第１のポストプラズマ窒化アニーリングが前記誘電体膜の窒素を緻密化するステップと、
    前記誘電体膜に、酸化雰囲気が使用されている第２のポストプラズマ窒化アニーリングを施すステップと、
    を備える方法。
  23. 前記プラズマ窒化が減結合プラズマ窒化である、請求項１９に記載の誘電体膜を処理するための方法。
  24. 前記誘電体膜が二酸化シリコン（ＳｉＯ２）である、請求項１９に記載の誘電体膜を処理するための方法。
  25. 前記窒素が組み込まれた後に、酸窒化シリコンが形成される、請求項１９に記載の誘電体膜を処理するための方法。
  26. 前記第１のポストプラズマ窒化アニーリングが約７００℃〜１１００℃の温度で生じる、請求項１９に記載の誘電体膜を処理するための方法。
  27. 前記第２のポストプラズマ窒化アニーリングが約９００度〜１１００℃の温度で生じる、請求項１９に記載の誘電体膜を処理するための方法。
  28. 前記還元または不活性雰囲気が、不活性ガスを使用して前記還元または不活性雰囲気を作成するステップを含む、請求項１９に記載の誘電体膜を処理するための方法。
  29. 前記酸化雰囲気が、酸素含有ガスまたはガス混合物を使用して前記酸化雰囲気を作成するステップを含む、請求項１９に記載の誘電体膜を処理するための方法。
  30. 前記誘電体膜に組み込まれている前記窒素が５％以上の窒素濃度を有する、請求項１９に記載の誘電体膜を処理するための方法。
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PCT/US2004/006974 WO2004081984A2 (en) 2003-03-07 2004-03-05 Two-step post nitridation annealing for lower eot plasma nitrided gate dielectrics

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272594A (ja) * 2008-05-09 2009-11-19 Promos Technologies Inc 半導体装置のゲート酸化膜上に窒化珪素層を形成し、窒化物層を熱処理する方法
JP2010021378A (ja) * 2008-07-11 2010-01-28 Tokyo Electron Ltd シリコン酸窒化膜の形成方法および形成装置
JP2013537716A (ja) * 2010-08-04 2013-10-03 日本テキサス・インスツルメンツ株式会社 その側壁での窒素濃度が高められたＳｉＯＮゲート誘電体を含むＭＯＳトランジスタ

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2004247528A (ja) * 2003-02-14 2004-09-02 Sony Corp 半導体装置の製造方法
US7429540B2 (en) * 2003-03-07 2008-09-30 Applied Materials, Inc. Silicon oxynitride gate dielectric formation using multiple annealing steps
US7906441B2 (en) 2003-05-13 2011-03-15 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
JP4745247B2 (ja) * 2004-11-05 2011-08-10 株式会社日立国際電気 半導体装置の製造方法
JP2006203120A (ja) * 2005-01-24 2006-08-03 Toshiba Corp 半導体装置の製造方法
US7402472B2 (en) * 2005-02-25 2008-07-22 Freescale Semiconductor, Inc. Method of making a nitrided gate dielectric
WO2006137287A1 (ja) * 2005-06-22 2006-12-28 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US7429538B2 (en) * 2005-06-27 2008-09-30 Applied Materials, Inc. Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric
US20070010103A1 (en) * 2005-07-11 2007-01-11 Applied Materials, Inc. Nitric oxide reoxidation for improved gate leakage reduction of sion gate dielectrics
KR100716904B1 (ko) * 2005-12-28 2007-05-10 동부일렉트로닉스 주식회사 반도체 장치의 보호막 및 그 제조 방법
JP5126930B2 (ja) * 2006-02-06 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers
WO2008039845A2 (en) 2006-09-26 2008-04-03 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
JP2008166529A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
WO2008081724A1 (ja) * 2006-12-28 2008-07-10 Tokyo Electron Limited 絶縁膜の形成方法および半導体装置の製造方法
US20080194091A1 (en) * 2007-02-13 2008-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating nitrided oxide layer
US20080268603A1 (en) * 2007-04-30 2008-10-30 Hiroaki Niimi Transistor performance using a two-step damage anneal
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface
US20080276867A1 (en) * 2007-05-09 2008-11-13 Jason Schaller Transfer chamber with vacuum extension for shutter disks
US7910446B2 (en) * 2007-07-16 2011-03-22 Applied Materials, Inc. Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices
US7575986B2 (en) * 2007-08-08 2009-08-18 Applied Materials, Inc. Gate interface relaxation anneal method for wafer processing with post-implant dynamic surface annealing
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
EP2251671B1 (en) 2009-05-13 2017-04-26 SiO2 Medical Products, Inc. Outgassing method for inspecting a coated surface
JP5489859B2 (ja) * 2009-05-21 2014-05-14 株式会社半導体エネルギー研究所 導電膜及び導電膜の作製方法
JP2011014884A (ja) * 2009-06-05 2011-01-20 Semiconductor Energy Lab Co Ltd 光電変換装置
US11624115B2 (en) 2010-05-12 2023-04-11 Sio2 Medical Products, Inc. Syringe with PECVD lubrication
US9878101B2 (en) 2010-11-12 2018-01-30 Sio2 Medical Products, Inc. Cyclic olefin polymer vessels and vessel coating methods
US8564063B2 (en) 2010-12-07 2013-10-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US8394688B2 (en) 2011-06-27 2013-03-12 United Microelectronics Corp. Process for forming repair layer and MOS transistor having repair layer
TWI489528B (zh) * 2011-07-12 2015-06-21 Winbond Electronics Corp 記憶體的製造方法
US8741784B2 (en) 2011-09-20 2014-06-03 United Microelectronics Corp. Process for fabricating semiconductor device and method of fabricating metal oxide semiconductor device
CN102364664A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 改善mos器件载流子迁移率的方法以及mos器件制造方法
CN103930595A (zh) 2011-11-11 2014-07-16 Sio2医药产品公司 用于药物包装的钝化、pH保护性或润滑性涂层、涂布方法以及设备
US11116695B2 (en) 2011-11-11 2021-09-14 Sio2 Medical Products, Inc. Blood sample collection tube
CN104854257B (zh) 2012-11-01 2018-04-13 Sio2医药产品公司 涂层检查方法
WO2014078666A1 (en) 2012-11-16 2014-05-22 Sio2 Medical Products, Inc. Method and apparatus for detecting rapid barrier coating integrity characteristics
US9764093B2 (en) 2012-11-30 2017-09-19 Sio2 Medical Products, Inc. Controlling the uniformity of PECVD deposition
EP2925903B1 (en) 2012-11-30 2022-04-13 Si02 Medical Products, Inc. Controlling the uniformity of pecvd deposition on medical syringes, cartridges, and the like
US9634083B2 (en) 2012-12-10 2017-04-25 United Microelectronics Corp. Semiconductor structure and process thereof
EP2961858B1 (en) 2013-03-01 2022-09-07 Si02 Medical Products, Inc. Coated syringe.
US9937099B2 (en) 2013-03-11 2018-04-10 Sio2 Medical Products, Inc. Trilayer coated pharmaceutical packaging with low oxygen transmission rate
KR102167557B1 (ko) 2013-03-11 2020-10-20 에스아이오2 메디컬 프로덕츠, 인크. 코팅된 패키징
US20160017490A1 (en) 2013-03-15 2016-01-21 Sio2 Medical Products, Inc. Coating method
CN104183470B (zh) * 2013-05-21 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9312145B2 (en) 2014-03-07 2016-04-12 Globalfoundries Inc. Conformal nitridation of one or more fin-type transistor layers
CN103887161A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种抑制掺杂原子在栅介质中扩散的方法
US11066745B2 (en) 2014-03-28 2021-07-20 Sio2 Medical Products, Inc. Antistatic coatings for plastic vessels
CN104465355A (zh) * 2014-12-24 2015-03-25 上海华虹宏力半导体制造有限公司 栅氧化层的工艺方法
US9761687B2 (en) * 2015-01-04 2017-09-12 United Microelectronics Corp. Method of forming gate dielectric layer for MOS transistor
CA3204930A1 (en) 2015-08-18 2017-02-23 Sio2 Medical Products, Inc. Pharmaceutical and other packaging with low oxygen transmission rate
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111936664A (zh) 2018-03-19 2020-11-13 应用材料公司 在航空航天部件上沉积涂层的方法
US11015252B2 (en) 2018-04-27 2021-05-25 Applied Materials, Inc. Protection of components from corrosion
US11009339B2 (en) 2018-08-23 2021-05-18 Applied Materials, Inc. Measurement of thickness of thermal barrier coatings using 3D imaging and surface subtraction methods for objects with complex geometries
US11145504B2 (en) 2019-01-14 2021-10-12 Applied Materials, Inc. Method of forming film stacks with reduced defects
WO2020219332A1 (en) 2019-04-26 2020-10-29 Applied Materials, Inc. Methods of protecting aerospace components against corrosion and oxidation
US11794382B2 (en) 2019-05-16 2023-10-24 Applied Materials, Inc. Methods for depositing anti-coking protective coatings on aerospace components
US11697879B2 (en) 2019-06-14 2023-07-11 Applied Materials, Inc. Methods for depositing sacrificial coatings on aerospace components
US11466364B2 (en) 2019-09-06 2022-10-11 Applied Materials, Inc. Methods for forming protective coatings containing crystallized aluminum oxide
US11519066B2 (en) 2020-05-21 2022-12-06 Applied Materials, Inc. Nitride protective coatings on aerospace components and methods for making the same
US11739429B2 (en) 2020-07-03 2023-08-29 Applied Materials, Inc. Methods for refurbishing aerospace components

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020197883A1 (en) * 2001-06-20 2002-12-26 Hiroaki Niimi Method of ammonia annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
JP2004247528A (ja) * 2003-02-14 2004-09-02 Sony Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4725560A (en) * 1986-09-08 1988-02-16 International Business Machines Corp. Silicon oxynitride storage node dielectric
US5304874A (en) * 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
JP3641342B2 (ja) * 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
JP2001511608A (ja) * 1997-07-29 2001-08-14 シリコン ジェネシス コーポレイション プラズマ侵入型イオン注入を使用するクラスタツール方法及び装置
US6911371B2 (en) * 1997-12-19 2005-06-28 Micron Technology, Inc. Capacitor forming methods with barrier layers to threshold voltage shift inducing material
US6087701A (en) * 1997-12-23 2000-07-11 Motorola, Inc. Semiconductor device having a cavity and method of making
US6063704A (en) * 1999-08-02 2000-05-16 National Semiconductor Corporation Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact
US6365518B1 (en) * 2001-03-26 2002-04-02 Applied Materials, Inc. Method of processing a substrate in a processing chamber
US20030000645A1 (en) * 2001-06-27 2003-01-02 Dornfest Charles N. Apparatus and method for reducing leakage in a capacitor stack
US6821873B2 (en) * 2002-01-10 2004-11-23 Texas Instruments Incorporated Anneal sequence for high-κ film property optimization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020197883A1 (en) * 2001-06-20 2002-12-26 Hiroaki Niimi Method of ammonia annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
JP2004247528A (ja) * 2003-02-14 2004-09-02 Sony Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272594A (ja) * 2008-05-09 2009-11-19 Promos Technologies Inc 半導体装置のゲート酸化膜上に窒化珪素層を形成し、窒化物層を熱処理する方法
JP2010021378A (ja) * 2008-07-11 2010-01-28 Tokyo Electron Ltd シリコン酸窒化膜の形成方法および形成装置
JP2013537716A (ja) * 2010-08-04 2013-10-03 日本テキサス・インスツルメンツ株式会社 その側壁での窒素濃度が高められたＳｉＯＮゲート誘電体を含むＭＯＳトランジスタ

Also Published As

Publication number Publication date
KR20050106091A (ko) 2005-11-08
US20070169696A1 (en) 2007-07-26
EP1604396A2 (en) 2005-12-14
WO2004081984A3 (en) 2005-02-24
US20040175961A1 (en) 2004-09-09
US20080090425A9 (en) 2008-04-17
WO2004081984A2 (en) 2004-09-23

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