JPH08222738A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH08222738A JPH08222738A JP7046191A JP4619195A JPH08222738A JP H08222738 A JPH08222738 A JP H08222738A JP 7046191 A JP7046191 A JP 7046191A JP 4619195 A JP4619195 A JP 4619195A JP H08222738 A JPH08222738 A JP H08222738A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細で且つ動作が高速な電界効果型半導体装
置を製造する。 【構成】 Ｓｉ基板３４上のＳｉＯ2 膜３５のうちで素
子活性領域の部分を除去し、Ｓｉ基板３４上にＳｉ層３
６を形成する。そして、パンチスルーストッパー層とし
ての不純物領域３８をＳｉ層３６の表面に形成し、Ｓｉ
層３６上にＳｉ層４１を形成して、このＳｉ層４１にチ
ャネル領域を形成する。このため、チャネル領域の不純
物濃度が高まることを抑制しつつパンチスルーストッパ
ー層を形成することができて、チャネル領域中における
キャリアの移動度が高い。
置を製造する。 【構成】 Ｓｉ基板３４上のＳｉＯ2 膜３５のうちで素
子活性領域の部分を除去し、Ｓｉ基板３４上にＳｉ層３
６を形成する。そして、パンチスルーストッパー層とし
ての不純物領域３８をＳｉ層３６の表面に形成し、Ｓｉ
層３６上にＳｉ層４１を形成して、このＳｉ層４１にチ
ャネル領域を形成する。このため、チャネル領域の不純
物濃度が高まることを抑制しつつパンチスルーストッパ
ー層を形成することができて、チャネル領域中における
キャリアの移動度が高い。
Description
【０００１】
【産業上の利用分野】本願の発明は、微細化に伴うソー
ス領域とドレイン領域との間のパンチスルーを防止する
ためのパンチスルーストッパー層を有している電界効果
型半導体装置の製造方法に関するものである。
ス領域とドレイン領域との間のパンチスルーを防止する
ためのパンチスルーストッパー層を有している電界効果
型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図３は、パンチスルーストッパー層を有
しており且つデュアルゲート構造であるＣＭＯＳトラン
ジスタであって本願の発明の一従来例で製造したものを
示している。この一従来例では、Ｎ型の半導体基板１１
のうちで素子分離領域にトレンチ１２を形成し、このト
レンチ１２を絶縁膜１３で埋める。そして、半導体基板
１１に不純物をイオン注入してＰウェル１４及びＮウェ
ル１５とパンチスルーストッパー層としての不純物領域
１６、１７とを形成し、閾値電圧を調整するための不純
物を半導体基板１１にイオン注入する。
しており且つデュアルゲート構造であるＣＭＯＳトラン
ジスタであって本願の発明の一従来例で製造したものを
示している。この一従来例では、Ｎ型の半導体基板１１
のうちで素子分離領域にトレンチ１２を形成し、このト
レンチ１２を絶縁膜１３で埋める。そして、半導体基板
１１に不純物をイオン注入してＰウェル１４及びＮウェ
ル１５とパンチスルーストッパー層としての不純物領域
１６、１７とを形成し、閾値電圧を調整するための不純
物を半導体基板１１にイオン注入する。
【０００３】その後、半導体基板１１の表面にゲート酸
化膜１８を形成し、Ｎ型のゲート電極２１及びＰ型のゲ
ート電極２２を形成する。そして、ゲート電極２１、２
２等をマスクにした不純物のイオン注入で、ＬＤＤ構造
のための低濃度の不純物領域２３、２４を形成する。
化膜１８を形成し、Ｎ型のゲート電極２１及びＰ型のゲ
ート電極２２を形成する。そして、ゲート電極２１、２
２等をマスクにした不純物のイオン注入で、ＬＤＤ構造
のための低濃度の不純物領域２３、２４を形成する。
【０００４】その後、絶縁性の側壁２５をゲート電極２
１、２２の側面に形成し、ソース／ドレイン領域として
の不純物領域２６、２７を形成する。そして、更に、層
間絶縁膜（図示せず）を堆積させ、不純物領域２６、２
７に達するコンタクト孔（図示せず）を層間絶縁膜に開
孔し、Ａｌ膜から成る配線等を形成して、ＣＭＯＳトラ
ンジスタ３１を構成するＮＭＯＳトランジスタ３２及び
ＰＭＯＳトランジスタ３３を完成させていた。
１、２２の側面に形成し、ソース／ドレイン領域として
の不純物領域２６、２７を形成する。そして、更に、層
間絶縁膜（図示せず）を堆積させ、不純物領域２６、２
７に達するコンタクト孔（図示せず）を層間絶縁膜に開
孔し、Ａｌ膜から成る配線等を形成して、ＣＭＯＳトラ
ンジスタ３１を構成するＮＭＯＳトランジスタ３２及び
ＰＭＯＳトランジスタ３３を完成させていた。
【０００５】
【発明が解決しようとする課題】ところで、図３からも
明らかな様に、パンチスルーストッパー層としての不純
物領域１６、１７はチャネル領域よりも深い位置に形成
するので、半導体基板１１の表面上からのイオン注入で
これらの不純物領域１６、１７を形成する上述の一従来
例では、このイオン注入を高エネルギーで行う必要があ
る。
明らかな様に、パンチスルーストッパー層としての不純
物領域１６、１７はチャネル領域よりも深い位置に形成
するので、半導体基板１１の表面上からのイオン注入で
これらの不純物領域１６、１７を形成する上述の一従来
例では、このイオン注入を高エネルギーで行う必要があ
る。
【０００６】ところが、イオン注入を高エネルギーで行
うと、投影飛程の標準偏差も大きくなるので、不純物領
域１６、１７を形成するための不純物がチャネル領域で
静止する確率が高くなり、チャネル領域の不純物濃度が
Ｐウェル１４やＮウェル１５の不純物濃度よりも高くな
っていた。このため、上述の一従来例で製造したＣＭＯ
Ｓトランジスタでは、チャネル領域中におけるキャリア
の移動度が低くて、動作が十分に高速であるとは必ずし
も言えなかった。
うと、投影飛程の標準偏差も大きくなるので、不純物領
域１６、１７を形成するための不純物がチャネル領域で
静止する確率が高くなり、チャネル領域の不純物濃度が
Ｐウェル１４やＮウェル１５の不純物濃度よりも高くな
っていた。このため、上述の一従来例で製造したＣＭＯ
Ｓトランジスタでは、チャネル領域中におけるキャリア
の移動度が低くて、動作が十分に高速であるとは必ずし
も言えなかった。
【０００７】また、不純物領域１６、１７を形成するた
めのイオン注入を高エネルギーで行うと、チャネル領域
が受ける損傷も大きくなり、この損傷を回復させるため
の熱処理を行うと、不純物領域１６、１７を形成するた
めの不純物が拡散するので、このことによってもチャネ
ル領域の不純物濃度が高くなっていた。
めのイオン注入を高エネルギーで行うと、チャネル領域
が受ける損傷も大きくなり、この損傷を回復させるため
の熱処理を行うと、不純物領域１６、１７を形成するた
めの不純物が拡散するので、このことによってもチャネ
ル領域の不純物濃度が高くなっていた。
【０００８】
【課題を解決するための手段】請求項１の電界効果型半
導体装置の製造方法は、半導体基板の表面に絶縁膜を形
成する工程と、前記絶縁膜のうちで素子活性領域の部分
を除去する工程と、前記除去で露出させた前記半導体基
板上に選択的に、前記絶縁膜の表面よりも低い高さまで
第１の半導体層をエピタキシャル成長させる工程と、前
記第１の半導体層の表面にパンチスルーストッパー層を
形成する工程と、前記パンチスルーストッパー層を形成
した前記第１の半導体層上に選択的に、前記絶縁膜の表
面と等しい高さまで第２の半導体層をエピタキシャル成
長させる工程と、前記第２の半導体層上にゲート絶縁膜
及びゲート電極を順次に形成して、このゲート電極下の
前記第２の半導体層をチャネル領域にする工程とを具備
することを特徴としている。
導体装置の製造方法は、半導体基板の表面に絶縁膜を形
成する工程と、前記絶縁膜のうちで素子活性領域の部分
を除去する工程と、前記除去で露出させた前記半導体基
板上に選択的に、前記絶縁膜の表面よりも低い高さまで
第１の半導体層をエピタキシャル成長させる工程と、前
記第１の半導体層の表面にパンチスルーストッパー層を
形成する工程と、前記パンチスルーストッパー層を形成
した前記第１の半導体層上に選択的に、前記絶縁膜の表
面と等しい高さまで第２の半導体層をエピタキシャル成
長させる工程と、前記第２の半導体層上にゲート絶縁膜
及びゲート電極を順次に形成して、このゲート電極下の
前記第２の半導体層をチャネル領域にする工程とを具備
することを特徴としている。
【０００９】請求項２の電界効果型半導体装置の製造方
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ゲート電極の側面に絶縁性の側壁を形成する
工程と、前記ゲート電極及び前記側壁以外の部分の前記
ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜の除
去で露出した前記第２の半導体層上に選択的に、第３の
半導体層をエピタキシャル成長させる工程と、前記側壁
と前記絶縁膜との間における前記素子活性領域にソース
領域及びドレイン領域を形成する工程と、少なくとも前
記第３の半導体層と金属との化合物層を前記ソース領域
及びドレイン領域の表面に形成する工程とを具備するこ
とを特徴としている。
法は、請求項１の電界効果型半導体装置の製造方法にお
いて、前記ゲート電極の側面に絶縁性の側壁を形成する
工程と、前記ゲート電極及び前記側壁以外の部分の前記
ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜の除
去で露出した前記第２の半導体層上に選択的に、第３の
半導体層をエピタキシャル成長させる工程と、前記側壁
と前記絶縁膜との間における前記素子活性領域にソース
領域及びドレイン領域を形成する工程と、少なくとも前
記第３の半導体層と金属との化合物層を前記ソース領域
及びドレイン領域の表面に形成する工程とを具備するこ
とを特徴としている。
【００１０】
【作用】請求項１の電界効果型半導体装置の製造方法で
は、半導体基板の表面に形成した絶縁膜のうちで素子活
性領域の部分を除去して素子分離領域の部分を残してい
るので、トレンチ素子分離構造と同等程度に幅が狭い素
子分離領域を形成することができる。
は、半導体基板の表面に形成した絶縁膜のうちで素子活
性領域の部分を除去して素子分離領域の部分を残してい
るので、トレンチ素子分離構造と同等程度に幅が狭い素
子分離領域を形成することができる。
【００１１】また、第１の半導体層の表面にパンチスル
ーストッパー層を形成し、この第１の半導体層上に形成
した第２の半導体層にチャネル領域を形成しているの
で、チャネル領域の不純物濃度が高まることを抑制しつ
つパンチスルーストッパー層を形成することができる。
ーストッパー層を形成し、この第１の半導体層上に形成
した第２の半導体層にチャネル領域を形成しているの
で、チャネル領域の不純物濃度が高まることを抑制しつ
つパンチスルーストッパー層を形成することができる。
【００１２】請求項２の電界効果型半導体装置の製造方
法では、第２の半導体層上に第３の半導体層を形成した
後にソース領域及びドレイン領域を形成しているので、
第３の半導体層を形成しない場合に比べて、形成当初の
ソース領域及びドレイン領域の表面が第３の半導体層の
厚さだけ持ち上げられている。
法では、第２の半導体層上に第３の半導体層を形成した
後にソース領域及びドレイン領域を形成しているので、
第３の半導体層を形成しない場合に比べて、形成当初の
ソース領域及びドレイン領域の表面が第３の半導体層の
厚さだけ持ち上げられている。
【００１３】このため、後にソース領域及びドレイン領
域の表面に形成する化合物層の厚さだけ形成当初のソー
ス領域及びドレイン領域を深く形成しておく必要がある
にも拘らず、第３の半導体層を形成しない場合に比べ
て、浅いソース領域及びドレイン領域を形成することが
できる。
域の表面に形成する化合物層の厚さだけ形成当初のソー
ス領域及びドレイン領域を深く形成しておく必要がある
にも拘らず、第３の半導体層を形成しない場合に比べ
て、浅いソース領域及びドレイン領域を形成することが
できる。
【００１４】
【実施例】以下、デュアルゲート構造のＣＭＯＳトラン
ジスタの製造に適用した本願の発明の第１及び第２実施
例を、図１、２を参照しながら説明する。但し、これら
の図１、２は、ＣＭＯＳトランジスタを構成しているＮ
ＭＯＳトランジスタのうちの半分のみを示している。
ジスタの製造に適用した本願の発明の第１及び第２実施
例を、図１、２を参照しながら説明する。但し、これら
の図１、２は、ＣＭＯＳトランジスタを構成しているＮ
ＭＯＳトランジスタのうちの半分のみを示している。
【００１５】図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、まず、Ｎ型のＳ
ｉ基板３４の表面を酸化して膜厚が３００ｎｍ程度のＳ
ｉＯ2 膜３５を全面に形成した後、一般的なリソグラフ
ィ及び異方性エッチングによって素子活性領域の部分の
ＳｉＯ2 膜３５を除去して、素子分離領域にのみＳｉＯ
2 膜３５を残す。
１実施例では、図１（ａ）に示す様に、まず、Ｎ型のＳ
ｉ基板３４の表面を酸化して膜厚が３００ｎｍ程度のＳ
ｉＯ2 膜３５を全面に形成した後、一般的なリソグラフ
ィ及び異方性エッチングによって素子活性領域の部分の
ＳｉＯ2 膜３５を除去して、素子分離領域にのみＳｉＯ
2 膜３５を残す。
【００１６】次に、一般的なＲＣＡ洗浄、またはこのＲ
ＣＡ洗浄とその後のＣＦ4 等を用いる化学的ドライエッ
チングとの組み合わせで、ＳｉＯ2 膜３５から露出して
いるＳｉ基板３４の表面から上述の異方性エッチングに
よる損傷層を除去する。そして、Ｓｉ2 Ｈ6 を原料ガス
とし温度が６００〜８００℃であり圧力が１×１０-10
Ｔｏｒｒである高真空エピタキシーによって、図１
（ｂ）に示す様に、膜厚が２００ｎｍ程度のＳｉ層３６
をＳｉ基板３４上に選択的に成長させる。従って、Ｓｉ
層３６の表面は、ＳｉＯ2 膜３５の表面よりも１００ｎ
ｍ程度低い。
ＣＡ洗浄とその後のＣＦ4 等を用いる化学的ドライエッ
チングとの組み合わせで、ＳｉＯ2 膜３５から露出して
いるＳｉ基板３４の表面から上述の異方性エッチングに
よる損傷層を除去する。そして、Ｓｉ2 Ｈ6 を原料ガス
とし温度が６００〜８００℃であり圧力が１×１０-10
Ｔｏｒｒである高真空エピタキシーによって、図１
（ｂ）に示す様に、膜厚が２００ｎｍ程度のＳｉ層３６
をＳｉ基板３４上に選択的に成長させる。従って、Ｓｉ
層３６の表面は、ＳｉＯ2 膜３５の表面よりも１００ｎ
ｍ程度低い。
【００１７】次に、ＰＭＯＳトランジスタの形成領域
（図示せず）を覆うレジストをマスクにして、ＮＭＯＳ
トランジスタの形成領域に２００ｋｅＶ程度の加速エネ
ルギー及び１×１０13ｃｍ-2程度のドーズ量でボロンを
イオン注入して、図１（ｃ）に示す様に、Ｐウェル３７
を形成する。
（図示せず）を覆うレジストをマスクにして、ＮＭＯＳ
トランジスタの形成領域に２００ｋｅＶ程度の加速エネ
ルギー及び１×１０13ｃｍ-2程度のドーズ量でボロンを
イオン注入して、図１（ｃ）に示す様に、Ｐウェル３７
を形成する。
【００１８】そして、同じレジストをマスクにして、１
０ｋｅＶ程度の加速エネルギー及び１×１０13ｃｍ-2程
度のドーズ量でＢＦ2 をイオン注入して、パンチスルー
ストッパー層としての不純物領域３８をＳｉ層３６の表
面に形成する。この時、Ｓｉ層３６の表面におけるボロ
ンの濃度を１×１０18ｃｍ-3程度に調整しておく。
０ｋｅＶ程度の加速エネルギー及び１×１０13ｃｍ-2程
度のドーズ量でＢＦ2 をイオン注入して、パンチスルー
ストッパー層としての不純物領域３８をＳｉ層３６の表
面に形成する。この時、Ｓｉ層３６の表面におけるボロ
ンの濃度を１×１０18ｃｍ-3程度に調整しておく。
【００１９】その後、今度はＮＭＯＳトランジスタの形
成領域を覆うレジスト（図示せず）をマスクにして、Ｐ
ＭＯＳトランジスタの形成領域に対して上述と同様の処
理を行って、このＰＭＯＳトランジスタの形成領域に
も、Ｎウェルとパンチスルーストッパー層になる不純物
領域とを形成する。
成領域を覆うレジスト（図示せず）をマスクにして、Ｐ
ＭＯＳトランジスタの形成領域に対して上述と同様の処
理を行って、このＰＭＯＳトランジスタの形成領域に
も、Ｎウェルとパンチスルーストッパー層になる不純物
領域とを形成する。
【００２０】次に、Ｓｉ層３６を形成した時と同様の高
真空エピタキシーによって、図１（ｄ）に示す様に、膜
厚が１００ｎｍ程度のＳｉ層４１をＳｉ層３６上に選択
的に成長させる。従って、Ｓｉ層４１の表面はＳｉＯ2
膜３５の表面と同等程度の高さになる。
真空エピタキシーによって、図１（ｄ）に示す様に、膜
厚が１００ｎｍ程度のＳｉ層４１をＳｉ層３６上に選択
的に成長させる。従って、Ｓｉ層４１の表面はＳｉＯ2
膜３５の表面と同等程度の高さになる。
【００２１】その後、ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタの各々の形成領域におけるＳｉ層４１に
閾値電圧を調整するための不純物をイオン注入して、こ
れらのＳｉ層４１の不純物濃度を１×１０16〜１×１０
17ｃｍ-3程度にする。そして、膜厚が８ｎｍ程度であり
ゲート酸化膜になるＳｉＯ2 膜４２を、Ｓｉ層４１の表
面に形成する。
Ｓトランジスタの各々の形成領域におけるＳｉ層４１に
閾値電圧を調整するための不純物をイオン注入して、こ
れらのＳｉ層４１の不純物濃度を１×１０16〜１×１０
17ｃｍ-3程度にする。そして、膜厚が８ｎｍ程度であり
ゲート酸化膜になるＳｉＯ2 膜４２を、Ｓｉ層４１の表
面に形成する。
【００２２】次に、図１（ｅ）に示す様に、Ｎ+ 型の多
結晶Ｓｉ膜４３でＮＭＯＳトランジスタのゲート電極を
形成し、Ｐ+ 型の多結晶Ｓｉ膜（図示せず）でＰＭＯＳ
トランジスタのゲート電極を形成する。但し、多結晶Ｓ
ｉ膜の代わりに、高融点金属シリサイド膜や多結晶Ｓｉ
膜上に高融点金属シリサイド膜を積層させた高融点金属
ポリサイド層で、ゲート電極を形成してもよい。
結晶Ｓｉ膜４３でＮＭＯＳトランジスタのゲート電極を
形成し、Ｐ+ 型の多結晶Ｓｉ膜（図示せず）でＰＭＯＳ
トランジスタのゲート電極を形成する。但し、多結晶Ｓ
ｉ膜の代わりに、高融点金属シリサイド膜や多結晶Ｓｉ
膜上に高融点金属シリサイド膜を積層させた高融点金属
ポリサイド層で、ゲート電極を形成してもよい。
【００２３】その後、ＰＭＯＳトランジスタの形成領域
を覆うレジストと多結晶Ｓｉ膜４３とをマスクにして、
ＮＭＯＳトランジスタの形成領域に２０ｋｅＶ程度の加
速エネルギー及び１×１０14ｃｍ-2程度のドーズ量でヒ
素をイオン注入して、ＬＤＤ構造のための低濃度の不純
物領域４４を形成する。そして、ＮＭＯＳトランジスタ
の形成領域を覆うレジストと多結晶Ｓｉ膜とをマスクに
して、ＰＭＯＳトランジスタの形成領域にも、ＬＤＤ構
造のための低濃度の不純物領域を形成する。
を覆うレジストと多結晶Ｓｉ膜４３とをマスクにして、
ＮＭＯＳトランジスタの形成領域に２０ｋｅＶ程度の加
速エネルギー及び１×１０14ｃｍ-2程度のドーズ量でヒ
素をイオン注入して、ＬＤＤ構造のための低濃度の不純
物領域４４を形成する。そして、ＮＭＯＳトランジスタ
の形成領域を覆うレジストと多結晶Ｓｉ膜とをマスクに
して、ＰＭＯＳトランジスタの形成領域にも、ＬＤＤ構
造のための低濃度の不純物領域を形成する。
【００２４】なお、ＬＤＤ構造のための低濃度の不純物
領域４４等を形成するに際して、これらの不純物領域４
４等と逆導電型の不純物領域３８等が不純物補償によっ
て消滅しない様に、不純物領域４４等を不純物領域３８
等よりも浅く形成する。
領域４４等を形成するに際して、これらの不純物領域４
４等と逆導電型の不純物領域３８等が不純物補償によっ
て消滅しない様に、不純物領域４４等を不純物領域３８
等よりも浅く形成する。
【００２５】次に、図１（ｆ）に示す様に、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタの両方の多結晶Ｓ
ｉ膜４３等の側面に、ＳｉＯ2 膜４５等の絶縁膜から成
る側壁を形成する。そして、ＰＭＯＳトランジスタの形
成領域を覆うレジストと多結晶Ｓｉ膜４３とＳｉＯ2 膜
４５とをマスクにして、ＮＭＯＳトランジスタの形成領
域に２５ｋｅＶ程度の加速エネルギー及び３×１０15ｃ
ｍ-2程度のドーズ量でヒ素をイオン注入して、ソース／
ドレイン領域になる不純物領域４６を形成する。この不
純物領域４６の深さは、不純物領域３８よりも深くす
る。
ランジスタ及びＰＭＯＳトランジスタの両方の多結晶Ｓ
ｉ膜４３等の側面に、ＳｉＯ2 膜４５等の絶縁膜から成
る側壁を形成する。そして、ＰＭＯＳトランジスタの形
成領域を覆うレジストと多結晶Ｓｉ膜４３とＳｉＯ2 膜
４５とをマスクにして、ＮＭＯＳトランジスタの形成領
域に２５ｋｅＶ程度の加速エネルギー及び３×１０15ｃ
ｍ-2程度のドーズ量でヒ素をイオン注入して、ソース／
ドレイン領域になる不純物領域４６を形成する。この不
純物領域４６の深さは、不純物領域３８よりも深くす
る。
【００２６】また、ＮＭＯＳトランジスタの形成領域を
覆うレジストと多結晶Ｓｉ膜とＳｉＯ2 膜４５とをマス
クにして、ＰＭＯＳトランジスタの形成領域にも、ソー
ス／ドレイン領域になる不純物領域を形成する。そし
て、更に、層間絶縁膜（図示せず）やＡｌ膜から成る配
線等を形成して、ＣＭＯＳトランジスタ４７を構成する
ＮＭＯＳトランジスタ４８及びＰＭＯＳトランジスタ
（図示せず）を完成させる。
覆うレジストと多結晶Ｓｉ膜とＳｉＯ2 膜４５とをマス
クにして、ＰＭＯＳトランジスタの形成領域にも、ソー
ス／ドレイン領域になる不純物領域を形成する。そし
て、更に、層間絶縁膜（図示せず）やＡｌ膜から成る配
線等を形成して、ＣＭＯＳトランジスタ４７を構成する
ＮＭＯＳトランジスタ４８及びＰＭＯＳトランジスタ
（図示せず）を完成させる。
【００２７】図２が、第２実施例の後半を示している。
この第２実施例でも、ＳｉＯ2 膜４５等から成る側壁を
多結晶Ｓｉ膜４３等の側面に形成するまでは、図１に示
した第１実施例と実質的に同様の工程を実行する。しか
し、この第２実施例では、その後、図２（ａ）に示す様
に、ゲート電極である多結晶Ｓｉ膜４３等及び側壁であ
るＳｉＯ2 膜４５以外の部分のＳｉＯ2 膜４２を除去す
る。
この第２実施例でも、ＳｉＯ2 膜４５等から成る側壁を
多結晶Ｓｉ膜４３等の側面に形成するまでは、図１に示
した第１実施例と実質的に同様の工程を実行する。しか
し、この第２実施例では、その後、図２（ａ）に示す様
に、ゲート電極である多結晶Ｓｉ膜４３等及び側壁であ
るＳｉＯ2 膜４５以外の部分のＳｉＯ2 膜４２を除去す
る。
【００２８】その後、一般的なＲＣＡ洗浄、またはこの
ＲＣＡ洗浄とその後のＣＦ4 等を用いる化学的ドライエ
ッチングとの組み合わせで、露出しているＳｉ層４１の
表面における損傷層を除去する。そして、Ｓｉ層３６、
４１を形成した時と同様の高真空エピタキシーによっ
て、膜厚が８０ｎｍ程度のＳｉ層５１をＳｉ層４１上に
選択的に成長させる。
ＲＣＡ洗浄とその後のＣＦ4 等を用いる化学的ドライエ
ッチングとの組み合わせで、露出しているＳｉ層４１の
表面における損傷層を除去する。そして、Ｓｉ層３６、
４１を形成した時と同様の高真空エピタキシーによっ
て、膜厚が８０ｎｍ程度のＳｉ層５１をＳｉ層４１上に
選択的に成長させる。
【００２９】次に、図２（ｂ）に示す様に、上述の第１
実施例と同様にして、ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタの両方の形成領域にソース／ドレイン領
域になる不純物領域４６等を形成する。但し、不純物領
域４６を形成するためのヒ素は４０ｋｅＶ程度の加速エ
ネルギーでイオン注入する。
実施例と同様にして、ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタの両方の形成領域にソース／ドレイン領
域になる不純物領域４６等を形成する。但し、不純物領
域４６を形成するためのヒ素は４０ｋｅＶ程度の加速エ
ネルギーでイオン注入する。
【００３０】次に、図２（ｃ）に示す様に、膜厚が３０
ｎｍ程度のチタン膜５２を全面にスパッタ堆積させ、一
般的な急速熱処理でＳｉ層５１及び多結晶Ｓｉ膜４３等
とチタン膜５２とを反応させる。そして、ＳｉＯ2 膜３
５、４５上に未反応のまま残ったチタン膜５２をアンモ
ニアと過酸化水素水との混合液等で除去して、図２
（ｄ）に示す様に、不純物領域４６及び多結晶Ｓｉ膜４
３等の表面のみにチタンシリサイド膜５３を残す。
ｎｍ程度のチタン膜５２を全面にスパッタ堆積させ、一
般的な急速熱処理でＳｉ層５１及び多結晶Ｓｉ膜４３等
とチタン膜５２とを反応させる。そして、ＳｉＯ2 膜３
５、４５上に未反応のまま残ったチタン膜５２をアンモ
ニアと過酸化水素水との混合液等で除去して、図２
（ｄ）に示す様に、不純物領域４６及び多結晶Ｓｉ膜４
３等の表面のみにチタンシリサイド膜５３を残す。
【００３１】その後は、再び、上述の第１実施例と同様
の工程を実行して、ＣＭＯＳトランジスタ５４を構成す
るＮＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ
（図示せず）を完成させる。なお、以上の第１及び第２
実施例は、何れもデュアルゲート構造のＣＭＯＳトラン
ジスタの製造に本願の発明を適用したものであるが、本
願の発明はその他の電界効果型半導体装置の製造にも当
然に適用することができる。
の工程を実行して、ＣＭＯＳトランジスタ５４を構成す
るＮＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ
（図示せず）を完成させる。なお、以上の第１及び第２
実施例は、何れもデュアルゲート構造のＣＭＯＳトラン
ジスタの製造に本願の発明を適用したものであるが、本
願の発明はその他の電界効果型半導体装置の製造にも当
然に適用することができる。
【００３２】
【発明の効果】請求項１の電界効果型半導体装置の製造
方法では、トレンチ素子分離構造と同等程度に幅が狭い
素子分離領域を形成することができるので、微細な電界
効果型半導体装置を製造することができ、また、チャネ
ル領域の不純物濃度が高まることを抑制しつつパンチス
ルーストッパー層を形成することができるので、微細で
且つ動作が高速な電界効果型半導体装置を製造すること
ができる。
方法では、トレンチ素子分離構造と同等程度に幅が狭い
素子分離領域を形成することができるので、微細な電界
効果型半導体装置を製造することができ、また、チャネ
ル領域の不純物濃度が高まることを抑制しつつパンチス
ルーストッパー層を形成することができるので、微細で
且つ動作が高速な電界効果型半導体装置を製造すること
ができる。
【００３３】請求項２の電界効果型半導体装置の製造方
法では、ソース領域及びドレイン領域の表面に化合物層
を形成しているにも拘らず、浅いソース領域及びドレイ
ン領域を形成することができるので、ソース領域及びド
レイン領域のシート抵抗が低くて動作が高速であり且つ
微細な電界効果型半導体装置を製造することができる。
法では、ソース領域及びドレイン領域の表面に化合物層
を形成しているにも拘らず、浅いソース領域及びドレイ
ン領域を形成することができるので、ソース領域及びド
レイン領域のシート抵抗が低くて動作が高速であり且つ
微細な電界効果型半導体装置を製造することができる。
【図１】本願の発明の第１実施例を工程順に示すＮＭＯ
Ｓトランジスタの側断面図である。
Ｓトランジスタの側断面図である。
【図２】本願の発明の第２実施例の後半を工程順に示す
ＮＭＯＳトランジスタの側断面図である。
ＮＭＯＳトランジスタの側断面図である。
【図３】本願の発明の一従来例で製造したＣＭＯＳトラ
ンジスタの側断面図である。
ンジスタの側断面図である。
３４ Ｓｉ基板 ３５ ＳｉＯ2 膜 ３６ Ｓｉ層 ３８ 不純物領域 ４１ Ｓｉ層 ４２ ＳｉＯ2 膜 ４３ 多結晶Ｓｉ膜 ４５ ＳｉＯ2 膜 ４６ 不純物領域 ５１ Ｓｉ層 ５２ チタン膜 ５３ チタンシリサイド膜
Claims (2)
- 【請求項１】 半導体基板の表面に絶縁膜を形成する工
程と、 前記絶縁膜のうちで素子活性領域の部分を除去する工程
と、 前記除去で露出させた前記半導体基板上に選択的に、前
記絶縁膜の表面よりも低い高さまで第１の半導体層をエ
ピタキシャル成長させる工程と、 前記第１の半導体層の表面にパンチスルーストッパー層
を形成する工程と、 前記パンチスルーストッパー層を形成した前記第１の半
導体層上に選択的に、前記絶縁膜の表面と等しい高さま
で第２の半導体層をエピタキシャル成長させる工程と、 前記第２の半導体層上にゲート絶縁膜及びゲート電極を
順次に形成して、このゲート電極下の前記第２の半導体
層をチャネル領域にする工程とを具備することを特徴と
する電界効果型半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の側面に絶縁性の側壁を
形成する工程と、 前記ゲート電極及び前記側壁以外の部分の前記ゲート絶
縁膜を除去する工程と、 前記ゲート絶縁膜の除去で露出した前記第２の半導体層
上に選択的に、第３の半導体層をエピタキシャル成長さ
せる工程と、 前記側壁と前記絶縁膜との間における前記素子活性領域
にソース領域及びドレイン領域を形成する工程と、 少なくとも前記第３の半導体層と金属との化合物層を前
記ソース領域及びドレイン領域の表面に形成する工程と
を具備することを特徴とする請求項１記載の電界効果型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7046191A JPH08222738A (ja) | 1995-02-10 | 1995-02-10 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7046191A JPH08222738A (ja) | 1995-02-10 | 1995-02-10 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222738A true JPH08222738A (ja) | 1996-08-30 |
Family
ID=12740170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7046191A Pending JPH08222738A (ja) | 1995-02-10 | 1995-02-10 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
-
1995
- 1995-02-10 JP JP7046191A patent/JPH08222738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
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