JPH11204793A - 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス - Google Patents
電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイスInfo
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- JPH11204793A JPH11204793A JP10304413A JP30441398A JPH11204793A JP H11204793 A JPH11204793 A JP H11204793A JP 10304413 A JP10304413 A JP 10304413A JP 30441398 A JP30441398 A JP 30441398A JP H11204793 A JPH11204793 A JP H11204793A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
Abstract
(57)【要約】
【課題】 ゲート酸化物／ポリシリコンの界面にドーパ
ント濃度の低い領域を形成することなくゲート酸化物を
硬化させる方法を提供する。 【解決手段】 ゲート酸化物３４の上にポリシリコンを
堆積させ、その後、窒素注入及びアニーリング処理を行
う。この時点において、窒素濃度のピーク４２、４４
は、ゲート酸化物３４の単結晶基板３６及びポリシリコ
ンゲート電極３８との界面に存在する。これにより、ゲ
ート酸化物３４が効果的に硬化される。第３のポリシリ
コンゲート電極が、ポリシリコンゲート電極のバルクに
存在する。上述のプロセスにおいて、窒素濃度のピーク
を有するポリシリコン層の領域が除去される。次に、電
子的に活性なドーパントが注入される。そうではなく、
新しいポリシリコン層を堆積させ、その後、電子的に活
性なドーパントの注入を行うこともできる。従って、本
発明の方法は、電子的に活性なドーパントの拡散の防止
を排除する。
ント濃度の低い領域を形成することなくゲート酸化物を
硬化させる方法を提供する。 【解決手段】 ゲート酸化物３４の上にポリシリコンを
堆積させ、その後、窒素注入及びアニーリング処理を行
う。この時点において、窒素濃度のピーク４２、４４
は、ゲート酸化物３４の単結晶基板３６及びポリシリコ
ンゲート電極３８との界面に存在する。これにより、ゲ
ート酸化物３４が効果的に硬化される。第３のポリシリ
コンゲート電極が、ポリシリコンゲート電極のバルクに
存在する。上述のプロセスにおいて、窒素濃度のピーク
を有するポリシリコン層の領域が除去される。次に、電
子的に活性なドーパントが注入される。そうではなく、
新しいポリシリコン層を堆積させ、その後、電子的に活
性なドーパントの注入を行うこともできる。従って、本
発明の方法は、電子的に活性なドーパントの拡散の防止
を排除する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
並びに、半導体デバイスを構成する方法に関する。より
詳細に言えば、本発明は、窒素注入を行うことによっ
て、ポリシリコンにイオン空乏領域を形成することな
く、ＭＯＳ半導体（金属酸化膜半導体）デバイスのゲー
ト酸化物を硬化させる技術に関する。更に詳細に言え
ば、本発明は、ゲート酸化物の界面に十分な窒素濃度を
有する領域を形成し、ポリシリコンのバルクには十分な
窒素濃度を有する対応する領域を形成しないようにする
方法を提供する。
並びに、半導体デバイスを構成する方法に関する。より
詳細に言えば、本発明は、窒素注入を行うことによっ
て、ポリシリコンにイオン空乏領域を形成することな
く、ＭＯＳ半導体（金属酸化膜半導体）デバイスのゲー
ト酸化物を硬化させる技術に関する。更に詳細に言え
ば、本発明は、ゲート酸化物の界面に十分な窒素濃度を
有する領域を形成し、ポリシリコンのバルクには十分な
窒素濃度を有する対応する領域を形成しないようにする
方法を提供する。
【０００２】
【従来の技術】ゲート酸化物の硬化作業は、少なくとも
３つの理由から必要とされる。第１の理由は、硬度が不
十分なゲート酸化物は、通常の動作電圧よりも低い電圧
において故障するということである。第２の理由は、硬
化されたゲート酸化物は、ダングリング・ボンドを生じ
させるホットエレクトロン劣化に抵抗するということで
ある。最後の理由は、硬化されたゲート酸化物は、ポリ
シリコンゲート電極からのホウ素の拡散を阻止するのに
特に効果的であるということである。これは、通常はホ
ウ素がポリシリコンに設けられており、そのようなホウ
素がゲート酸化物を通ってシリコン基板へ拡散するのを
防止し、これにより、敷居電圧の変動を最小限にしなけ
ればならない、ＰＭＯＳ（Ｐ型金属酸化膜半導体）にお
いて特に重要である。
３つの理由から必要とされる。第１の理由は、硬度が不
十分なゲート酸化物は、通常の動作電圧よりも低い電圧
において故障するということである。第２の理由は、硬
化されたゲート酸化物は、ダングリング・ボンドを生じ
させるホットエレクトロン劣化に抵抗するということで
ある。最後の理由は、硬化されたゲート酸化物は、ポリ
シリコンゲート電極からのホウ素の拡散を阻止するのに
特に効果的であるということである。これは、通常はホ
ウ素がポリシリコンに設けられており、そのようなホウ
素がゲート酸化物を通ってシリコン基板へ拡散するのを
防止し、これにより、敷居電圧の変動を最小限にしなけ
ればならない、ＰＭＯＳ（Ｐ型金属酸化膜半導体）にお
いて特に重要である。
【０００３】現在の半導体デバイスのサイズの減少に対
応して、ゲート酸化物の厚さが圧縮されてきているの
で、硬化作業は益々重要になってきている。ポリシリコ
ンからシリコン基板へのドーパントの拡散が重要な問題
になってきており、その理由は、現代の半導体デバイス
においては、ゲート酸化物の領域が益々薄くなってきて
いるからである。例えば、幾つかの次世代のデバイスに
おいては、チャンネル長が、約０．１８μｍとなり、ま
た、ゲート酸化物の厚さが約３０Åとなるであろう。将
来の世代のデバイスにおいては、チャンネル長及びゲー
ト酸化物の厚さが共に減少し続けるであろう。従って、
予測し得る将来に関して、ゲート酸化物の硬化作業は、
現代の半導体デバイスの構造において重要なプロセスに
なるであろう。
応して、ゲート酸化物の厚さが圧縮されてきているの
で、硬化作業は益々重要になってきている。ポリシリコ
ンからシリコン基板へのドーパントの拡散が重要な問題
になってきており、その理由は、現代の半導体デバイス
においては、ゲート酸化物の領域が益々薄くなってきて
いるからである。例えば、幾つかの次世代のデバイスに
おいては、チャンネル長が、約０．１８μｍとなり、ま
た、ゲート酸化物の厚さが約３０Åとなるであろう。将
来の世代のデバイスにおいては、チャンネル長及びゲー
ト酸化物の厚さが共に減少し続けるであろう。従って、
予測し得る将来に関して、ゲート酸化物の硬化作業は、
現代の半導体デバイスの構造において重要なプロセスに
なるであろう。
【０００４】一般的に、硬化作業は、形成後のゲート酸
化物に窒素を拡散させることによって行われてきた。こ
のプロセスにおいては、ゲート酸化物は、単結晶シリコ
ン基板の上に熱的に成長される。次に、ゲート酸化物
は、亜酸化窒素又は酸化窒素を含む約９００°Ｃの雰囲
気に暴露され、この雰囲気は、ゲート酸化物／シリコン
基板の界面に窒化ケイ素及びオキシナイトライド・シリ
コンを形成する。ゲート酸化物／シリコン基板の界面に
おける窒素を含む化学種の濃度が高くなると、シリコン
基板へのホウ素の拡散及びホットエレクトロンの劣化が
防止されると共に、ゲート酸化物の降伏抵抗が改善され
る。
化物に窒素を拡散させることによって行われてきた。こ
のプロセスにおいては、ゲート酸化物は、単結晶シリコ
ン基板の上に熱的に成長される。次に、ゲート酸化物
は、亜酸化窒素又は酸化窒素を含む約９００°Ｃの雰囲
気に暴露され、この雰囲気は、ゲート酸化物／シリコン
基板の界面に窒化ケイ素及びオキシナイトライド・シリ
コンを形成する。ゲート酸化物／シリコン基板の界面に
おける窒素を含む化学種の濃度が高くなると、シリコン
基板へのホウ素の拡散及びホットエレクトロンの劣化が
防止されると共に、ゲート酸化物の降伏抵抗が改善され
る。
【０００５】都合の悪いことに、窒素拡散による硬化作
業はある種の欠点を有している。第一に、窒素拡散によ
るゲート酸化物の硬化作業の高温が、それ以前に注入さ
れたドーパント領域の界面におけるシャープな濃度プロ
フィールを消してしまう。また、窒素拡散によるゲート
酸化物の硬化作業は、ゲート酸化物からシリコン基板へ
のホウ素拡散は阻止するが、ポリシリコンからゲート酸
化物へのホウ素拡散を防止することはできない。ゲート
酸化物の誘電特性は、ホウ素の如き電子的に活性なドー
パントによって悪影響を受ける。
業はある種の欠点を有している。第一に、窒素拡散によ
るゲート酸化物の硬化作業の高温が、それ以前に注入さ
れたドーパント領域の界面におけるシャープな濃度プロ
フィールを消してしまう。また、窒素拡散によるゲート
酸化物の硬化作業は、ゲート酸化物からシリコン基板へ
のホウ素拡散は阻止するが、ポリシリコンからゲート酸
化物へのホウ素拡散を防止することはできない。ゲート
酸化物の誘電特性は、ホウ素の如き電子的に活性なドー
パントによって悪影響を受ける。
【０００６】窒素イオンをポリシリコンゲート電極に注
入する窒素注入プロセスは、ゲート酸化物の窒素拡散硬
化プロセスにおける欠陥の幾つかを矯正する（Ｓ． Ｈ
ａｄｄａｄ， ｅｔ． ａｌ．， ＥＫＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ， ８， ５８−
６０， １９８７； Ｔ． Ｋｕｒｏｉ， ｅｔ ａ
ｌ．， Ｔｅｃｈ． Ｄｉｇ． ｏｆ ＩＥＤＭ， ３
２５−３２８， １９９３； Ｓ． Ｎａｋａｙａｍ
ａ， ｅｔ ａｌ．， １９９６ Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ２２８−
２２９； Ａ． Ｃｈｏｕ， ｅｔ ａｌ．， Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈ
ｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， １７４−１７７，
１９９７）。これら文献は、ここで参照することによ
り、本明細書に含まれるものとする。
入する窒素注入プロセスは、ゲート酸化物の窒素拡散硬
化プロセスにおける欠陥の幾つかを矯正する（Ｓ． Ｈ
ａｄｄａｄ， ｅｔ． ａｌ．， ＥＫＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ， ８， ５８−
６０， １９８７； Ｔ． Ｋｕｒｏｉ， ｅｔ ａ
ｌ．， Ｔｅｃｈ． Ｄｉｇ． ｏｆ ＩＥＤＭ， ３
２５−３２８， １９９３； Ｓ． Ｎａｋａｙａｍ
ａ， ｅｔ ａｌ．， １９９６ Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ２２８−
２２９； Ａ． Ｃｈｏｕ， ｅｔ ａｌ．， Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈ
ｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， １７４−１７７，
１９９７）。これら文献は、ここで参照することによ
り、本明細書に含まれるものとする。
【０００７】図１は、イオン注入されたＭＯＳデバイス
の主要な特徴を示している（Ｃｈｏｕ ｅｔ ａｌ．，
１９９７）。曲線２は、注入後の窒素分布プロフィール
を表していて、ポリシリコンのピーク領域５に窒素が集
中していることを示している。曲線４は、アニーリング
処理の後の窒素分布プロフィールを表していて、シリコ
ン基板／ゲート酸化物の界面（ピーク７）及びゲート酸
化物／ポリシリコンの界面（ピーク９）に窒素が集中し
ていることを示している。ゲート酸化物／ポリシリコン
の界面に顕著な窒素濃度の領域が存在することにより、
ポリシリコンからゲート酸化物へのホウ素拡散が阻止さ
れる。
の主要な特徴を示している（Ｃｈｏｕ ｅｔ ａｌ．，
１９９７）。曲線２は、注入後の窒素分布プロフィール
を表していて、ポリシリコンのピーク領域５に窒素が集
中していることを示している。曲線４は、アニーリング
処理の後の窒素分布プロフィールを表していて、シリコ
ン基板／ゲート酸化物の界面（ピーク７）及びゲート酸
化物／ポリシリコンの界面（ピーク９）に窒素が集中し
ていることを示している。ゲート酸化物／ポリシリコン
の界面に顕著な窒素濃度の領域が存在することにより、
ポリシリコンからゲート酸化物へのホウ素拡散が阻止さ
れる。
【０００８】しかしながら、図１の曲線４に示されてお
り、また、図２に明瞭に示されているように、アニーリ
ング処理を受けた後のポリシリコンゲート電極のバルク
には、十分な窒素濃度を有するピークが存在している。
次に、図２を参照すると、曲線１２及び１４は、窒素注
入及び８５０°Ｃでのアニーリング処理の後のポリシリ
コンのバルクにおける窒素分布プロフィール及びホウ素
分布プロフィールをそれぞれ示している。同様に、曲線
１８及び１６は、窒素注入及び９５０°Ｃでのアニーリ
ング処理の後のポリシリコンのバルクにおける窒素分布
プロフィール及びホウ素分布プロフィールをそれぞれ示
している。
り、また、図２に明瞭に示されているように、アニーリ
ング処理を受けた後のポリシリコンゲート電極のバルク
には、十分な窒素濃度を有するピークが存在している。
次に、図２を参照すると、曲線１２及び１４は、窒素注
入及び８５０°Ｃでのアニーリング処理の後のポリシリ
コンのバルクにおける窒素分布プロフィール及びホウ素
分布プロフィールをそれぞれ示している。同様に、曲線
１８及び１６は、窒素注入及び９５０°Ｃでのアニーリ
ング処理の後のポリシリコンのバルクにおける窒素分布
プロフィール及びホウ素分布プロフィールをそれぞれ示
している。
【０００９】図２を検討すると、ポリシリコンのバルク
の窒素ピーク１５、１７のサイズは、ゲート酸化物の界
面の付近のホウ素濃度プロフィールに悪影響を与えるこ
とを示している。グラフの左側（ｘ＝０．００）は、ポ
リシリコンゲートの上面に対応しており、また、右側
は、窒素濃度のピークで示されるポリシリコン／ゲート
酸化物の界面に対応している。ポリシリコンのバルクの
窒素ピークが大きくなればなる程、ポリシリコン／ゲー
ト酸化物の界面付近のポリシリコンのホウ素濃度は低く
なる。
の窒素ピーク１５、１７のサイズは、ゲート酸化物の界
面の付近のホウ素濃度プロフィールに悪影響を与えるこ
とを示している。グラフの左側（ｘ＝０．００）は、ポ
リシリコンゲートの上面に対応しており、また、右側
は、窒素濃度のピークで示されるポリシリコン／ゲート
酸化物の界面に対応している。ポリシリコンのバルクの
窒素ピークが大きくなればなる程、ポリシリコン／ゲー
ト酸化物の界面付近のポリシリコンのホウ素濃度は低く
なる。
【００１０】ポリシリコンのバルクにおけるホウ素拡散
の抑制により、デバイスの動作の間にポリシリコンの空
乏領域が形成される。ポリシリコンの空乏領域は、ゲー
ト酸化物の厚さを効果的に増大させてデバイスのパフォ
ーマンスを低下させる非導電領域として作用する。
の抑制により、デバイスの動作の間にポリシリコンの空
乏領域が形成される。ポリシリコンの空乏領域は、ゲー
ト酸化物の厚さを効果的に増大させてデバイスのパフォ
ーマンスを低下させる非導電領域として作用する。
【００１１】いずれにしても、デバイスのサイズが小さ
くなるに従って、ゲート酸化物を硬化させるための改善
された技術が必要になることが明らかになっている。そ
のような改善された技術は、ゲート酸化物／ポリシリコ
ンの界面にポリシリコンの空乏領域を形成することな
く、ゲート酸化物を硬化させなければならない。
くなるに従って、ゲート酸化物を硬化させるための改善
された技術が必要になることが明らかになっている。そ
のような改善された技術は、ゲート酸化物／ポリシリコ
ンの界面にポリシリコンの空乏領域を形成することな
く、ゲート酸化物を硬化させなければならない。
【００１２】
【発明が解決しようとする課題及び課題を解決するため
の手段】本発明は、ポリシリコンのゲート酸化物／ポリ
シリコンの界面にホウ素濃度の低い領域を形成すること
なく、ゲート酸化物を硬化させる方法を提供する。この
方法は、ポリシリコンをゲート酸化物の上に堆積させ、
その後、窒素注入及びアニーリング処理を行うプロセス
によって達成される。次に、十分な窒素濃度を有する領
域を含むポリシリコン層の領域を除去する。ポリシリコ
ンのバルクの窒素濃度のピークが除去されているので、
その後の注入により得られるドーパント濃度は、ゲート
酸化物／ポリシリコンの界面付近で十分に高く、従っ
て、デバイスの通常の動作の間に、上記領域に空乏領域
が容易に形成されることはない。
の手段】本発明は、ポリシリコンのゲート酸化物／ポリ
シリコンの界面にホウ素濃度の低い領域を形成すること
なく、ゲート酸化物を硬化させる方法を提供する。この
方法は、ポリシリコンをゲート酸化物の上に堆積させ、
その後、窒素注入及びアニーリング処理を行うプロセス
によって達成される。次に、十分な窒素濃度を有する領
域を含むポリシリコン層の領域を除去する。ポリシリコ
ンのバルクの窒素濃度のピークが除去されているので、
その後の注入により得られるドーパント濃度は、ゲート
酸化物／ポリシリコンの界面付近で十分に高く、従っ
て、デバイスの通常の動作の間に、上記領域に空乏領域
が容易に形成されることはない。
【００１３】別の特徴においては、本発明は、部分的に
作製された電子デバイスのゲート酸化物を硬化させる方
法を提供する。最初に、ゲート酸化物に堆積された第１
のポリシリコン層に窒素イオンを注入する。第二に、ア
ニーリング処理工程を実行して、ゲート酸化物、並び
に、ポリシリコンのバルクの箇所に十分な窒素濃度を有
する領域を形成する。第三に、上記第１のポリシリコン
層の頂部から十分なポリシリコンを除去して、十分な窒
素濃度を有するポリシリコンのバルクの領域が除去され
ている、第２のポリシリコン層を形成する。選択に応じ
て、この時点において薄くなっている上記第２のポリシ
リコン層の上に第３のポリシリコン層を堆積させて、上
記除去されたポリシリコンと置き換えることができる。
作製された電子デバイスのゲート酸化物を硬化させる方
法を提供する。最初に、ゲート酸化物に堆積された第１
のポリシリコン層に窒素イオンを注入する。第二に、ア
ニーリング処理工程を実行して、ゲート酸化物、並び
に、ポリシリコンのバルクの箇所に十分な窒素濃度を有
する領域を形成する。第三に、上記第１のポリシリコン
層の頂部から十分なポリシリコンを除去して、十分な窒
素濃度を有するポリシリコンのバルクの領域が除去され
ている、第２のポリシリコン層を形成する。選択に応じ
て、この時点において薄くなっている上記第２のポリシ
リコン層の上に第３のポリシリコン層を堆積させて、上
記除去されたポリシリコンと置き換えることができる。
【００１４】ゲート酸化物の厚さは、約５０Åを超えな
いのが好ましい。一つの実施の形態においては、電子的
に活性なドーパントが、第２のポリシリコン層に注入さ
れる。より特定の実施の形態においては、上記電子的に
活性なドーパントはホウ素である。別の実施の形態にお
いては、上記電子的に活性なドーパントはリンである。
いのが好ましい。一つの実施の形態においては、電子的
に活性なドーパントが、第２のポリシリコン層に注入さ
れる。より特定の実施の形態においては、上記電子的に
活性なドーパントはホウ素である。別の実施の形態にお
いては、上記電子的に活性なドーパントはリンである。
【００１５】第１のポリシリコン層の厚さは、約２，０
００Åと約４，０００Åとの間であるのが好ましい。よ
り特定の実施の形態においては、上記第２のポリシリコ
ン層の厚さは、約７５０Åと約２，５００Åとの間であ
る。上記アニーリング工程は、約８００°Ｃと約１，０
００°Ｃとの間の温度で実行されるのが好ましい。上記
アニーリング工程は、約９００°Ｃの温度で実行される
のがより好ましい。一つの実施の形態においては、上記
部分的に作製された電子デバイスは、部分的に作製され
たＮＭＯＳ（Ｎ型金属酸化膜半導体）デバイスである。
別の実施の形態においては、上記部分的に作製された電
子デバイスは、部分的に作製されたＰＭＯＳ（Ｐ型金属
酸化膜半導体）デバイスであり、ホウ素がゲート電極の
好ましいドーパントである。
００Åと約４，０００Åとの間であるのが好ましい。よ
り特定の実施の形態においては、上記第２のポリシリコ
ン層の厚さは、約７５０Åと約２，５００Åとの間であ
る。上記アニーリング工程は、約８００°Ｃと約１，０
００°Ｃとの間の温度で実行されるのが好ましい。上記
アニーリング工程は、約９００°Ｃの温度で実行される
のがより好ましい。一つの実施の形態においては、上記
部分的に作製された電子デバイスは、部分的に作製され
たＮＭＯＳ（Ｎ型金属酸化膜半導体）デバイスである。
別の実施の形態においては、上記部分的に作製された電
子デバイスは、部分的に作製されたＰＭＯＳ（Ｐ型金属
酸化膜半導体）デバイスであり、ホウ素がゲート電極の
好ましいドーパントである。
【００１６】上述のように、第３のポリシリコン層を第
２のポリシリコン層の上に堆積させて、複合ポリシリコ
ン層を形成することができる。この複合層においては、
その後窒素を注入してはならない。一般的に、電子的に
活性なドーパントが、上述のように複合ポリシリコン層
に注入される。特定の実施の形態においては、上記電子
的に活性なドーパントはホウ素である。
２のポリシリコン層の上に堆積させて、複合ポリシリコ
ン層を形成することができる。この複合層においては、
その後窒素を注入してはならない。一般的に、電子的に
活性なドーパントが、上述のように複合ポリシリコン層
に注入される。特定の実施の形態においては、上記電子
的に活性なドーパントはホウ素である。
【００１７】この第２の特徴においては、最終的なポリ
シリコン層（上記複合層）の全厚が新しく成長した何等
かのポリシリコンを含むことになるので、上記第１の層
は、比較的薄くすることができる。上記第２の層に追加
のポリシリコンが全く形成されない別の構造において
は、上記第１の層を十分に厚くして、窒素濃度のピーク
を含むポリシリコンの部分を除去した後でも、ポリシリ
コンの全厚がゲート電極として作用するに十分な大きさ
になるようにしなければならない。この第２の特徴にお
いては、上記第３のポリシリコン層の厚さは、約１，０
００Åと約２，０００Åとの間であるのが好ましい。従
って、上記複合ポリシリコン層の厚さは、約１，５００
Åと約３，５００Åとの間であるのが好ましい。
シリコン層（上記複合層）の全厚が新しく成長した何等
かのポリシリコンを含むことになるので、上記第１の層
は、比較的薄くすることができる。上記第２の層に追加
のポリシリコンが全く形成されない別の構造において
は、上記第１の層を十分に厚くして、窒素濃度のピーク
を含むポリシリコンの部分を除去した後でも、ポリシリ
コンの全厚がゲート電極として作用するに十分な大きさ
になるようにしなければならない。この第２の特徴にお
いては、上記第３のポリシリコン層の厚さは、約１，０
００Åと約２，０００Åとの間であるのが好ましい。従
って、上記複合ポリシリコン層の厚さは、約１，５００
Åと約３，５００Åとの間であるのが好ましい。
【００１８】別の実施の形態においては、本発明は、シ
リコン基板の上に堆積されたゲート酸化物層と、このゲ
ート酸化物層の上に堆積されたポリシリコン層と、ゲー
ト酸化物／ポリシリコンの界面と、ゲート酸化物／シリ
コン基板の界面と、上記ゲート酸化物／ポリシリコンの
界面の十分な窒素濃度を有する第１のピークと、上記ゲ
ート酸化物／シリコン基板の界面の十分な窒素濃度を有
する第２のピークとを備える、半導体デバイスを提供す
る。このデバイスにおいては、上記ポリシリコン層に
は、約１０19原子／ｃｍ3よりも高い十分な窒素濃度を
有するピークが存在していない。
リコン基板の上に堆積されたゲート酸化物層と、このゲ
ート酸化物層の上に堆積されたポリシリコン層と、ゲー
ト酸化物／ポリシリコンの界面と、ゲート酸化物／シリ
コン基板の界面と、上記ゲート酸化物／ポリシリコンの
界面の十分な窒素濃度を有する第１のピークと、上記ゲ
ート酸化物／シリコン基板の界面の十分な窒素濃度を有
する第２のピークとを備える、半導体デバイスを提供す
る。このデバイスにおいては、上記ポリシリコン層に
は、約１０19原子／ｃｍ3よりも高い十分な窒素濃度を
有するピークが存在していない。
【００１９】一つの実施の形態においては、上記ゲート
酸化物層の厚さは、約５０Åを超えない。より好ましい
実施の形態においては、上記ゲート酸化物層の厚さは、
約２０Åと約３５Åとの間である。
酸化物層の厚さは、約５０Åを超えない。より好ましい
実施の形態においては、上記ゲート酸化物層の厚さは、
約２０Åと約３５Åとの間である。
【００２０】上記十分な窒素濃度を有する第１のピーク
は、約１０20原子／ｃｍ3と約１０2 1原子／ｃｍ3との間
であるのが好ましい。別の実施の形態においては、上記
十分な窒素濃度を有する第２のピークは、約１０19原子
／ｃｍ3と約１０20原子／ｃｍ3との間である。更に別の
実施の形態においては、上記ポリシリコン層の窒素濃度
は、上記ゲート酸化物との界面の外側において、約１０
19原子／ｃｍ3を超えない。
は、約１０20原子／ｃｍ3と約１０2 1原子／ｃｍ3との間
であるのが好ましい。別の実施の形態においては、上記
十分な窒素濃度を有する第２のピークは、約１０19原子
／ｃｍ3と約１０20原子／ｃｍ3との間である。更に別の
実施の形態においては、上記ポリシリコン層の窒素濃度
は、上記ゲート酸化物との界面の外側において、約１０
19原子／ｃｍ3を超えない。
【００２１】好ましい実施の形態においては、半導体デ
バイスはＰＭＯＳデバイスである。この場合には、上記
ポリシリコン層は、一般的に、ホウ素のドーパントを含
んでいる。より特定の実施の形態においては、上記ポリ
シリコン層のホウ素濃度は、上記ゲート酸化物／ポリシ
リコンの界面の付近において、少なくとも約５×１０19
原子／ｃｍ3である。
バイスはＰＭＯＳデバイスである。この場合には、上記
ポリシリコン層は、一般的に、ホウ素のドーパントを含
んでいる。より特定の実施の形態においては、上記ポリ
シリコン層のホウ素濃度は、上記ゲート酸化物／ポリシ
リコンの界面の付近において、少なくとも約５×１０19
原子／ｃｍ3である。
【００２２】本発明の上記及び他の特徴及び利点は、以
下の発明の実施の形態の項において図面を参照して説明
される。
下の発明の実施の形態の項において図面を参照して説明
される。
【００２３】
【発明の実施の形態】本発明の特定の実施の形態を図
３、図４、図７、図５、図８、図６、図９及び図１０を
参照して以下に説明する。図３は、部分的に作製された
半導体デバイスの断面図である。この部分的に作製され
たデバイスは、フィールド酸化物領域３２と、シリコン
基板３６の上に形成されたゲート酸化物層３４とを備え
ている。現代のデバイスのゲート酸化物層３４の厚さ
は、一般的に、約５０Å未満である。より詳細に言え
ば、ゲート酸化物層３４の厚さは、開発中の０．１８μ
ｍのデバイスの技術において、約３０Åと４０Åとの間
である。
３、図４、図７、図５、図８、図６、図９及び図１０を
参照して以下に説明する。図３は、部分的に作製された
半導体デバイスの断面図である。この部分的に作製され
たデバイスは、フィールド酸化物領域３２と、シリコン
基板３６の上に形成されたゲート酸化物層３４とを備え
ている。現代のデバイスのゲート酸化物層３４の厚さ
は、一般的に、約５０Å未満である。より詳細に言え
ば、ゲート酸化物層３４の厚さは、開発中の０．１８μ
ｍのデバイスの技術において、約３０Åと４０Åとの間
である。
【００２４】図４は、第１のポリシリコン層３８をゲー
ト酸化物層３４の上に堆積させ、その後窒素注入及びア
ニーリング処理を行った後の、図３の部分的に作製され
た半導体デバイスの断面図である。ポリシリコンは、通
常の条件を用いて堆積される。一般的に、このデバイス
には、通常のイオン注入装置を用いて、約４０ｋｅＶか
ら約８０ｋｅＶの範囲（約６０ｋｅＶであるのが好まし
い）のエネルギにおいて、約１０14イオン／ｃｍ2から
約５×１０15イオン／ｃｍ2（約５×１０14イオン／ｃ
ｍ2から約２×１０15イオン／ｃｍ2）であるのがより好
ましい）の範囲の種々のドーズ量で窒素が注入される。
新しく堆積されたポリシリコン層３８の厚さは、一般的
に、約２，０００Åと約３，５００Åとの間である。こ
の第１のポリシリコン層の厚さは、約２，５００Åと
３，０００Åとの間であるのがより好ましい。一般的
に、アニーリング処理工程は、約８００°Ｃと約１，０
００°Ｃとの間で実行される。このアニーリング処理工
程は、約３００°Ｃにおいて実行されるのが好ましい。
ト酸化物層３４の上に堆積させ、その後窒素注入及びア
ニーリング処理を行った後の、図３の部分的に作製され
た半導体デバイスの断面図である。ポリシリコンは、通
常の条件を用いて堆積される。一般的に、このデバイス
には、通常のイオン注入装置を用いて、約４０ｋｅＶか
ら約８０ｋｅＶの範囲（約６０ｋｅＶであるのが好まし
い）のエネルギにおいて、約１０14イオン／ｃｍ2から
約５×１０15イオン／ｃｍ2（約５×１０14イオン／ｃ
ｍ2から約２×１０15イオン／ｃｍ2）であるのがより好
ましい）の範囲の種々のドーズ量で窒素が注入される。
新しく堆積されたポリシリコン層３８の厚さは、一般的
に、約２，０００Åと約３，５００Åとの間である。こ
の第１のポリシリコン層の厚さは、約２，５００Åと
３，０００Åとの間であるのがより好ましい。一般的
に、アニーリング処理工程は、約８００°Ｃと約１，０
００°Ｃとの間で実行される。このアニーリング処理工
程は、約３００°Ｃにおいて実行されるのが好ましい。
【００２５】図７は、窒素注入及びアニーリング処理を
行って図４に示す構造を形成した後の部分的に作製され
た半導体デバイスの中の窒素濃度の領域を示している。
図７における基実線付近の窒素濃度は、約１０×19原子
／ｃｍ3である。十分な窒素濃度を有する領域は、ポリ
シリコン層３８のバルク領域のピーク４０、ゲート酸化
物／ポリシリコンの界面に位置するピーク４２、及び、
ゲート酸化物／シリコン基板の界面に位置するピーク４
４に見られる。ピーク４０、４２及び４４の相対的なサ
イズは、窒素注入の後の注入後のアニーリング処理条件
に依存し、従って、絶対値ではなく代表値である。従っ
て、図７は、問題の定性的な理解を行うためではなく、
定量的な理解を行うために使用すべきである。
行って図４に示す構造を形成した後の部分的に作製され
た半導体デバイスの中の窒素濃度の領域を示している。
図７における基実線付近の窒素濃度は、約１０×19原子
／ｃｍ3である。十分な窒素濃度を有する領域は、ポリ
シリコン層３８のバルク領域のピーク４０、ゲート酸化
物／ポリシリコンの界面に位置するピーク４２、及び、
ゲート酸化物／シリコン基板の界面に位置するピーク４
４に見られる。ピーク４０、４２及び４４の相対的なサ
イズは、窒素注入の後の注入後のアニーリング処理条件
に依存し、従って、絶対値ではなく代表値である。従っ
て、図７は、問題の定性的な理解を行うためではなく、
定量的な理解を行うために使用すべきである。
【００２６】ピーク４２、４４は、電子的に活性なドー
パントのゲート酸化物３４及びシリコン基板３６への拡
散を阻害し、これにより、ゲート酸化物３４及び基板３
６の所望の電子的特性を維持する。しかしながら、ピー
ク４０は、ポリシリコン層３８中の電子的に活性なドー
パントの拡散を阻害して、ゲート酸化物界面付近のポリ
シリコンのバルクに空乏領域を生じさせ、これにより、
上述のようなデバイスのパフォーマンスを大きく低下さ
せる。
パントのゲート酸化物３４及びシリコン基板３６への拡
散を阻害し、これにより、ゲート酸化物３４及び基板３
６の所望の電子的特性を維持する。しかしながら、ピー
ク４０は、ポリシリコン層３８中の電子的に活性なドー
パントの拡散を阻害して、ゲート酸化物界面付近のポリ
シリコンのバルクに空乏領域を生じさせ、これにより、
上述のようなデバイスのパフォーマンスを大きく低下さ
せる。
【００２７】図５は、ポリシリコン層３８の頂部を除去
してポリシリコン層４６を形成した後の図４の部分的に
作製された半導体デバイスの断面図である。ポリシリコ
ン層３８の頂部は、化学的／機械的な研磨（ＣＭＰ）、
ドライエッチング、ウェットエッチング、並びに、一般
的に周知の方法によって除去することができる。このプ
ロセスにおいては、一般的に、約１，０００Åと約１，
３００Åとの間の厚さのポリシリコンが除去されて、約
７５０Åと約２，５００Åとの間の厚さを有する第２の
ポリシリコン層４６が形成される。
してポリシリコン層４６を形成した後の図４の部分的に
作製された半導体デバイスの断面図である。ポリシリコ
ン層３８の頂部は、化学的／機械的な研磨（ＣＭＰ）、
ドライエッチング、ウェットエッチング、並びに、一般
的に周知の方法によって除去することができる。このプ
ロセスにおいては、一般的に、約１，０００Åと約１，
３００Åとの間の厚さのポリシリコンが除去されて、約
７５０Åと約２，５００Åとの間の厚さを有する第２の
ポリシリコン層４６が形成される。
【００２８】図８は、上記ポリシリコン層の頂部を除去
した後の部分的に作製された半導体デバイスの中の窒素
濃度の領域を示している。十分な窒素濃度を有する領域
は、ゲート酸化物の界面に位置するピーク４２、４４に
見られる。ポリシリコン層４６が十分な窒素濃度を有す
る領域を含まないことが重要である。従って、ピーク４
０を含んでいた図４のポリシリコン層３８の部分（十分
な窒素濃度を有する領域）は、除去されている。
した後の部分的に作製された半導体デバイスの中の窒素
濃度の領域を示している。十分な窒素濃度を有する領域
は、ゲート酸化物の界面に位置するピーク４２、４４に
見られる。ポリシリコン層４６が十分な窒素濃度を有す
る領域を含まないことが重要である。従って、ピーク４
０を含んでいた図４のポリシリコン層３８の部分（十分
な窒素濃度を有する領域）は、除去されている。
【００２９】図６は、第３のポリシリコン層４８を上記
第２のポリシリコン層４６の上に堆積させて複合ポリシ
リコン層５０を形成した後の、図５の部分的に作製され
た半導体デバイスの断面図である。上記第３のポリシリ
コン層４８の厚さは、上記第１及び第２の層の厚さに応
じて、約１，０００Åと約２，０００Åとの間であるの
が好ましい。上記複合ポリシリコン層５０の厚さは、約
１，５００Åと約３，５００Åとの間であるのが好まし
い。
第２のポリシリコン層４６の上に堆積させて複合ポリシ
リコン層５０を形成した後の、図５の部分的に作製され
た半導体デバイスの断面図である。上記第３のポリシリ
コン層４８の厚さは、上記第１及び第２の層の厚さに応
じて、約１，０００Åと約２，０００Åとの間であるの
が好ましい。上記複合ポリシリコン層５０の厚さは、約
１，５００Åと約３，５００Åとの間であるのが好まし
い。
【００３０】図９は、上記第３のポリシリコン層４８を
堆積させた後の、部分的に作製された半導体デバイスの
中の窒素濃度を示している。十分な窒素濃度を有する領
域は、ゲート酸化物の界面に位置するピーク４２、４４
に存在している。複合ポリシリコン層５０は、十分な窒
素濃度を有する領域を有しておらず、特に上記第３のポ
リシリコン層４８は、窒素注入に暴露されていないの
で、窒素濃度の高い領域を実質的に有していない。
堆積させた後の、部分的に作製された半導体デバイスの
中の窒素濃度を示している。十分な窒素濃度を有する領
域は、ゲート酸化物の界面に位置するピーク４２、４４
に存在している。複合ポリシリコン層５０は、十分な窒
素濃度を有する領域を有しておらず、特に上記第３のポ
リシリコン層４８は、窒素注入に暴露されていないの
で、窒素濃度の高い領域を実質的に有していない。
【００３１】一般的に、ホウ素又はリンの如き電子的に
活性なドーパントが、ポリシリコン層５０に注入され
る。ポリシリコン層５０は、ドーパントの拡散を阻害す
る十分な窒素濃度を有する領域を含んでいない。従っ
て、ＭＯＳの通常の動作の間にデバイスのパフォーマン
スを低下させる空乏領域は、ポリシリコン層５０に形成
されない。
活性なドーパントが、ポリシリコン層５０に注入され
る。ポリシリコン層５０は、ドーパントの拡散を阻害す
る十分な窒素濃度を有する領域を含んでいない。従っ
て、ＭＯＳの通常の動作の間にデバイスのパフォーマン
スを低下させる空乏領域は、ポリシリコン層５０に形成
されない。
【００３２】図１０は、エッチングの後にホウ素注入を
行った後の、部分的に作製された半導体デバイスの断面
図である。ホウ素注入は、一般的に、約１×１０15イオ
ン／ｃｍ2と約５×１０15イオン／ｃｍ2との間（約３×
１０15イオン／ｃｍ2と約５×15イオン／ｃｍ2との間で
あるのがより好ましい）のＢＦ2 +によって、約２５ｋｅ
Ｖと約５０ｋｅＶとの間の範囲（約５０ｋｅＶであるの
がより好ましい）のエネルギで行われる。ポリシリコン
ゲート電極５０及びゲート酸化物３４は、スペーサ５２
ａ、５２ｂによって跨がれている。発端のソース５４及
びドレイン５６を形成するためのホウ素注入も、ポリシ
リコンゲート電極に影響を与える。ここにおいて、窒素
濃度を有する領域はポリシリコン層５０に存在しないの
で、ゲート電極の中のホウ素濃度は、注入の後に均一に
（従来技術の窒素注入されたデバイスに比較して）改善
される。従って、パフォーマンスを低下させる空乏領域
は、本発明の方法を用いて作製されたデバイスには形成
されない。
行った後の、部分的に作製された半導体デバイスの断面
図である。ホウ素注入は、一般的に、約１×１０15イオ
ン／ｃｍ2と約５×１０15イオン／ｃｍ2との間（約３×
１０15イオン／ｃｍ2と約５×15イオン／ｃｍ2との間で
あるのがより好ましい）のＢＦ2 +によって、約２５ｋｅ
Ｖと約５０ｋｅＶとの間の範囲（約５０ｋｅＶであるの
がより好ましい）のエネルギで行われる。ポリシリコン
ゲート電極５０及びゲート酸化物３４は、スペーサ５２
ａ、５２ｂによって跨がれている。発端のソース５４及
びドレイン５６を形成するためのホウ素注入も、ポリシ
リコンゲート電極に影響を与える。ここにおいて、窒素
濃度を有する領域はポリシリコン層５０に存在しないの
で、ゲート電極の中のホウ素濃度は、注入の後に均一に
（従来技術の窒素注入されたデバイスに比較して）改善
される。従って、パフォーマンスを低下させる空乏領域
は、本発明の方法を用いて作製されたデバイスには形成
されない。
【００３３】複合ゲート電極の中のホウ素は、ソース領
域５４及びドレイン領域５６を形成する間に、注入する
ことができる。幾つかの場合においては、上記ソース領
域及びドレイン領域は、単一の注入工程で形成される。
しかしながら、通常の多くの製造方法においては、図１
０に示すように、上記ソース領域及びドレイン領域は、
２つの工程で形成される。そのようなプロセスにおいて
は、薄くドープされたドレイン（ＬＤＤ）の注入が最初
に実行される。これにより、図１０に示すようにゲート
酸化物３４の下で伸長するｐ形のソース／ドレインの先
端領域が形成される。ソース／ドレイン領域５４、５６
は、ゲート電極５０の付近にスペーサ５２ａ、５２ｂを
形成した後に完成される。これらのスペーサは、酸化物
のブランケット層をウエーハ表面に堆積させ、その後、
異方性エッチングを実行することにより、形成される。
上記スペーサが形成された後に、第２のｐ形注入を実行
して、図示のように上記スペーサを越えて伸長するソー
ス／ドレイン領域５４、５６の濃くドープされた部分を
形成する。どの程度の量のドーパントがゲートに必要と
されるかに応じて、ポリシリコンゲート電極５０を上記
注入作業の一方又は両方に暴露させることができる。
域５４及びドレイン領域５６を形成する間に、注入する
ことができる。幾つかの場合においては、上記ソース領
域及びドレイン領域は、単一の注入工程で形成される。
しかしながら、通常の多くの製造方法においては、図１
０に示すように、上記ソース領域及びドレイン領域は、
２つの工程で形成される。そのようなプロセスにおいて
は、薄くドープされたドレイン（ＬＤＤ）の注入が最初
に実行される。これにより、図１０に示すようにゲート
酸化物３４の下で伸長するｐ形のソース／ドレインの先
端領域が形成される。ソース／ドレイン領域５４、５６
は、ゲート電極５０の付近にスペーサ５２ａ、５２ｂを
形成した後に完成される。これらのスペーサは、酸化物
のブランケット層をウエーハ表面に堆積させ、その後、
異方性エッチングを実行することにより、形成される。
上記スペーサが形成された後に、第２のｐ形注入を実行
して、図示のように上記スペーサを越えて伸長するソー
ス／ドレイン領域５４、５６の濃くドープされた部分を
形成する。どの程度の量のドーパントがゲートに必要と
されるかに応じて、ポリシリコンゲート電極５０を上記
注入作業の一方又は両方に暴露させることができる。
【００３４】別の実施の形態においては、第３のポリシ
リコン層４８を第２のポリシリコン層４６の上に堆積さ
せて図５に示す複合ポリシリコン層を形成する工程を省
略することができる。その後、ホウ素又はリンの如き電
子的に活性なドーパントを第２のポリシリコン層４６に
直接注入する。電子的に活性なドーパントの拡散を阻害
する恐れのある十分な窒素濃度を有する領域は、ポリシ
リコン層４６には全く存在しない。従って、デバイスの
パフォーマンスを低下させる空乏領域が、ポリシリコン
層４６に形成されない。この実施の形態においては、第
２のポリシリコン層４６は、図１０に示す部分的に作製
された半導体デバイスを得るためのプロセス工程を除い
て、直接処理することができる。
リコン層４８を第２のポリシリコン層４６の上に堆積さ
せて図５に示す複合ポリシリコン層を形成する工程を省
略することができる。その後、ホウ素又はリンの如き電
子的に活性なドーパントを第２のポリシリコン層４６に
直接注入する。電子的に活性なドーパントの拡散を阻害
する恐れのある十分な窒素濃度を有する領域は、ポリシ
リコン層４６には全く存在しない。従って、デバイスの
パフォーマンスを低下させる空乏領域が、ポリシリコン
層４６に形成されない。この実施の形態においては、第
２のポリシリコン層４６は、図１０に示す部分的に作製
された半導体デバイスを得るためのプロセス工程を除い
て、直接処理することができる。
【００３５】この別の実施の形態においては、窒素濃度
のピーク４０を最終的なポリシリコンゲート電極の高さ
の上方まで存在させる厚さまで、第１の層３８を堆積さ
せなければならないことに注意する必要がある。従っ
て、第１の層のエッチング又はプレーナ化を行ってピー
ク４０を除去した後に、必要なゲート厚さを得るために
追加のポリシリコンを堆積させる必要は全く無い。反対
に、層３８は、注入された窒素がゲート酸化物に到達し
てこれを硬化させるのを困難にする程には厚くすべきで
はない。この実施の形態の好ましい変形例においては、
層３８は、約２，５００Åと約５，０００Åとの間の厚
さ、より好ましくは、約３，０００Åと約４，０００Å
との間の厚さ、また、最も好ましくは、約３，０００Å
と約３，５００Åとの間の厚さで形成される。
のピーク４０を最終的なポリシリコンゲート電極の高さ
の上方まで存在させる厚さまで、第１の層３８を堆積さ
せなければならないことに注意する必要がある。従っ
て、第１の層のエッチング又はプレーナ化を行ってピー
ク４０を除去した後に、必要なゲート厚さを得るために
追加のポリシリコンを堆積させる必要は全く無い。反対
に、層３８は、注入された窒素がゲート酸化物に到達し
てこれを硬化させるのを困難にする程には厚くすべきで
はない。この実施の形態の好ましい変形例においては、
層３８は、約２，５００Åと約５，０００Åとの間の厚
さ、より好ましくは、約３，０００Åと約４，０００Å
との間の厚さ、また、最も好ましくは、約３，０００Å
と約３，５００Åとの間の厚さで形成される。
【００３６】ソース／ドレイン領域が図１０に示すよう
に形成された後に、デバイスを以下の手順で完成させる
ことができる。これらの工程は、本発明にとって重要で
はなく、当業界で周知の他のプロセス工程で置き換える
ことができることを理解する必要がある。最初に、ケイ
化物（図示せず）をポリシリコン及び基板の上に形成し
て、抵抗の低い領域を形成することができる。次に、例
えば、ホウ素・リン・ケイ酸ガラス（ＢＰＳＧ）のパッ
シベーション層が構造全体の上に堆積される。このパッ
シベーション層は、層間誘電体又はＩＬＤと呼ばれるこ
とがある。この時点において、前方端の処理が完了す
る。
に形成された後に、デバイスを以下の手順で完成させる
ことができる。これらの工程は、本発明にとって重要で
はなく、当業界で周知の他のプロセス工程で置き換える
ことができることを理解する必要がある。最初に、ケイ
化物（図示せず）をポリシリコン及び基板の上に形成し
て、抵抗の低い領域を形成することができる。次に、例
えば、ホウ素・リン・ケイ酸ガラス（ＢＰＳＧ）のパッ
シベーション層が構造全体の上に堆積される。このパッ
シベーション層は、層間誘電体又はＩＬＤと呼ばれるこ
とがある。この時点において、前方端の処理が完了す
る。
【００３７】一般的な後方端のプロセス工程を次に説明
する。最初に、ＩＬＤの上に接点マスクを形成して、基
板上のデバイス素子に対する接点、並びに、関連するポ
リシリコンゲート電極に対する接点を画定する。その
後、ＩＬＤをエッチングする（一般的には、プラズマエ
ッチングによって）ことによって、パッシベーション層
を貫通する垂直なコンタクト・ホール（接点開口）をレ
ベル１（下の基板及びポリシリコン）まで形成する。こ
の時点において、窒化チタンの如き物質から成る拡散バ
リヤ層（「接着」層と呼ばれることがある）が形成され
て、コンタクト・ホールの付近のデバイス素子にその後
堆積されるメタライゼーション層の金属原子が侵入しな
いようにする。幾つかのプロセスにおいては、上記コン
タクト・ホールには当業界で周知の方法に従ってタング
ステンプラグが充填される。タングステンプラグが形成
されるか否かに関係無く、第１のメタライゼーション層
のブランケット堆積が実行される。第１の（及びその後
の総ての）メタライゼーション層は、アルミニウム（Ａ
ｌ）、アルミニウム銅（ＡｌＣｕ）又はアルミニウムシ
リコン銅（ＡｌＳｉＣｕ）の如き産業的に使用される種
々の金属又は合金から形成することができる。そのよう
な層は、産業界で周知のように、通常スパッタリングに
よって堆積される。
する。最初に、ＩＬＤの上に接点マスクを形成して、基
板上のデバイス素子に対する接点、並びに、関連するポ
リシリコンゲート電極に対する接点を画定する。その
後、ＩＬＤをエッチングする（一般的には、プラズマエ
ッチングによって）ことによって、パッシベーション層
を貫通する垂直なコンタクト・ホール（接点開口）をレ
ベル１（下の基板及びポリシリコン）まで形成する。こ
の時点において、窒化チタンの如き物質から成る拡散バ
リヤ層（「接着」層と呼ばれることがある）が形成され
て、コンタクト・ホールの付近のデバイス素子にその後
堆積されるメタライゼーション層の金属原子が侵入しな
いようにする。幾つかのプロセスにおいては、上記コン
タクト・ホールには当業界で周知の方法に従ってタング
ステンプラグが充填される。タングステンプラグが形成
されるか否かに関係無く、第１のメタライゼーション層
のブランケット堆積が実行される。第１の（及びその後
の総ての）メタライゼーション層は、アルミニウム（Ａ
ｌ）、アルミニウム銅（ＡｌＣｕ）又はアルミニウムシ
リコン銅（ＡｌＳｉＣｕ）の如き産業的に使用される種
々の金属又は合金から形成することができる。そのよう
な層は、産業界で周知のように、通常スパッタリングに
よって堆積される。
【００３８】第１のメタライゼーション層を堆積させた
後に、パターニングを行って種々のデバイス素子を接続
する線を形成する。これら線の正確な配置は、特定のＩ
Ｃ又はＡＳＩＣの設計によって決定されることになる。
上記パターニングは、最初に、フォトレジストの如きマ
スクを堆積させ、その後、このマスクを光線に暴露させ
て、その後のエッチング工程において形成すべき金属線
のパターンを画定する。その後、反応イオンエッチング
（ＲＩＥ）の如きプラズマプロセスによって、下の第１
のメタライゼーション層のエッチングを行う。
後に、パターニングを行って種々のデバイス素子を接続
する線を形成する。これら線の正確な配置は、特定のＩ
Ｃ又はＡＳＩＣの設計によって決定されることになる。
上記パターニングは、最初に、フォトレジストの如きマ
スクを堆積させ、その後、このマスクを光線に暴露させ
て、その後のエッチング工程において形成すべき金属線
のパターンを画定する。その後、反応イオンエッチング
（ＲＩＥ）の如きプラズマプロセスによって、下の第１
のメタライゼーション層のエッチングを行う。
【００３９】第１のメタライゼーション層のエッチング
を行った後に、上記フォトレジストを除去し、上記第１
のメタライゼーション層の上に誘電層を堆積させ、これ
により、上記メタライゼーション層を後続するメタライ
ゼーション層（すなわち、第２のメタライゼーション
層）から絶縁させる。一般的に、酸化物又はホウ素・リ
ン・ケイ酸ガラスが上記誘電層として使用されるが、窒
化物又はポリイミドの膜（スピニングによって設けるこ
とができる）の如き他の誘電体を使用することもでき
る。次に、適宜な技術によって上記誘電層のプレーナ化
を行う。上述のように誘電層を形成してそのプレーナ化
を行った後に、誘電層の上面にバイアマスクを形成す
る。このバイアマスクは、第１及び第２のメタライゼー
ション層の間の相互接続部が形成されることになるバイ
ア又は領域を画定する。その後、別のプラズマ支援エッ
チングを実行して、誘電層に実際のバイアを形成する。
誘電層に上記バイアを形成した後に、次のメタライゼー
ション層（金属−２）を堆積させ、上述のパターニング
を行う。幾つかの場合においては、１又はそれ以上の追
加のメタライゼーション層を形成してそのパターニング
を行い、ＩＣの配線を完成させる必要がある。
を行った後に、上記フォトレジストを除去し、上記第１
のメタライゼーション層の上に誘電層を堆積させ、これ
により、上記メタライゼーション層を後続するメタライ
ゼーション層（すなわち、第２のメタライゼーション
層）から絶縁させる。一般的に、酸化物又はホウ素・リ
ン・ケイ酸ガラスが上記誘電層として使用されるが、窒
化物又はポリイミドの膜（スピニングによって設けるこ
とができる）の如き他の誘電体を使用することもでき
る。次に、適宜な技術によって上記誘電層のプレーナ化
を行う。上述のように誘電層を形成してそのプレーナ化
を行った後に、誘電層の上面にバイアマスクを形成す
る。このバイアマスクは、第１及び第２のメタライゼー
ション層の間の相互接続部が形成されることになるバイ
ア又は領域を画定する。その後、別のプラズマ支援エッ
チングを実行して、誘電層に実際のバイアを形成する。
誘電層に上記バイアを形成した後に、次のメタライゼー
ション層（金属−２）を堆積させ、上述のパターニング
を行う。幾つかの場合においては、１又はそれ以上の追
加のメタライゼーション層を形成してそのパターニング
を行い、ＩＣの配線を完成させる必要がある。
【００４０】本発明は、ホウ素の濃度プロフィールが窒
素濃度の領域によって強く影響を受けるので、ＰＭＯＳ
デバイスに最も良く利用される可能性がある。しかしな
がら、本発明は、リンの分布も顕著な窒素濃度領域によ
っても影響を受けるので、ＮＭＯＳデバイスにも利用さ
れる可能性が高い。
素濃度の領域によって強く影響を受けるので、ＰＭＯＳ
デバイスに最も良く利用される可能性がある。しかしな
がら、本発明は、リンの分布も顕著な窒素濃度領域によ
っても影響を受けるので、ＮＭＯＳデバイスにも利用さ
れる可能性が高い。
【００４１】本発明のデバイスは、図８及び図９に示す
ような窒素濃度の分布をその特徴とすることができる。
これらの分布の重要な特徴は、ゲート電極との界面の外
側のポリシリコンゲート電極の中に顕著な窒素集中濃度
が存在しないということである。ゲート酸化物の界面に
２つの窒素ピークが存在することは、窒素注入によるゲ
ート酸化物の硬化作業の重要な特徴である。
ような窒素濃度の分布をその特徴とすることができる。
これらの分布の重要な特徴は、ゲート電極との界面の外
側のポリシリコンゲート電極の中に顕著な窒素集中濃度
が存在しないということである。ゲート酸化物の界面に
２つの窒素ピークが存在することは、窒素注入によるゲ
ート酸化物の硬化作業の重要な特徴である。
【００４２】上述の事柄から、本発明のデバイスは、
（ａ）ゲート酸化物のシリコン基板とポリシリコンゲー
ト電極との界面に少なくとも約３×１０20原子／ｃｍ3
（より好ましくは、約６×１０20原子／ｃｍ3）の窒素
濃度のピークを有し、また、（ｂ）窒素濃度が約１×１
０20原子／ｃｍ3（より好ましくは、約８×１０19原子
／ｃｍ3）を超える他の領域がポリシリコンゲート電極
に存在しないという特徴を有しているということができ
る。
（ａ）ゲート酸化物のシリコン基板とポリシリコンゲー
ト電極との界面に少なくとも約３×１０20原子／ｃｍ3
（より好ましくは、約６×１０20原子／ｃｍ3）の窒素
濃度のピークを有し、また、（ｂ）窒素濃度が約１×１
０20原子／ｃｍ3（より好ましくは、約８×１０19原子
／ｃｍ3）を超える他の領域がポリシリコンゲート電極
に存在しないという特徴を有しているということができ
る。
【００４３】本発明のデバイスは、ゲート酸化物／ポリ
シリコンの界面での窒素濃度のピークの約５０％（より
好ましくは、約２０％）よりも高い窒素濃度のピークを
もたないポリシリコンゲート電極をその特徴とするとい
うことができる。上記ゲート電極は、約１０19原子／ｃ
ｍ3を超す（ゲート酸化物の界面領域を超える）窒素濃
度を有する領域をもたないのがより好ましい。
シリコンの界面での窒素濃度のピークの約５０％（より
好ましくは、約２０％）よりも高い窒素濃度のピークを
もたないポリシリコンゲート電極をその特徴とするとい
うことができる。上記ゲート電極は、約１０19原子／ｃ
ｍ3を超す（ゲート酸化物の界面領域を超える）窒素濃
度を有する領域をもたないのがより好ましい。
【００４４】結 言 本発明の理解を図るために本発明を幾分詳細に説明した
が、請求の範囲の範囲内で幾つかの変形及び変更を行う
ことができることは理解されよう。例えば、上の説明
は、ＰＭＯＳデバイスに限定したが、ＮＭＯＳの如き他
の半導体デバイスに本発明を応用してポリシリコンのバ
ルクの中に電子的に活性なドーパントを均一に分布させ
ることができない理由は基本的に存在しない。従って、
上述の実施の形態は、例示的なものであって、限定的な
ものと見なしてはならず、本発明は、上述の細部に限定
されることなく、請求の範囲の範囲内で変更することが
できることができる。
が、請求の範囲の範囲内で幾つかの変形及び変更を行う
ことができることは理解されよう。例えば、上の説明
は、ＰＭＯＳデバイスに限定したが、ＮＭＯＳの如き他
の半導体デバイスに本発明を応用してポリシリコンのバ
ルクの中に電子的に活性なドーパントを均一に分布させ
ることができない理由は基本的に存在しない。従って、
上述の実施の形態は、例示的なものであって、限定的な
ものと見なしてはならず、本発明は、上述の細部に限定
されることなく、請求の範囲の範囲内で変更することが
できることができる。
【図１】アニーリング処理の前後のシリコン上のポリシ
リコン層の中の窒素分布を示すＳＩＭプロフィールであ
る。
リコン層の中の窒素分布を示すＳＩＭプロフィールであ
る。
【図２】アニーリング処理の後のポリシリコン層の中の
ホウ素分布及び窒素分布を示すＳＩＭプロフィールであ
る。
ホウ素分布及び窒素分布を示すＳＩＭプロフィールであ
る。
【図３】部分的に作製されたＭＯＳデバイスを示す断面
図である。
図である。
【図４】ポリシリコンを堆積させた後に窒素注入及びア
ニーリング処理を行うことによって部分的に作製された
ＭＯＳデバイスを示す断面図である。
ニーリング処理を行うことによって部分的に作製された
ＭＯＳデバイスを示す断面図である。
【図５】ポリシリコン層の頂部を除去した後の部分的に
作製されたＭＯＳデバイスを示す断面図である。
作製されたＭＯＳデバイスを示す断面図である。
【図６】第３のポリシリコン層を第２のポリシリコン層
の上に堆積させて複合ポリシリコン層を形成した後の部
分的に作製されたＭＯＳデバイスを示す断面図である。
の上に堆積させて複合ポリシリコン層を形成した後の部
分的に作製されたＭＯＳデバイスを示す断面図である。
【図７】ポリシリコンの堆積、窒素注入及びアニーリン
グ処理を行った後の部分的に作製されたＭＯＳデバイス
の中の窒素濃度の領域を示している。
グ処理を行った後の部分的に作製されたＭＯＳデバイス
の中の窒素濃度の領域を示している。
【図８】ポリシリコン層の頂部を除去した後の部分的に
作製されたＭＯＳデバイスの中の窒素濃度の領域を示し
ている。
作製されたＭＯＳデバイスの中の窒素濃度の領域を示し
ている。
【図９】第３のポリシリコン層を第２のポリシリコン層
の上に堆積させて複合ポリシリコン層を形成した後の部
分的に作製されたＭＯＳデバイスの中の窒素濃度の領域
を示している。
の上に堆積させて複合ポリシリコン層を形成した後の部
分的に作製されたＭＯＳデバイスの中の窒素濃度の領域
を示している。
【図１０】ポリシリコン層及びゲート酸化物層のエッチ
ングを行いその後ホウ素注入を行った後の部分的に作製
されたＭＯＳデバイスを示す断面図である。
ングを行いその後ホウ素注入を行った後の部分的に作製
されたＭＯＳデバイスを示す断面図である。
３４ ゲート酸化物層 ３６ シリコン基板 ３８ ポリシリコン層 ４６ 第２のポリシリコン層 ４８ 第３のポリシリコン層 ５０ 複合ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン−シェン・ヤオ アメリカ合衆国カリフォルニア州94306, パロアルト ラモナ・ストリート 3189 (72)発明者 ウェン−チン・イー アメリカ合衆国カリフォルニア州94539, フリーモント，ポーニー・ドライブ 44900
Claims (32)
- 【請求項１】 部分的に作製された電子デバイスのゲー
ト酸化物を硬化させる方法であって、 ゲート酸化物の上に堆積された第１のポリシリコン層に
窒素イオンを注入する工程と、 前記ゲート酸化物、及び、前記第１のポリシリコン層の
バルクの箇所に窒素が集中するようにアニーリング処理
を行う工程と、 前記第１のポリシリコン層の頂部からポリシリコンを除
去し、前記第１のポリシリコン層のバルクの窒素が集中
する前記箇所をもたない第２のポリシリコン層を形成す
る工程とを備えること、を特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、前記ゲ
ート酸化物の厚さは、約５０Åよりも薄いこと、を特徴
とする方法。 - 【請求項３】 請求項１に記載の方法において、更に、
前記第２のポリシリコン層に電子的に活性なドーパント
を注入する工程を備えること、を特徴とする方法。 - 【請求項４】 請求項３に記載の方法において、前記電
子的に活性なドーパントがホウ素であること、を特徴と
する方法。 - 【請求項５】 請求項３に記載の方法において、前記電
子的に活性なドーパントがリンであること、を特徴とす
る方法。 - 【請求項６】 請求項１に記載の方法において、前記第
１のポリシリコン層の厚さは、約２，０００Åと約４，
０００Åとの間であること、を特徴とする方法。 - 【請求項７】 請求項６に記載の方法において、前記第
２のポリシリコン層の厚さは、約７５０Åと約２，５０
０Åとの間の間であること、を特徴とする方法。 - 【請求項８】 請求項１に記載の方法において、前記ア
ニーリング処理は、約８００°Ｃと約１，０００°Ｃと
の間の温度で実行されること、を特徴とする方法。 - 【請求項９】 請求項８に記載の方法において、前記ア
ニーリング処理は、約９００°Ｃで実行されること、を
特徴とする方法。 - 【請求項１０】 請求項１に記載の方法において、前記
部分的に作製された電子デバイスは、部分的に作製され
たＮＭＯＳデバイスであること、を特徴とする方法。 - 【請求項１１】 請求項１に記載の方法において、前記
部分的に作製された電子デバイスは、部分的に作製され
たＰＭＯＳデバイスであること、を特徴とする方法。 - 【請求項１２】 請求項１に記載の方法において、更
に、第３のポリシリコン層を前記第２のポリシリコン層
の上に堆積させて複合ポリシリコン層を形成する工程を
備えること、を特徴とする方法。 - 【請求項１３】 請求項１２に記載の方法において、前
記ゲート酸化物の厚さは、約５０Åよりも薄いこと、を
特徴とする方法。 - 【請求項１４】 請求項１２に記載の方法において、更
に、電子的に活性なドーパントを前記複合ポリシリコン
層に注入する工程を備えること、を特徴とする方法。 - 【請求項１５】 請求項１４に記載の方法において、前
記電子的に活性なドーパントは、ホウ素であること、を
特徴とする方法。 - 【請求項１６】 請求項１２に記載の方法において、前
記第１のポリシリコン層の厚さは、約２，０００Åと約
４，０００Åとの間であること、を特徴とする方法。 - 【請求項１７】 請求項１２に記載の方法において、前
記第２のポリシリコン層の厚さは、約７５０Åと約２，
５００Åとの間であること、を特徴とする方法。 - 【請求項１８】 請求項１２に記載の方法において、前
記第３のポリシリコン層の厚さは、約１，０００Åと約
２，０００Åとの間であること、を特徴とする方法。 - 【請求項１９】 請求項１２に記載の方法において、前
記複合ポリシリコン層の厚さは、約１，５００Åと約
３，５００Åとの間であること、を特徴とする方法。 - 【請求項２０】 請求項１２に記載の方法において、前
記部分的に作製された電子デバイスは、部分的に作製さ
れたＰＭＯＳデバイスであること、を特徴とする方法。 - 【請求項２１】 半導体デバイスであって、 シリコン基板の上に堆積されたゲート酸化物層と、 該ゲート酸化物層の上に設けられたポリシリコン層と、 ゲート酸化物／ポリシリコンの界面と、 ゲート酸化物／シリコン基板の界面と、 前記ゲート酸化物／ポリシリコンの界面の十分な窒素濃
度の第１のピークと、 前記ゲート酸化物／シリコン基板の界面の十分な窒素濃
度の第２のピークとを備えており、 前記ポリシリコン層には、約１０19原子／ｃｍ3よりも
高い十分な窒素濃度のピークが存在しないように構成さ
れたこと、を特徴とする半導体デバイス。 - 【請求項２２】 請求項２１に記載の半導体デバイスに
おいて、前記ゲート酸化物層の厚さは、約５０Åよりも
薄いこと、を特徴とする半導体デバイス。 - 【請求項２３】 請求項２２に記載の半導体デバイスに
おいて、前記ゲート酸化物層の厚さは、約２０Åと約３
５Åとの間であること、を特徴とする半導体デバイス。 - 【請求項２４】 請求項２１に記載の半導体デバイスに
おいて、前記ポリシリコン層の厚さは、約１，５００Å
と約３，５００Åとの間であること、を特徴とする半導
体デバイス。 - 【請求項２５】 請求項２１に記載の半導体デバイスに
おいて、前記十分な窒素濃度の第１のピークは、約１０
20原子／ｃｍ3と約１０21原子／ｃｍ3との間であるこ
と、を特徴とする半導体デバイス。 - 【請求項２６】 請求項２１に記載の半導体デバイスに
おいて、前記十分な窒素濃度の第２のピークは、約１０
19原子／ｃｍ3と約１０20原子／ｃｍ3との間であるこ
と、を特徴とする半導体デバイス。 - 【請求項２７】 請求項２１に記載の半導体デバイスに
おいて、前記ポリシリコン層の窒素濃度のピークは、約
１０19原子／ｃｍ3を超えないこと、を特徴とする半導
体デバイス。 - 【請求項２８】 請求項２１に記載の半導体デバイスに
おいて、当該半導体デバイスはＮＭＯＳデバイスである
こと、を特徴とする半導体デバイス。 - 【請求項２９】 請求項２１に記載の半導体デバイスに
おいて、当該半導体デバイスは、ＰＭＯＳデバイスであ
ること、を特徴とする半導体デバイス。 - 【請求項３０】 請求項２９に記載の半導体デバイスに
おいて、前記ポリシリコン層は、ホウ素のドーパントを
含むこと、を特徴とする半導体デバイス。 - 【請求項３１】 請求項３０に記載の半導体デバイスに
おいて、前記ポリシリコン層のホウ素濃度は、少なくと
も約５×１０19原子／ｃｍ3であること、を特徴とする
半導体デバイス。 - 【請求項３２】 請求項２１に記載の半導体デバイスに
おいて、前記ポリシリコン層は、前記十分な窒素濃度の
第１のピーク及び前記十分な窒素濃度の第２のピークの
いずれの窒素濃度の２０％よりも高い窒素濃度のピーク
を含まないこと、を特徴とする半導体デバイス。
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