CN102290375A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置的制造方法以及通过该方法形成的半导体装置。该制造方法包括：在半导体基板上形成位于NTr和PTr区域的第一栅极绝缘膜；分别在NTr和PTr区域的第一栅极绝缘膜上形成第一栅电极；通过在半导体基板中引入杂质以在NTr和PTr区域的第一栅电极的两侧处形成源/漏极区域；进行用于激活源/漏极区域中的杂质的热处理；形成覆盖NTr和PTr区域的第一栅电极的整个表面的应力衬膜，应力衬膜向半导体基板施加应力；暴露PTr区域的第一栅电极的上部；通过完全移除PTr区域的第一栅电极来形成凹槽，凹槽用于形成第二栅电极；及在凹槽中形成第二栅电极。根据本发明，能够增加半导体装置中的载流子迁移率。

Description

半导体装置及其制造方法
相关申请的交叉参考
本申请包含与2010年6月18日向日本专利局提交的日本在先专利申请JP 2010-139847的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及半导体装置及其制造方法，具体地涉及具有n沟道场效应晶体管和p沟道场效应晶体管的半导体装置以及该半导体装置的制造方法。
背景技术
金属-绝缘(氧化物)半导体场效应晶体管(MISFET或MOSFET)是半导体装置中的基本元件。随着半导体装置的小型化和高集成度的发展，MISFET的小型化程度越来越高。
通常将n沟道MISFET(下文也称作NTr)和p沟道MISFET(下文也称作PTr)包含在同一基板上的结构称为CMOS电路。
由于CMOS电路功耗低，且小型化和高集成度的CMOS电路容易实现器件的高速操作，所以CMOS电路广泛地用作各种大规模集成电路(LSI)中的器件。
在现有技术中，将硅的热氧化物膜(氧化硅：SiO2)或者将通过对氧化硅进行热氮化或在等离子中进行处理而形成的膜(氮氧化硅：SiON)广泛地用作栅极绝缘膜。
掺杂有磷(P)或砷(As)的n型多晶硅层和掺杂有硼(B)的p型多晶硅层已广泛用作NTr和PTr的栅电极。
然而，当根据缩放原则使栅极绝缘膜变薄或减小栅极长度变小时，由于使氧化硅膜和氮氧化硅膜变薄的原因，增加了栅极漏电流，从而降低了可靠性。
此外，由于在栅电极中形成耗尽层的原因，减小了栅极电容，因此，提出了使用具有高介电常数的绝缘材料(高介电膜)作为栅极绝缘膜的方法和使用金属作为栅电极的方法。
例如，可以将铪的化合物等用作高介电膜的材料。尤其是，氧化铪(HfO2)由于能够在保持高介电常数的同时抑制电子/空穴迁移率的降低而成为最有应用前景的材料。
然而，如在“High Performance nMOSFET with Hfsix/Hf02 Gate Stackby Low Temperature Process”，T，Hirano et al.，Tech.Dig.IEDM，第911页，(2005)”(非专利文献1)中所披露，由于进行高温处理(例如，对源极/漏极(S/D)进行活化退火处理)，所以会出现特性降低(例如，载流子迁移率降低)的问题。
其功函数(WF)具有理想值的金属材料作为形成栅电极的材料可以提供良好的晶体管特性。
为了增强LSI的性能，MISFET需要在获得较低阈值的同时抑制短沟道效应等，于是NTr的栅电极的金属材料需要具有接近4.1eV的WF，PTr的栅电极的金属材料需要具有接近5.2eV的WF。
已知的满足上述条件的金属材料并不多，下述文献披露了在NTr中使用铪硅化物(HfSix)，并在PTr中使用钌(Ru)和氮化钛(TiN)的情况：“High Performance nMOSFET with HfSix/Hf02 Gate Stack by LowTemperature Process”，K.Tai et al.，ISTC，p 330(2006)；“HighPerformance Dual Metal Gate CMOS with High Mobility and Low ThresholdVoltage Applicable to Bulk CMOS Technology”，S.Yamaguchi et al.，Symp.VLSI Tech.，p.192(2006)；“Sub-1nm EOT HfSix/Hf02 Gate Stack UsingNovel Si Extrusion Process for High Performance Application”，T.Ando etal.，Symp.VLSI Tech.，p.208(2006)；以及“High Performance pMOSFETwith ALD-TiN/Hf02 Gate Stack on(110)Substrate by Low TemperatureProcess”，K.Tai et al.，ESSDERC.，p.121(2006)等(非专利文献2～5)。
然而，由于进行高温处理步骤，上述材料的WF值也会发生变化，所以这就会出现诸如载流子迁移率降低之类的特性降低的问题。
因此，相对于现有技术中的在形成栅极绝缘膜和栅电极之后进行高温处理步骤的制造方法，JP-A-2000-40826(专利文献1)公开了一种在进行高温处理步骤之后形成栅极绝缘膜和栅电极的制造方法。
在下文中，将在进行高温处理步骤之后形成栅极绝缘膜和栅电极的制造方法所形成的晶体管结构称为“栅极后形成结构”。
另一方面，将现有技术中的在形成栅极绝缘膜和栅电极之后进行高温处理步骤的制造方法所形成的晶体管结构称为“栅极先形成结构”。
JP-A-2002-198441(专利文献2)披露了如下方法：在栅极后形成结构中，分别使用具有合适WF的金属来形成NTr和PTr的栅电极。
这里情况下，移除第一区域中的虚拟栅极，形成第一栅极绝缘膜，通过使用金属来形成第一栅电极，并通过蚀刻移除金属中的除成为第一栅电极的部分之外的部分。
接下来，移除第二区域中的虚拟栅极，形成第二栅极绝缘膜，形成第二栅电极，并通过蚀刻移除金属中的除成为第二栅电极的部分之外的部分。
通过上述处理，在NTr和PTr上可以分别形成具有合适WF的栅电极。
除上述公开的将金属用作栅电极之外，作为采用栅极后形成结构的示例，已知的完全硅化(Full Silicidation，FUSI)技术将多晶硅层和过渡金属(transition metal)的化合物用作栅电极。
然而，难以通过优化硅化处理来分别形成NTr和PTr，如在JP-A-2009-117621(专利文献3)所披露的方法中，仅在PTr区域中设置开口，从而仅对PTr的栅电极进行完全硅化。
近年来，已知的技术是在晶体管的源极/漏极上形成与硅具有不同晶格常数的锗化硅(SiGe)(下文中称为e-SiGe结构)。
此外，如在国际申请WO2002/043151(专利文献4)所采用的技术中，通过在源极/漏极上形成张应力或压应力的氮化硅膜(在下文中称为应力衬膜SL)来调节晶体管的沟道区域中的应力，从而改善载流子迁移率。
在具有栅极后形成结构的晶体管的源极/漏极上形成应力衬膜的情况下，例如日本专利申请JP-A-2008-263168(专利文献5)采用如下结构和形成方法：通过化学机械研磨(CMP)处理来研磨应力衬膜的上部，从而移除应力衬膜的上部。
因此，增强了沟道方向上的应力，从而实现了具有高载流子迁移率的高性能晶体管。
在上述通过CMP处理对栅极后形成结构中的应力衬膜的上部进行研磨从而将其移除的结构中，当移除作为虚拟栅极的多晶硅层时，应力衬膜产生的应力作用发生变化。由于上述变化的原因，应力对NTr和PTr之间的载流子迁移率的影响出现差异，下述表达式(1)和(2)表示这些差异
μ xx μ 0 = 1 + 0.316 S xx - 0.534 S yy + 0.176 S zz . . . ( 1 )
μ xx μ 0 = 1 - 0.718 S xx + 0.011 S yy + 0.663 S zz . . . ( 2 )
表达式(1)表示应力(Sxx，Syy，Szz)对电子的迁移率比(μxx/μ0)的影响。表达式(2)表示应力(Sxx，Syy，Szz)对空穴的迁移率比(μxx/μ0)的影响。这里，“xx”表示沟道长度方向，“yy”表示沟道的垂直方向，“zz”表示沟道宽度方向。
在专利文献5中，产生张应力的应力衬膜设置在NTr中，产生压应力的应力衬膜设置在PTr中。
在其载流子是电子的NTr中，增加了“xx”方向上的张应力(+Sxx)，减小了“yy”方向上的压应力(-Syy)，由此，由于Sxx的系数约等于Syy的系数，从而抵消了应力对迁移率的影响。
另一方面，在其载流子是空穴的PTr中，增加了“xx”方向上的压应力(+Sxx)，减小了“yy”方向上的张应力(-Syy)，然而，由于Sxx的系数比Syy的系数大(约70倍)，因此，由于“xx”方向上的应力作用而产生增加迁移率的效果。
图10表示通过绘制各个与具有栅极后形成结构的NTr中的栅极间距相关的工艺下的迁移率的相对差异值而获得的结果。在图中，(a)表示形成应力衬膜之后的迁移率，(b)表示移除栅电极上的应力衬膜之后的迁移率，(c)表示移除多晶硅之后的迁移率，(d)表示形成金属栅电极之后的迁移率。将不存在应力衬膜时的相对迁移率设置为1.0。
如曲线(c)所示，当栅极间距为长(0.83μm、0.5μm)的情况下，移除多晶硅层后的迁移率相对增加，而当栅极间距为短(0.19μm)的情况下，移除多晶硅层后的迁移率相对降低。
这是因为，如上所述，由于Sxx的系数约等于Syy的系数，抵消了应力对迁移率的影响，而当栅极间距为短时，Sxx相对减小，由此降低了迁移率。
因此，可以发现，随着栅极间距由于半导体装置的小型化而减小时，与栅极先形成结构相比，栅极后形成结构中的NTr特性降低。
在专利文献3的结构中，披露了仅将栅极先形成结构应用到NTr的技术。
然而，由于专利文献3的结构没有移除PTr中的多晶硅层的过程的原因，虽然可以抑制NTr的迁移率的降低，但并没有增加PTr的迁移率，因此，难以获得高性能的CMOS电路。
此外，例如在“A Novel“Hybrid”High-k/Metal Gate Process for 28nm High Performance CMOSFETs”，C.M.Lai et al.，Tech.Dig.IEDM，p.655(2009)(非专利文献6)中，还描述了将高介电常数膜用作栅极绝缘膜并将金属材料用作栅电极的方法。
非专利文献6所披露的CMOS结构将栅极先形成结构应用到NTr，将栅极后形成结构应用到PTr，然而，该CMOS结构包含下述过程：通过化学机械研磨处理来移除应力衬膜的上部；并且移除NTr中的多晶硅层。因此，降低了NTr中的迁移率。由此，尤其在栅极间距为短的微区(micro area)中难以获得高性能的CMOS电路。
发明内容
本发明的目的尤其在于增加CMOS电路所包含的n沟道MISFET(NTr)和p沟道MISFET(PTr)的栅极间距较短的微区中的载流子迁移率，从而实现高性能。
本发明的实施例提供一种半导体装置的制造方法，所述方法包括：在半导体基板上形成位于有源区域的第一区域和第二区域中的第一栅极绝缘膜，所述第一区域是所述半导体基板上的n沟道场效应晶体管形成区域，所述第二区域是所述半导体基板上的p沟道场效应晶体管形成区域；在所述第一栅极绝缘膜上形成位于所述第一区域中和位于所述第二区域中的第一栅电极；通过在所述半导体基板中引入杂质以在所述第一区域中和所述第二区域中的所述第一栅电极的两侧处形成源/漏极区域；进行用于激活所述源/漏极区域中的所述杂质的热处理；形成覆盖所述第一区域中和所述第二区域中的所述第一栅电极的整个表面的应力衬膜，所述应力衬膜向所述半导体基板施加应力；在至少保留形成在所述第一区域中的部分处的所述应力衬膜的同时，移除所述第二区域中的所述第一栅电极的上部处的所述应力衬膜以暴露所述第二区域中的所述第一栅电极的所述上部；通过完全移除所述第二区域中的所述第一栅电极来形成凹槽，所述凹槽用于形成第二栅电极；及在所述凹槽中形成所述第二栅电极。
在本发明实施例的半导体装置的制造方法中，在半导体基板上形成位于有源区域的所述第一区域和所述第二区域中的所述第一栅极绝缘膜，其中，所述第一区域是所述半导体基板上的n沟道场效应晶体管形成区域，所述第二区域是所述半导体基板上的p沟道场效应晶体管形成区域。
接着，在所述第一栅极绝缘膜上形成位于所述第一区域中和位于所述第二区域中的所述第一栅电极。
接着，通过在所述半导体基板中引入杂质以在所述第一区域中和所述第二区域中的所述第一栅电极的两侧处形成所述源/漏极区域。
接着，进行用于激活所述源/漏极区域中的所述杂质的所述热处理。
接着，形成覆盖所述第一区域中和所述第二区域中的所述第一栅电极的整个表面的所述应力衬膜，所述应力衬膜向所述半导体基板施加应力。
接着，在至少保留形成在所述第一区域中的部分处的所述应力衬膜的同时，移除所述第二区域中的所述第一栅电极的上部处的所述应力衬膜以暴露所述第二区域中的所述第一栅电极的所述上部。
接着，通过完全移除所述第二区域中的所述第一栅电极来形成凹槽，所述凹槽用于形成第二栅电极。
接着，在所述凹槽中形成所述第二栅电极。
本发明的另一实施例提供一种半导体装置，其包括：第一栅极绝缘膜，其在半导体基板上形成为位于第一区域中，所述第一区域是所述半导体基板的n沟道场效应晶体管形成区域；第二栅极绝缘膜，其在所述半导体基板上形成为位于第二区域中，所述第二区域是所述半导体基板的p沟道场效应晶体管形成区域；第一栅电极，其形成在所述第一区域中的所述第一栅极绝缘膜上；第二栅电极，其形成在所述第二区域中的所述第二栅极绝缘膜上，所述第二栅电极的与所述第二栅极绝缘膜接触的部分是由金属或金属化合物制成；源/漏极区域，其通过在所述半导体基板中引入杂质而形成在所述第一区域中的所述第一栅电极的两侧处和所述第二区域中的所述第二栅电极的两侧处；及应力衬膜，其向所述半导体基板施加应力，所述应力衬膜形成为覆盖所述第一区域中的所述第一栅电极的整个表面，并覆盖所述第二区域中的除所述第二栅电极的上部之外的区域。
在根据本发明实施例的半导体装置中，所述第一栅极绝缘膜在半导体基板上形成为位于第一区域中，所述第一区域是所述半导体基板的n沟道场效应晶体管形成区域。所述第二栅极绝缘膜在所述半导体基板上形成为位于第二区域中，所述第二区域是所述半导体基板的p沟道场效应晶体管形成区域。
所述第一栅电极形成在所述第一区域中的所述第一栅极绝缘膜上，所述第二栅电极形成在所述第二区域中的所述第二栅极绝缘膜上，所述第二栅电极的与所述第二栅极绝缘膜接触的部分是由金属或金属化合物制成。
通过在所述半导体基板中引入杂质以在所述第一区域中的所述第一栅电极的两侧处和所述第二区域中的所述第二栅电极的两侧处形成所述源/漏极区域。
所述应力衬膜向所述半导体基板施加应力，所述应力衬膜形成为覆盖所述第一区域中的所述第一栅电极的整个表面，并覆盖所述第二区域中的除所述第二栅电极的上部之外的区域。
在本发明实施例的半导体装置的所述制造方法中，在CMOS电路所包括的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的电极间距较短的微区中，能够增加载流子迁移率，从而能够实现高性能。
在本发明实施例的所述半导体装置中，在CMOS电路所包括的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的电极间距较短的微区中，能够增加载流子迁移率，从而能够实现高性能。
附图说明
图1是本发明第一实施例的半导体装置的示意性剖面图；
图2A～图2C是表示本发明第一实施例半导体装置的制造方法中的制造过程的示意性剖面图；
图3A～图3C是表示本发明第一实施例半导体装置的制造方法中的制造过程的示意性剖面图；
图4A～图4C是表示本发明第一实施例半导体装置的制造方法中的制造过程的示意性剖面图；
图5A和图5B是表示本发明第一实施例半导体装置的制造方法中的制造过程的示意性剖面图；
图6A～图6C是说明本发明第一实施例的变形例的半导体装置的制造方法中的制造过程的示意性剖面图；
图7是本发明第二实施例的半导体装置的示意性剖面图；
图8A～图8C是表示本发明第二实施例半导体装置的制造方法中的制造过程的示意性剖面图；
图9A～9C是表示本发明第二实施例半导体装置的制造方法中的制造过程的示意性剖面图；及
图10表示通过对各个与现有技术中的具有栅极后形成结构的NTr的栅极间距相关的工艺下的迁移率相对差异值进行绘制而获得的结果。
具体实施方式
在下文中，参考附图来说明本发明的半导体装置及其制造方法的实施例。
以下述顺序进行说明：
1.第一实施例(基本结构)
2.第一实施例的变形例
3.第二实施例(将PTr的栅电极形成为比NTr的栅电极高的形成方法)
1.第一实施例
半导体装置的结构
图1是表示本实施例的半导体装置的示意性剖面图。
例如，形成元件隔离沟道10a和STI(浅沟道隔离)元件隔离绝缘膜13，从而将由硅基板等制成的半导体基板划分成为第一区域A1和第二区域A2。
第一区域A1是n沟道场效应晶体管(NTr)的形成区域，第二区域A2是p沟道场效应晶体管(PTr)的形成区域。
在半导体基板的第一区域A1中形成p型阱10b，在第二区域A2中形成n型阱10c。
例如，由氧化铪(HfO2)等制成的第一栅极绝缘膜15a在半导体基板上形成为位于第一区域A1的p型阱10b区域中。
在第一栅极绝缘膜15a上方形成第一栅电极，该第一栅电极是由包括氮化钛(TiN)膜16和多晶硅层17的层叠体等制成。
第一栅极绝缘膜15a也可使用介电常数高于氧化硅的所谓的高k(高介电常数)材料，诸如硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、锆氧化物(ZrOx)等。
在第一栅电极的与第一栅极绝缘膜15a接触的部分中，使用由如下金属或金属化合物制成的膜：该金属或金属化合物的功函数适于NTr。在此实施例中，使用TiN膜16。
在第一栅电极的两侧形成侧壁绝缘膜，该侧壁绝缘膜是由包括氮化硅膜20、氧化硅膜21和氮化硅膜22的层叠体制成。
例如，在半导体基板的p型阱10b的位于第一栅电极两侧处的表面层部分中，形成n型延伸区域18和n型源/漏极区域23，n型延伸区域18和n型源/漏极区域23延伸到第一栅电极的下部。
例如，在第一栅电极的多晶硅层17的表面层部分上和在源/漏极区域23的表面层部分上分别形成诸如NiSi之类的高熔点金属硅化物层25和26。
以上述方式形成了n沟道场效应晶体管(NTr)。
例如，由氧化铪等制成的第二栅极绝缘膜15b在半导体基板上形成为位于第二区域A2的n型阱10c区域中。
在第二栅极绝缘膜15b上形成第二栅电极，该第二栅电极是由包括氮化钛(TiN)膜31和由铝形成的导电层32的层叠体等制成。
第二栅极绝缘膜15b也可使用介电常数高于氧化硅的所谓的高k(高介电常数)材料，诸如硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、锆氧化物(ZrOx)等。
只要第一栅极绝缘膜15a和第二栅极绝缘膜15b所使用材料的必要介电常数特性等彼此相对应，则它们可由相同的绝缘材料形成。此实施例说明了使用相同绝缘材料的情况。
然而，根据必要介电常数特性等，第一栅极绝缘膜15a和第二栅极绝缘膜15b也可由不同材料形成。在下述变形例中将说明这种情况。
在第二栅电极的与第二栅极绝缘膜15b接触的部分中，使用如下金属或金属化合物制成的膜：该金属或金属化合物的功函数适于PTr。例如，除了上述氮化钛之外，还可适当地使用钌(Ru)和碳化钽(TaC)等。
此外，优选地，除了上述铝之外，导电层32还可使用诸如铜(Cu)和钨(W)之类的具有低电阻的金属。
在第二栅电极的两侧形成侧壁绝缘膜，该侧壁绝缘膜是由包括氮化硅膜20、氧化硅膜21和氮化硅膜22的层叠体制成。
通过使用高介电常数膜来形成第一栅极绝缘膜和第二栅极绝缘膜，并将上述金属或金属化合物用于第一栅电极和第二栅电极的与栅极绝缘膜接触的部分，从而能够使等效栅氧化层厚度(EOT)变薄。
例如，在半导体基板的n型阱10c的位于第二栅电极两侧的表面层部分中，形成p型延伸区域19和p型源/漏极区域24，p型延伸区域19和p型源/漏极区域24延伸到第二栅电极下部。
例如，在源/漏极区域24的表面层部分上形成诸如NiSi之类的高熔点金属硅化物层26。
以上述方式形成了p沟道场效应晶体管(PTr)。
在第一区域A1的整个表面上形成覆盖NTr的第一应力衬膜27，第一应力衬膜27是由氮化硅等制成。
另一方面，在第二区域A2的整个表面上形成覆盖PTr的第二应力衬膜28，第二应力衬膜28是由氮化硅制成。这里，形成在第二区域A2的整个表面上的第二应力衬膜28覆盖除第二栅电极的上部之外的区域。
第一应力衬膜27和第二应力衬膜28分别向半导体基板施加应力。
优选地，第一应力衬膜27的特性在于向半导体基板施加用于改善NTr特性的应力，例如，第一应力衬膜27用于在第一栅电极的栅极长度方向上向半导体基板施加张应力。
优选地，第二应力衬膜28的特性在于向半导体基板施加用于提高PTr特性的应力，例如，第二应力衬膜28用于在第二栅电极的栅极长度方向上向半导体基板施加压应力。
如果分别向NTr和PTr提供彼此不同的应力特性，则采用如下结构：在第一区域A1和第二区域A2中形成具有不同应力特性的应力衬膜。
如果向NTr和PTr提供相同的应力特性，则可形成公共的应力衬膜。
在第一区域A1和第二区域A2中，在第一应力衬膜27和第二应力衬膜28的表面上形成由氧化硅等制成的第一绝缘膜29。
在第一绝缘膜29的表面上，形成由氮化硅等制成的研磨阻挡膜30。
在研磨阻挡膜30的表面上，形成由氧化硅等制成的第二绝缘膜33。
形成穿透第二绝缘膜33、研磨阻挡膜30和第一绝缘膜29并到达NTr和PTr的栅电极和源/漏极区域的开口，在开口中埋入接触销34。此外，在第二绝缘膜33的表面上形成连接到接触销34的上部布线35。
NTr是具有栅极先形成结构的晶体管，在NTr中，用于在栅极长度方向上提供张应力的应力衬膜形成在整个表面上，由此，能够通过在半导体基板上施加张应力来改善NTr的载流子(电子)的迁移率。
PTr是具有栅极后形成结构的晶体管，在PTr中，用于在栅极长度方向上提供压应力的应力衬膜形成在除栅极上部之外的区域处，由此，能够通过在半导体基板上施加压应力来改善PTr的载流子(空穴)的迁移率。
根据上述分析，此实施例的半导体装置能够增加CMOS电路所包含的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的载流子迁移率。因此，尤其是在栅电极间距较短的微区中，能够实现高性能。
半导体装置的制造方法
参考图2A～图5B说明此实施例的半导体装置的制造方法。
首先，如图2A所示，例如通过干氧化处理(dry oxidation process)在半导体基板10上形成氧化硅膜11，并且，通过减压CVD法(reduced-pressure CVD method)等在第一区域A1和第二区域A2中沉积氮化硅膜12。
通过使用光刻处理来形成图案化的抗蚀剂掩膜，形成的抗蚀剂掩膜的图案用于保护第一区域A1和第二区域A2。
接下来，在使用上述抗蚀剂膜作为掩膜情况下，进行诸如RIE(反应离子蚀刻)之类的蚀刻处理，从而移除除第一区域A1和第二区域A2之外的部分处的氧化硅膜11和氮化硅膜12。
此外，还将半导体基板10蚀刻到例如350～400nm的深度，形成用于STI的元件隔离沟道10a。
接下来，例如，通过高密度等离子CVD法(high-density plasma CVDmethod)等沉积650nm～700nm厚度的氧化硅膜，从而填充元件隔离沟道10a。通过高密度等离子CVD法能够形成具有良好阶梯覆盖性(stepcoverage)的致密膜。
随后，移除STI沟道的外侧处的氧化硅，从而形成STI元件隔离绝缘膜13。例如，通过用于对氧化硅膜进行平坦化的CMP(化学机械研磨)处理来研磨该氧化硅膜的上表面，直到暴露氮化硅膜12的上表面。对氮化硅膜12的形成区域进行研磨，直到移除氮化硅膜12上的氧化硅膜。
也能够通过光刻图案化和蚀刻工艺预先移除较宽的有源区域中的氧化硅膜，以便通过CMP降低整体步骤。
STI元件隔离绝缘膜13的形成区域是场氧化膜区域(field oxide filmregion)，形成有氮化硅膜12的区域是有源区域(第一区域A1和第二区域A2)。
接下来，如图2B所示，通过热的磷酸移除第一区域A1和第二区域A2中的氮化硅膜12。优选地，在移除氮化硅膜12之前，在氮气、氧气、氢气/氧气中进行退火，从而能够使STI元件隔离绝缘膜13致密化，并同时使有源区域的角部变得圆化。
在上述状态下，大体上移除氧化硅膜11。这里，在第一区域A1和第二区域A2中，对有源区域的表面进行氧化，从而形成10nm膜厚的牺牲氧化物膜14。
接着，通过在第一区域A1中进行离子注入来形成p型阱10b。此外，进行用于形成嵌入层的离子注入和用于调整NTr的阈值Vth的离子注入，形成的嵌入层用于防止晶体管穿通现象(punch-through)。
此外，通过在第二区域A2中进行离子注入来形成n型阱10c。此外，进行用于形成嵌入层的离子注入和用于调整PTr的阈值Vth的离子注入，形成的嵌入层用于防止晶体管穿通现象。
接下来，如图2C所示，例如通过HF溶液剥离第一区域A1和第二区域A2中的牺牲氧化物膜14，从而形成膜厚为0.5～1.5nm的界面氧化硅膜(未图示)。
对于形成界面氧化硅膜的方法，可使用快速热氧化(Rapid ThermalOxidization，RTO)处理、氧等离子处理(oxygen plasma process)和例如通过双氧水化学试剂处理实现的化学氧化处理。
接下来，例如通过化学汽相沉积(Chemical Vapor Deposition，CVD)法或原子层沉积(Atomic Layer Deposition，ALD)法在第一区域A1和第二区域A2中形成膜厚度约为2～3nm的第一栅极绝缘膜15a和第二栅极绝缘膜15b。
还可将诸如硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、锆氧化物(ZrOx)之类的介电常数高于氧化硅的所谓高k(高介电常数)材料用作第一栅极绝缘膜15a和第二栅极绝缘膜15b。
本实施例说明了第一栅极绝缘膜15a和第二栅极绝缘膜15b使用相同绝缘材料的情况。
接下来，例如通过溅射法、CVD法、ALD法等在第一区域A1和第二区域A2中形成具有5～20nm膜厚的TiN膜16。也可在TiN膜16下面插入由La、LaOx、AlOx等制成且膜厚约为0.1～1.0nm的薄膜，该薄膜用于控制晶体管的阈值Vth。
接下来，在第一区域A1和第二区域A2中，通过例如使用SiH4作为源气体的减压CVD法，在580～620℃的沉积温度下形成膜厚为50～150nm的多晶硅层17。
随后，通过光刻处理形成图案化的抗蚀剂掩膜，该图案化的抗蚀剂掩膜具有第一栅电极和第二栅电极的图案，通过使用HBr或C1的蚀刻气体进行各向异性蚀刻，从而将该图案化的抗蚀剂掩膜处理成为具有栅电极的图案。
根据上述过程，在第一区域A1和第二区域A2中分别形成由包括氮化钛(TiN)膜16和多晶硅层17的层叠体等制成的第一栅电极和第二栅电极。
也可以在对抗蚀剂进行图案化之后，使用氧等离子进行修正处理(trimming processing)，从而精细地形成栅电极图案，例如可以通过32nm节点工艺技术(32nm node technique)(hp45)形成约20～30nm的栅极长度。
接下来，如图3A所示，例如通过减压CVD法在第一区域A1和第二区域A2中形成约5～15nm的氮化硅膜，通过各向异性蚀刻回蚀该氮化硅膜，从而形成构成侧壁绝缘膜的氮化硅膜20。
接下来，在将第一栅电极和氮化硅膜20用作掩膜的情况下，在第一区域A1中以5～20×1014/cm2的密度对As+进行5～10keV的离子注入，从而形成n型延伸区域18。
此外，在将第一栅电极和氮化硅膜20作为掩膜的情况下，在第一区域A1中以5～20×1014/cm2的密度对BF2+进行3～5keV的离子注入，从而也形成p型延伸区域19。
在形成作为偏移间隔部(offset spacer)的氮化硅膜20之后，进行上述离子注入，从而抑制了短沟道效应，并抑制了晶体管特性变化。
接下来，如图3B所示，例如通过等离子CVD法在第一区域A1和第二区域A2中形成膜厚为10～30nm的氧化硅，从而形成氧化硅膜21。
接下来，例如通过等离子CVD法沉积膜厚为30～50nm的氮化硅，从而形成氮化硅膜22。
接下来，通过各向异性蚀刻回蚀氧化硅膜21和氮化硅膜22，从而形成包括氮化硅膜20、氧化硅膜21和氮化硅膜22的侧壁绝缘膜。
接下来，如图3C所示，在将第一栅电极和侧壁绝缘膜作为掩膜的情况下，在第一区域A1中以1～2×1015/cm2的密度对As+进行40～50keV的离子注入，从而形成n型源/漏极区域23。
在将第一栅电极和侧壁绝缘膜作为掩膜的情况下，在第二区域A2中以1～2×1015/cm2的密度对BF2+进行5～10keV的离子注入，从而形成p型源/漏极区域24。
接下来，例如在1000℃下进行5秒钟的RTA处理，从而激活杂质。
也可以通过进行尖峰RTA(spike RTA)处理所实现的热处理来提高掺杂激活并抑制扩散。
接下来，如图4A所示，通过溅射法沉积膜厚为6～8nm的诸如Ni之类的高熔点金属，并在300～450℃下进行10～60秒的RTA处理。通过该处理，仅与半导体基板的硅接触的部分以及与构成栅电极的多晶硅层接触的部分以自对准方式被硅化。
由此，在第一栅电极和第二栅电极的多晶硅层17的表面部分以及在源/漏极区域(23、24)22的表面部分处分别形成诸如NiSi之类的高熔点金属硅化物层(25、26)。
接下来，通过H2SO4/H2O2移除未反应的Ni。
也可以通过沉积用于代替Ni的Co或NiPt来形成CoSi2或NiSi。在这两种情况下，可以适当设置RTA处理的温度。
接下来，如图4B所示，在第一区域A1的整个表面上形成具有张应力的第一应力衬膜27。例如通过等离子CVD法，使用氮化硅膜形成第一应力衬膜27，第一应力衬膜27具有30～50nm的膜厚和约1.2GPa的张应力。
可在下述条件下通过化学反应沉积第一应力衬膜27。
氮气(N2)：500～2000cm3/分钟
氨气(NH3)：500～1500cm3/分钟
甲硅烷(SiH4)气体：50～300cm3/分钟
基板温度：200～400℃
压力：0.67～2.0kPa
RF功率：50～500W
此外，在进行沉积之后，在下述条件中进行紫外线(UV)照射处理：
氦气(He)：10～20公升/分钟
处理温度：400～600℃
压力：0.67～2.0kPa
紫外线(UV)斜坡功率(ramp power)：1～10kW
此后，使用光刻技术和干式蚀刻技术将第一应力衬膜27仅保留在第一区域A1中。
接下来，在第二区域A2的整个表面上形成具有压应力的第二应力衬膜28。例如通过等离子CVD法，使用氮化硅形成第二应力衬膜28，第二应力衬膜28具有40nm的膜厚及约1.2GPa的压应力。
可在下述条件下通过化学反应沉积第二应力衬膜28。
氢气(H2)：1000～5000cm3/分钟
氮气(N2)：500～2500cm3/分钟
氩气(Ar)：1000～5000cm3/分钟
氨气(NH3)：50～250cm3/分钟
三甲基硅烷、单硅烷气体：10～50cm3/分钟
基板温度：400～600℃
压力：0.13～0.67kPa
RF功率：50～500W
此后，使用光刻技术和干式蚀刻技术将第二应力衬膜28仅保留在第二区域A2中。
在本实施例中形成压应力为1.2GPa的膜，然而，该应力并不限于此数值。膜厚也不限于本实施例的膜厚。
接下来，通过使用CVD法沉积膜厚为500～1500nm的氧化硅，并通过CMP处理对其进行平坦化，从而形成第一绝缘膜29。此时，对第一绝缘膜29进行研磨，直到到达应力衬膜(27、28)。
接下来，例如通过等离子CVD法沉积约20～50nm厚度的氮化硅，从而形成研磨阻挡膜30。
接下来，如图4C所示，通过光刻法形成其图案在第二栅电极上有开口的抗蚀剂膜(未图示)，并进行蚀刻处理。
此时，基于对线宽和对准的差异的考虑，开口区域的图案例如设置成为大概比第二栅电极的图案大10～20nm。
例如通过使用碳氟化合物气体等进行干式蚀刻过程来移除开口区域中的研磨阻挡膜30和第二应力衬膜28。
接下来，通过使用氯气等进行干式蚀刻过程来移除高熔点金属硅化物层25。
接下来，通过使用氯气或HBr气体进行干式蚀刻过程来顺序移除多晶硅层17和TiN膜16。
接下来，可移除TiN膜16，也可以不移除TiN膜16。在图中说明了移除TiN膜16的情况。
根据上述过程，形成了用于形成第二栅电极“T”的凹槽。
接下来，如图5A所示，例如使用ALD法、溅射法或CVD法等形成膜厚为10～30nm的TiN膜31，TiN膜31覆盖用于形成第二栅电极“T”的凹槽中的第二栅极绝缘膜15b的顶部，并覆盖用于形成第二栅电极“T”的凹槽的内壁。
与第二栅极绝缘膜15b接触的部分可以是由如下金属或金属化合物制成的膜：该金属或金属化合物的功函数适于PTr。除了TiN膜31之外，优选地，还可使用钌(Ru)、碳化钽(TaC)等。
接下来，例如，通过溅射法在TiN膜31上形成膜厚为30～100nm且由铝等制成的导电层32，导电层32填充用于形成第二栅电极“T”的凹槽。
优选地，将具有低电阻的金属用作导电层32，除了上述铝之外，还可优选地使用铜(Cu)、钨(W)等。
接下来，通过将研磨阻挡膜30用作阻挡膜来进行CMP过程，移除沉积在用于形成第二栅电极“T”的凹槽的外侧上的TiN膜31和导电层32。
如上所述，形成了埋入到用于形成第二栅电极“T”的凹槽中的第二栅电极，该第二栅电极具有由包括TiN膜31和导电层32的层叠体制成的栅极后形成结构。
接下来，如图5B所示，例如通过CVD法在第一区域A1和第二区域A2的整个表面上沉积膜厚为100～500nm的氧化硅，从而形成第二绝缘膜33。
接下来，形成如下开口：这些开口穿透第二绝缘膜33、研磨阻挡膜30和第一绝缘膜29，并到达NTr和PTr的栅电极和源/漏极区域。沉积Ti/TiN和W并进行CMP处理，从而形成埋入到开口中的接触销34。此外，在第二绝缘膜33的表面上形成连接到接触销34的上部布线35。
除CVD法之外，还可将使用IMP的溅射法用作Ti/TiN膜的形成方法，而且，可将整个表面的回蚀处理用作接触销的形成方法。
可进行多层布线以作为上部布线35上方的布线，并根据不同目的来设置该布线。此外，还可形成A1布线等。
在本实施例的半导体装置的制造方法中，在仅移除第二栅电极的部分中的具有压应力的应力衬膜的过程中，通过光刻进行图案化和蚀刻，从而能够移除该应力衬膜。
在本实施例的半导体装置的制造方法中，尤其在CMOS电路所包括的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的栅极间距较短的微区中，能够增加载流子迁移率，从而能够实现高性能。
本实施例的半导体装置具有下述构造：在第一区域NTr中连续形成具有张应力的膜，在第二区域PTr中形成具有压应力的膜，并移除第二栅电极的上部。
上述制造过程实现了在移除具有压应力的膜之后替换第二栅电极的栅极后形成结构。
NTr维持了“yy”方向上的压应力Syy，PTr有效增加了“xx”方向上的应力，从而实现了具有较高载流子迁移率的CMOS电路。
通过使用氮化硅膜来形成张应力膜和压应力膜，从而能够灵活控制应力。
这些应力膜也可以兼作接触孔的蚀刻阻挡膜(即，接触蚀刻阻挡衬膜)。
此外，第一和第二栅极绝缘膜是由高介电膜形成，并将金属或金属化合物用作第二栅极材料的与第二栅极绝缘膜接触的部分，从而能够使等效栅氧化层厚度(EOT)变薄，并能够形成具有合适阈值Vth的晶体管。由此，能够实现如上所述的抑制短沟道效应的CMOS电路。
优选地，在形成第一栅极绝缘膜的过程中，通过使用相对介电常数至少高于8.0的绝缘材料形成第一栅极绝缘膜，在形成第二栅极绝缘膜的过程中，通过使用金属或金属化合物形成第二栅电极的与第二栅极绝缘膜接触的部分。由此，能够使等效栅氧化层厚度(EOT)变薄。
2.变形例
在上述第一实施例中，第一栅极绝缘膜15a和第二栅极绝缘膜15b是由相同材料形成。
然而，根据必要介电常数等，第一栅极绝缘膜15a和第二栅极绝缘膜15b也可由不同的绝缘材料制成。
在变形例中，第一栅极绝缘膜15a和第二栅极绝缘膜15b是由不同的材料制成。
变形例中的过程与第一实施例中的图4C所示的步骤之前的过程相同。
接下来，如图6A所示，移除第二栅极绝缘膜15b。
以此方式，形成用于形成第二栅电极“T”的凹槽。
接下来，如图6B所示，例如通过CVD(化学气相沉积)法，ALD(原子层沉积)法等形成第二栅极绝缘膜36，第二栅极绝缘膜36覆盖用于形成第二栅电极“T”的凹槽的至少底表面和内壁。
接下来，在用于形成第二栅电极“T”的凹槽中的第二栅极绝缘膜36上，例如通过使用ALD法、溅射法、CVD法等形成膜厚为10～30nm的TiN膜31。
接下来，例如使用溅射法等在TiN膜31上形成填充用于形成第二栅电极“T”的凹槽的导电层32，导电层32的膜厚为30～100nm且是由铝等形成。
接下来，将研磨阻挡膜30用作阻挡层，通过进行CMP处理来移除沉积在用于形成第二栅电极“T”的凹槽外部的第二栅极绝缘膜36、TiN膜31和导电层32。
根据上述过程形成埋入到用于形成第二栅电极“T”的凹槽中的第二栅电极，所述第二栅电极具有由包括TiN膜31和导电层32的层叠体制成的栅极后形成结构。
接下来，如图6C所示，形成第二绝缘膜33，形成到达NTr和PTr的栅电极和源/漏极区域的开口，并形成接触销34和上部布线35。
在此实施例的半导体装置制造方法中，尤其在CMOS电路所包含的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的电极间距较短的微区中，能够增加载流子迁移率，从而能够实现高性能。
优选地，在形成第二栅极绝缘膜的过程中，通过使用相对介电常数至少高于8.0的绝缘材料来形成第二栅极绝缘膜。由此，能够使等效栅氧化层厚度(EOT)变薄。
3.第二实施例
半导体装置的结构
图7是本发明第二实施例的半导体装置的示意性剖面图。
在此实施例中，第二栅电极形成为高于的第一实施例的第二栅电极。此外，还省略了研磨阻挡膜。
除上述区别之外，此实施例的结构与第一实施例的半导体装置的结构相同。
半导体装置的制造方法
本实施例的过程与第一实施例中图2B所示的步骤之前的过程相同。
接下来，如图8A所示，例如在第二区域A2中的多晶硅层17的表面上形成约1～3nm厚的氧化硅膜(未图示)，并形成例如由膜厚为30～100nm的多晶硅层制成的高度调整层37。
通过热氧化处理、RTO处理、等离子氧化处理等形成上述氧化硅膜(未图示)。
高度调整层37用于改变相对NTr的第一栅电极的高度，从而能够在后述的CMP处理时仅对PTr区域中的应力衬膜进行研磨。高度调整层37可由非晶硅、氧化硅、氮化硅等制成。
随后的过程以与第一实施例大致相同的方式进行。
也就是说，如图8B所示，在第一区域A1中形成由包含氮化钛(TiN)膜16和多晶硅层17的层叠体制成的第一栅电极。
在第二区域A2中，形成由包含氮化钛(TiN)膜16、多晶硅层17和高度调整层37的层叠体制成的第二栅电极。
接下来，如图8C所示，形成延伸区域(18、19)、侧壁绝缘膜、源/漏极区域(23、24)和高熔点金属硅化物层(25，26)，该侧壁绝缘膜包含氮化硅膜20、氧化硅膜21和氮化硅膜22。
接下来，如图9A所示，在第一区域A1的整个表面上形成具有张应力的第一应力衬膜27，在第二区域A2的整个表面上形成具有压应力的第二应力衬膜28。
接下来，通过CVD法沉积膜厚为500～1500nm的氧化硅，并通过CMP处理进行平坦化，从而形成第一绝缘膜29。
此时，移除高度调整层37，并在暴露第二区域A2中的多晶硅层17之前进行研磨，从而通过研磨仅移除PTr中的第二应力衬膜28。
接下来，如图9B所示，顺序移除在上述过程中暴露的多晶硅层17和TiN膜16。
接下来，可以移除TiN膜16，也可以不移除TiN膜16。在图中说明了移除TiN膜16的情况。
根据上述过程，形成用于形成第二栅电极“T”的凹槽。
接下来，如图9C所示，形成TiN膜31，TiN膜31覆盖用于形成第二栅电极“T”的凹槽中的第二栅极绝缘膜15b的顶部，并覆盖用于形成第二栅电极“T”的凹槽的内壁。
接下来，例如通过溅射法在TiN膜31上形成导电层32，导电层32填充用于形成第二栅电极“T”的凹槽。
接下来，移除沉积在用于形成第二栅电极“T”的凹槽的外侧的TiN膜31和导电层32。
根据上述过程，形成埋入到用于形成第二栅电极“T”的凹槽中的第二栅电极，该第二栅电极具有由包括TiN膜31和导电层32的层叠体制成的栅极后形成结构。
接下来，形成第二绝缘膜33，形成到达NTr和PTr的栅电极和源/漏极区域的开口，形成埋入开口中的接触销34，并形成上部布线35。
以如上述方式能够制造此实施例的半导体装置。
在本实施例的半导体装置的制造方法中，尤其在CMOS电路中所包括的n沟道MISFET(NTr)和p沟道MISFET(PTr)中的栅极间距较短的微区中，能够增加载流子迁移率，从而能够实现高性能。
本实施例的半导体装置具有下述构造：在第一区域NTr中连续形成具有张应力的膜，在第二区域PTr中形成具有压应力的膜，并移除第二栅电极的上部。
上述制造过程实现了在移除具有压应力的膜之后替换第二栅电极的栅极后形成结构。
NTr维持了“yy”方向上的压应力Syy，PTr有效增加了“xx”方向上的应力，从而实现了具有较高载流子迁移率的CMOS电路。
通过使用氮化硅膜形成张应力膜和压应力膜，从而能够灵活控制应力。
这些应力膜也可以兼作接触孔的蚀刻阻挡膜(即，接触蚀刻阻挡衬膜)。
此外，第一和第二栅极绝缘膜是由高介电膜形成，并将金属或金属化合物用于第二栅极的与第二栅极绝缘膜接触的部分，从而能够使等效栅氧化层厚度(EOT)变薄，并形成具有合适阈值Vth的晶体管。由此，能够实现如上所述的抑制短沟道效应的CMOS电路。
如上所述，在仅移除在第二栅电极的部分上的具有压应力的膜时，可通过CMP处理来移除该膜。
还可预先形成较高的区域，从而以自对准方式移除该膜。
但本发明并不限于上述实施例。
例如，虽然实施例可在NTr和PTr中形成不同类型的应力衬膜，但本发明并不限于此，也可以采用包括NTr和PTr所共用的应力衬膜的结构。
在第二实施例中，优选地，也可以第一实施例的变形例所示的方式，移除第二栅极绝缘膜，并形成具有高介电常数的第二栅极绝缘膜。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (16)

1.一种半导体装置的制造方法，其包括：
在半导体基板上形成位于有源区域的第一区域和第二区域中的第一栅极绝缘膜，所述第一区域是所述半导体基板上的n沟道场效应晶体管形成区域，所述第二区域是所述半导体基板上的p沟道场效应晶体管形成区域；
在所述第一栅极绝缘膜上形成位于所述第一区域中和位于所述第二区域中的第一栅电极；
通过在所述半导体基板中引入杂质以在所述第一区域中和所述第二区域中的所述第一栅电极的两侧处形成源/漏极区域；
进行用于激活所述源/漏极区域中的所述杂质的热处理；
形成覆盖所述第一区域中和所述第二区域中的所述第一栅电极的整个表面的应力衬膜，所述应力衬膜向所述半导体基板施加应力；
在至少保留形成在所述第一区域中的部分处的所述应力衬膜的同时，移除所述第二区域中的所述第一栅电极的上部处的所述应力衬膜以暴露所述第二区域中的所述第一栅电极的所述上部；
通过完全移除所述第二区域中的所述第一栅电极来形成凹槽，所述凹槽用于形成第二栅电极；及
在所述凹槽中形成所述第二栅电极。
2.根据权利要求1所述的半导体装置的制造方法，其中，在形成所述应力衬膜的所述步骤中，在所述第一区域中形成第一应力衬膜，在所述第二区域中形成第二应力衬膜，所述第二应力衬膜的应力特性不同于所述第一应力衬膜的应力特性。
3.根据权利要求2所述的半导体装置的制造方法，其中，
在形成所述第一应力衬膜的所述步骤中，形成的所述应力衬膜在所述第一栅电极的栅极长度方向上向所述半导体基板施加张应力，及
在形成所述第二应力衬膜的所述步骤中，形成的所述应力衬膜在所述第二栅电极的栅极长度方向上向所述半导体基板施加压应力。
4.根据权利要求1所述的半导体装置的制造方法，其中，
移除所述第二区域中的所述第一栅电极的所述上部处的所述应力衬膜以暴露所述第二区域中所述第一栅电极的所述上部的所述步骤包括：
形成抗蚀剂膜，所述抗蚀剂膜的图案在所述第二区域中的所述第一栅电极的所述上部处开口；及
通过将所述抗蚀剂膜用作掩膜移除所述第二区域中的所述第一栅电极的所述上部处的所述应力衬膜。
5.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第一区域中和所述第二区域中的所述第一栅极绝缘膜上形成所述第一栅电极的所述步骤中，所述第二区域中形成的所述第一栅电极的膜厚厚于所述第一区域中形成的所述第一栅电极的膜厚，
移除所述第二区域中的所述第一栅电极的所述上部处的所述应力衬膜以暴露所述第二区域中所述第一栅电极的所述上部的所述步骤包括：
为移除所述第一栅电极，从所述应力衬膜的顶部开始研磨所述应力衬膜，直到到达所述第一栅电极的所述上部。
6.根据权利要求1所述的半导体装置的制造方法，其中，在所述凹槽中形成所述第二栅电极的所述步骤中，在所述第一栅极绝缘膜的上层上形成所述第二栅电极。
7.根据权利要求1所述的半导体装置的制造方法，其中，在通过移除所述第二区域中的所述第一栅电极来形成所述凹槽的所述步骤与在所述凹槽中形成所述第二栅电极的所述步骤之间还包括：
移除所述第二区域中的所述第一栅极绝缘膜；及
形成至少覆盖所述凹槽的底部的第二栅极绝缘膜，
在所述凹槽中形成所述第二栅电极的所述步骤中，在所述第二栅极绝缘膜的上层上形成所述第二栅电极。
8.根据权利要求1所述的半导体装置的制造方法，其中，在形成所述应力衬膜的所述步骤中，将氮化硅膜形成为所述应力衬膜。
9.根据权利要求1所述的半导体装置的制造方法，其中，
在形成所述第一栅极绝缘膜的所述步骤中，通过使用相对介电常数至少高于8.0的绝缘材料来形成所述第一栅极绝缘膜，及
在形成所述第二栅电极的所述步骤中，通过使用金属或金属化合物来形成所述第二栅电极的与所述第一栅极绝缘膜接触的部分。
10.根据权利要求7所述的半导体装置的制造方法，其中，在形成所述第二栅极绝缘膜的所述步骤中，使用相对介电常数至少高于8.0的绝缘材料形成所述第二栅极绝缘膜。
11.一种半导体装置，其包括：
第一栅极绝缘膜，其在半导体基板上形成为位于第一区域中，所述第一区域是所述半导体基板的n沟道场效应晶体管形成区域；
第二栅极绝缘膜，其在所述半导体基板上形成为位于第二区域中，所述第二区域是所述半导体基板的p沟道场效应晶体管形成区域；
第一栅电极，其形成在所述第一区域中的所述第一栅极绝缘膜上；
第二栅电极，其形成在所述第二区域中的所述第二栅极绝缘膜上，所述第二栅电极的与所述第二栅极绝缘膜接触的部分是由金属或金属化合物制成；
源/漏极区域，其通过在所述半导体基板中引入杂质而形成在所述第一区域中的所述第一栅电极的两侧处和所述第二区域中的所述第二栅电极的两侧处；及
应力衬膜，其向所述半导体基板施加应力，所述应力衬膜形成为覆盖所述第一区域中的所述第一栅电极的整个表面，并覆盖所述第二区域中的除所述第二栅电极的上部之外的区域。
12.根据权利要求11所述的半导体装置，其中，所述第一栅极绝缘膜和所述第二栅极绝缘膜是由相同材料制成。
13.根据权利要求11所述的半导体装置，其中，所述第一栅极绝缘膜和所述第二栅极绝缘膜是由不同材料制成。
14.根据权利要求11所述的半导体装置，其中，所述应力衬膜包含在所述第一区域中形成的第一应力衬膜和在所述第二区域中形成的第二应力衬膜，所述第二应力衬膜的应力特性不同于所述第一应力衬膜的应力特性。
15.根据权利要求14所述的半导体装置，其中，
所述第一应力衬膜是在所述第一栅电极的栅极长度方向上向所述半导体基板施加张应力的所述应力衬膜，及
所述第二应力衬膜是在所述第二栅电极的栅极长度方向上向所述半导体基板施加压应力的所述应力衬膜。
16.根据权利要求11所述的半导体装置，其中，
在所述第二区域中的没有形成所述应力衬膜的区域中形成凹槽，所述凹槽用于形成所述第二栅电极，将包括所述应力衬膜的绝缘膜用作所述凹槽的侧壁，并将所述第二栅极绝缘膜的上表面用作所述凹槽的底表面，及
与所述第二栅极绝缘膜接触的部分和覆盖所述凹槽的所述侧壁的部分是由所述金属或所述金属化合物制成。
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