JP2006270107A5 - - Google Patents

Claims (17)

1. 半導体基板上にソース及びドレイン領域を形成する工程と、
   前記ソース及びドレイン領域の間に連結される複数の予備チャンネル領域を形成する工程であって、（ｉ）チャンネル層と前記チャンネル層に垂直に隣接した犠牲層とを形成する工程と、（ｉｉ）前記予備チャンネル領域のうち少なくとも一つの正面が前記ソース及びドレイン領域の正面に垂直の方向に前記ソース及びドレイン領域の正面に対してオフセッされるように、前記チャンネル層を所望の寸法でトリミングする工程と、を含む前記複数の予備チャンネル領域を形成する工程と、
   前記予備チャンネル領域をエッチングする工程と、
   前記エッチングされた予備チャンネル領域をアニーリングして、実質的に円形の断面形状を有するＦＥＴチャンネル領域を形成する工程と、を含むことを特徴とするＦＥＴの製造方法。
2. 前記予備チャンネル領域は、実質的に長方形の断面形状を有することを特徴とする請求項１に記載のＦＥＴの製造方法。
3. 前記予備チャンネル領域は、その断面にコーナーを有することを特徴とする請求項１または２に記載のＦＥＴの製造方法。
4. 前記予備チャンネル領域を形成した後、その結果物から酸化膜を除去するために前記結果物を洗浄する工程をさらに含むことを特徴とする請求項１から３の何れか一項に記載のＦＥＴの製造方法。
5. 前記チャンネル層及び前記犠牲層は、エピタキシャル方法で形成されることを特徴とする請求項１から４の何れか一項に記載のＦＥＴの製造方法。
6. 前記チャンネル層は、シリコン層であることを特徴とする請求項１から５の何れか一項に記載のＦＥＴの製造方法。
7. 前記犠牲層は、ＳｉＧｅ層であることを特徴とする請求項１から６の何れか一項に記載のＦＥＴの製造方法。
8. 前記トリミング工程では、前記チャンネル層をエッチングすることを特徴とする請求項１から７の何れか一項に記載のＦＥＴの製造方法。
9. 前記チャンネル層は、ＣＤＥ方法でエッチングすることを特徴とする請求項１から８の何れか一項に記載のＦＥＴの製造方法。
10. 前記複数の予備チャンネル領域を形成する工程は、前記チャンネル層に垂直に隣接した複数の犠牲層を形成する工程を含むことを特徴とする請求項１から９の何れか一項に記載のＦＥＴの製造方法。
11. 前記犠牲層は、ＳｉＧｅからなることを特徴とする請求項１から１０の何れか一項に記載のＦＥＴの製造方法。
12. 前記犠牲層は、下部犠牲層と、前記下部犠牲層より低いＧｅ濃度を有する上部犠牲層とを備えることを特徴とする請求項１から１１の何れか一項に記載のＦＥＴの製造方法。
13. 前記予備チャンネル領域のエッチング工程と前記エッチングされた予備チャンネル領域のアニーリング工程との間に、工程チャンバをパージする工程をさらに含むことを特徴とする請求項１から１２の何れか一項に記載のＦＥＴの製造方法。
14. 前記ＦＥＴチャンネル領域上にゲート絶縁層を形成する工程をさらに含むことを特徴とする請求項１から１３の何れか一項に記載のＦＥＴの製造方法。
15. 前記ＦＥＴチャンネル領域を取り囲むゲートを形成する工程をさらに含むことを特徴とする請求項１から１４の何れか一項に記載のＦＥＴの製造方法。
16. 前記ゲートは、ポリシリコンからなることを特徴とする請求項１５に記載のＦＥＴの製造方法。
17. 前記ゲートは、金属からなることを特徴とする請求項１５に記載のＦＥＴの製造方法。