JP2007506265A5 - - Google Patents

Claims (5)

1. デバイスの製造方法であって、
   基板を準備する段階と、
   前記基板を覆ってナノクラスターを形成する段階と、
   前記ナノクラスターを覆って酸化バリア層を堆積する段階と、
   基板を覆う酸化バリア層及び前記ナノクラスターを含む第１領域と酸化バリア層及びナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
   前記パターン化段階の後に前記第１領域を覆って第２誘電体を形成する段階と、
   前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
   を含み、
   前記少なくとも一部を除去する段階が前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
2. 前記第１領域及び前記第２領域内にトランジスタを形成する段階を更に含む請求項１に記載の方法。
3. デバイスの製造方法であって、
   基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
   前記構造体を覆って酸化バリア層を堆積する段階と、
   基板を覆う酸化バリア層及び構造体を含む第１領域と酸化バリア層及び構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
   前記パターン化段階の後に前記第１領域を覆って第２誘電体を形成する段階と、
   前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
   を含み、
   前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
4. 半導体デバイスの製造方法であって、
   基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
   窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む酸化バリア層を前記構造体を覆って堆積する段階と、
   前記酸化バリア層の一部及び構造体を含む第１領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
   前記パターン化段階の後に前記第２領域内に第２誘電体を形成する段階と、
   前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
   を含み、
   前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
5. 半導体デバイスの製造方法であって、
   基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
   前記構造体を覆って酸化バリア層を堆積する段階と、
   前記酸化バリア層の一部及び構造体を含む第１領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
   前記パターン化段階の後に前記第１領域の外側に第２誘電体を形成する段階と、
   前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
   を含み、
   前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させ、
   前記方法が更に、
   前記ナノクラスターの少なくとも一部が電荷蓄積位置として利用される電荷蓄積トランジスタを第１領域において形成する段階と、
   前記第２誘電体の一部がゲート誘電体の少なくとも一部として機能する第２トランジスタを第２領域において形成する段階と、
   を含む方法。