CN1842909B - 具有纳米簇的半导体器件 - Google Patents

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Abstract

一种制作具有纳米簇的器件的工艺。此工艺包括形成纳米簇(例如硅纳米晶体)以及在纳米簇上形成氧化势垒层以便阻止氧化剂在后续形成器件介质的过程中氧化纳米簇。在形成介质之后，至少部分氧化势垒层被清除。在一个实施例中，器件是存储器，其中，纳米簇被用作存储器的电荷储存晶体管的电荷储存位置。在此实施例中，氧化势垒层保护了纳米簇在形成存储器高压晶体管的栅介质时免受氧化剂的影响。

Description

具有纳米簇的半导体器件
技术领域
本发明涉及到具有纳米簇的器件。
背景技术
诸如存储器(例如非易失存储器)之类的一些器件采用(例如硅、铝、金、或锗的)称为纳米簇的分立电荷储存元件来将电荷储存在晶体管的电荷储存位置中。在某些例子中，纳米簇位于底部介质和控制介质这二个介质层之间。这种晶体管的例子包括薄膜储存晶体管。存储器典型地包括这种晶体管的阵列。纳米簇型的例子包括硅纳米晶体、锗纳米晶体、金纳米簇、以及铝纳米簇。在某些例子中，纳米簇的尺寸为10-100埃，并可以是掺杂的或不掺杂的半导体材料，或由导电材料组成。
具有配以纳米簇的电荷储存晶体管的某些存储器，被形成在集成电路上，这些集成电路还包括用来使电荷储存晶体管的电荷储存位置充电和放电的电路中的高压晶体管。对电荷储存位置的充电或放电，被用来储存一位或多位信息，并可以被称为编程或擦除。这些高压晶体管典型地包括比较厚的栅氧化物。可以用水蒸汽氧化工艺来生长这种栅氧化物。此蒸汽氧化工艺可能渗透电荷储存晶体管的控制介质，从而不可取地氧化纳米晶体并不可取地增大底部介质的厚度。
所需要的是一种改进了的制作具有纳米簇的器件的方法。
发明内容
根据本发明的一方面，提供一种制作器件的方法，它包含：提供衬底；在衬底上形成纳米簇；在纳米簇上淀积氧化势垒层；图形化，以形成第一区和第二区，第一区包括衬底上的氧化势垒层和纳米簇，而第二区清除了氧化势垒层和纳米簇；在图形化之后，在第二区上形成第二介质；以及在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
根据本发明的另一方面，提供一种制作器件的方法，它包含：提供其上具有纳米簇和介质结构的衬底；在结构上淀积氧化势垒层；图形化以形成第一区和第二区，第一区包括衬底上的氧化势垒层和结构，而第二区清除了氧化势垒层和结构的纳米簇；在形成图形化之后，在第二区上形成第二介质；以及在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
根据本发明的另一方面，提供一种制作半导体器件的方法，它包含：提供其上具有纳米簇和介质结构的衬底；在所述结构上淀积氧化势垒层，其中，氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、以及金属中的至少一种；图形化以形成第一区和第二区，第一区包括部分氧化势垒层和所述结构，而第二区清除了部分氧化势垒层和所述结构的纳米簇；在图形化之后，在第二区中形成第二介质；以及在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
根据本发明的另一方面，提供一种制作半导体存储器的方法，它包含：提供其上具有纳米簇和介质结构的衬底；在所述结构上淀积氧化势垒层；图形化以形成第一区和第二区，第一区包括部分氧化势垒层和所述结构，而第二区清除了部分氧化势垒层和所述结构的纳米簇；在图形化之后，在第一区外面形成第二介质；在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度；在第一区中形成电荷储存晶体管，其中，电荷储存晶体管包括电荷储存位置，电荷储存位置包括第一区的纳米簇；在第二区中形成第二晶体管，其中，第二晶体管的栅介质包括部分第二介质。
附图说明
参照附图，可以更好地理解本发明，并使本技术领域的熟练人员明了本发明的各种目的、特点、以及优点。
图1是根据本发明第一实施方案的集成电路制造过程一个阶段中的半导体晶片的局部侧视图。
图2是根据本发明第一实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图3是根据本发明第一实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图4是根据本发明第一实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图5是根据本发明第一实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图6是根据本发明第一实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图7是根据本发明第二实施方案的集成电路制造过程一个阶段中的半导体晶片的局部侧视图。
图8是根据本发明第二实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图9是根据本发明第二实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图10是根据本发明第二实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图11是根据本发明第二实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图12是根据本发明第三实施方案的集成电路制造过程一个阶段中的半导体晶片的局部侧视图。
图13是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图14是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图15是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图16是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图17是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图18是根据本发明第三实施方案的集成电路制造过程另一阶段中的半导体晶片的局部侧视图。
图19是根据本发明的半导体晶片的局部侧视图。
在不同的图中，使用相同的参考号来表示相同的项目，除非另有说明。各个图无须按比例绘制。
具体实施方式
下面提供了本发明实施模式的详细描述。此描述是说明性的，不应该认为是限制性的。
图1-6示出了根据本发明第一实施方案的包括纳米簇的存储器的制造中各个阶段的半导体晶片的局部侧视图。如稍后要描述的那样，此方法包括利用氧化势垒层来防止纳米簇和底部介质的氧化。
参照图1，晶片101包括半导体衬底103。(例如二氧化硅、氮氧化硅、氧化铪、氧化铝、氧化镧、或镧的硅酸盐组成的)底部介质105，已经用例如氧化或化学气相淀积方法被形成在衬底103上。在一个实施方案中，底部介质的厚度为5nm，但在其它实施方案中，可以是其它的厚度。用例如化学气相淀积技术、气溶胶淀积技术、甩涂涂敷技术、或诸如对薄膜进行退火以形成纳米簇的自集群技术，将(例如硅、铝、金、锗、或硅锗合金、或其它导电材料或掺杂或不掺杂的半导体材料的)纳米簇107组成的层形成在底部介质105上。在一个实施方案中，纳米簇107是硅纳米晶体。在纳米簇被用于非易失存储器的一个实施方案中，纳米簇的面密度为每平方厘米1×1012，尺寸为5-7nm。在某些实施方案中，纳米簇的尺寸为10-100埃。但其它实施方案的纳米簇可以是其它尺寸和/或其它密度。纳米簇107将被用来形成制作在晶片101上的存储器的晶体管(未示出)中的电荷储存位置。
参照图2，用例如化学气相淀积方法，(例如二氧化硅、氮氧化硅、氧化铪、氧化铝、氧化镧、以及硅酸镧组成的)介质材料层被形成在晶片101上，以便形成控制介质209。在一个实施方案中，控制介质209的厚度为5-10nm，但在其它实施方案中，可以是其它的厚度。
在某些实施方案中，可以用介质材料层(未示出)中的离子注入(例如硅或锗)，随之以离子退火以便在介质材料层中形成纳米晶体，来形成底部介质105、纳米簇107、以及控制介质209。在其它实施方案中，可以用二个介质材料层之间的富硅氧化物层的再结晶以形成纳米簇，来形成底部介质105、纳米簇107、以及控制介质209。在其它实施方案中，纳米簇可以被形成为位于底部介质上的多层。在其它实施方案中，借助于淀积薄的纳米簇材料的非晶层(例如1-5nm)，来形成纳米簇，其中，得到的结构在后续的退火工艺中被退火。
在其它实施方案中，由例如氮氧化硅组成的薄(例如0.5nm)钝化层(未示出)，可以被置于纳米簇上，其中，控制介质209被形成在钝化层上。
参照图3，氧化势垒层311被淀积在晶片101上。在一个实施方案中，层311由氮化硅组成。在其它实施方案中，势垒层311可以包括延缓氧化剂到控制介质表面的扩散的任何材料或它们的组合。这些材料可以包括氮化硅、氮氧化硅、硅、硅锗合金、高K介质例如氧化铪、氧化镧、铝酸镧、五氧化钽、硅酸锆、硅酸镧、氧化铝、氧化锆、硅酸锆、氧化钽、氧化钛、以及通常防止氧化剂通过的金属。这种金属的例子包括钽、硅化钨、硅化钼、镍、硅化镍、钴、硅化钴、铱、氧化铱、钌、氧化钌、以及钛。
在一个实施方案中，势垒层311的厚度为9nm。在其它实施方案中，层311可以是其它厚度。在某些实施方案中，层311的厚度可以是2nm或以上。在一个实施方案中，势垒层311的厚度足够连续，没有使氧渗透到势垒层311以下的“针孔”。在其它实施方案中，势垒层311由能够承受炉子氧化工艺温度(例如600℃和以上)的材料组成。
参照图4，层311、控制介质209、纳米簇107、以及底部介质105被图形化，以便在晶片101的存储器阵列区(例如403)中留下这些结构，并从晶片101的其它区域(例如高电压区域405)清除这些结构。在一个实施方案中，层311被干法腐蚀清除，而控制介质209、纳米簇107、以及底部介质105被湿法腐蚀清除。在其它实施方案中，可以采用湿法腐蚀和干法腐蚀的组合。在稍后的工艺中，可以在存储器区403中形成多个晶体管。
参照图5，高压介质515被生长在高压区407和405中的衬底103上。介质515将被用作高压晶体管(未示出)的栅介质，在某些实施方案中，此高压晶体管被用来实现编程和擦除电路，对待要形成在存储器区403中的电荷储存晶体管进行充电和放电。在一个实施方案中，借助于将晶片101暴露于高温水蒸汽和氧或氧化亚氮，以便氧化区域407和405中暴露的衬底103的半导体材料，来生长介质515。在一个实施方案中，介质515的厚度为7-14nm，但在其它实施方案中可以有其它的厚度。在其它实施方案中，可以用晶片101上的满铺淀积随之以清除区域403上的介质的方法，来形成介质515。
在形成515时，势垒层311阻止了氧化剂渗透进入到控制介质209、纳米簇107、以及底部介质105中。提供一种在纳米簇上包括势垒层的方法来阻止氧化剂渗透到纳米簇、控制介质、以及底部介质，可以提供一种在氧化形成工艺中尽可能减少纳米簇氧化和/或减少底部介质增厚的方法。
参照图6，在生长高压介质515之后，势垒层311被清除。在一个实施方案中，势垒层311被选择性湿法腐蚀清除。在其它实施方案中，晶片被图形化，以便暴露势垒层311并保护介质515。在层311被湿法腐蚀或干法腐蚀清除之后，图形化材料被清除。
在随后的工艺(未示出)中，电荷储存晶体管被形成在区域403中，且高压晶体管被形成在区域405和407中。在其它实施方案中，诸如用于集成电路的电路逻辑和输入/输出电路的晶体管之类的其它类型的晶体管，可以被形成在区域407和405中。纳米簇107的各个部分被用来形成存储器电荷储存晶体管的电荷储存位置。在某些实施方案的后续工艺中，栅材料层被淀积在晶片101上。然后，栅材料层、纳米簇107、以及控制介质209被图形化在区域405中，以便形成电荷储存晶体管的栅、电荷储存位置、以及控制介质。
图7-11示出了根据本发明第二实施方案的包括纳米簇的存储器的各个制造阶段中的半导体晶片的局部侧视图。参照图7，底部介质705被形成在晶片701的衬底703上。然后，纳米簇707被形成在晶片701上。
参照图8，氧化势垒层809被淀积在晶片701的纳米簇707上。氧化势垒层809由不同于纳米簇707的材料组成。在一个实施方案中，层809包括氮化硅，但在其它实施方案中，层809可以包括诸如上述对层311所述的其它材料。
参照图9，层809、纳米簇707、以及底部介质705被图形化，以便在存储器阵列区(例如903)中留下这些结构，并从其它区域(例如高压区905)清除这些结构。
参照图10，利用暴露的半导体衬底703的氧化，在区域905和907中生长介质层1015。在暴露的半导体衬底703的氧化过程中，势垒层809阻止了氧化剂渗透进入到纳米簇707和底部介质705中。如稍后要描述的那样，介质层1015将被用来构成形成于区域905和907中的晶体管的栅介质部分。
参照图11，在层1015生长之后，清除势垒层809，并在晶片701上，包括在层1015和纳米簇707上，淀积介质层1117。在一个实施方案中，层809被湿法氮化物剥离清除，但在其它实施方案中，可以用其它技术来清除。在一个实施方案中，介质层1117由化学气相淀积方法淀积的二氧化硅组成。介质层1117被用作形成在存储器阵列区903中的晶体管的控制介质。介质层1117还用作形成在区域905和907中的晶体管的栅介质部分(与介质层1015一起)。
在随后的工艺(未示出)中，电荷储存晶体管被形成在区域903中，且高压晶体管(和/或其它类型的晶体管)被形成在区域905和907中。纳米簇707的各个部分被用来形成存储器电荷储存晶体管的电荷储存位置。在某些实施方案的后续工艺中，栅材料层被淀积在晶片101上。然后，栅材料层、纳米簇107、以及控制介质209被图形化在区域903中，以便构成形成于此区域内的电荷储存晶体管的栅和电荷储存位置。栅材料层可以被图形化，以便构成形成于区域905和907中的晶体管的栅。
图12-18示出了根据本发明第三实施方案的包括纳米簇的存储器的各个制造阶段中的半导体晶片的局部侧视图。参照图12，底部介质1205被形成在晶片1201的衬底1203上。然后，纳米簇1207被形成在晶片101上。
参照图13，用例如化学气相淀积方法，介质材料(例如二氧化硅)层被形成在晶片1201上，以便形成控制介质1309。在一个实施方案中，控制介质1309的厚度为5-10nm，但在其它实施方案中可以有其它的厚度。然后，氧化势垒层1311被淀积在晶片1201的介质1309上。在一个实施方案中，层1311包括氮化硅，但在其它实施方案中，层1311可以包括例如上述对层311所述的其它材料。
参照图14，势垒层1311的顶部被氧化，以便形成氧化部分1415，留下层1311的其余部分1413。在一个实施方案中，用水蒸汽氧化工艺来氧化层1311。在势垒层1311的厚度为8.5nm并由氮化硅组成的一个实施方案中，此蒸汽氧化工艺导致1415部分成为厚度约为3-5nm且通常由二氧化硅组成。1413部分的顶部包括氮氧化硅。1413部分的底部主要是氮化硅。
此蒸汽氧化工艺减小了势垒层的厚度(例如从8.5nm减小到小于4nm)，而且减小了1413部分的电荷储存容量。因此，对于形成在晶片1201上的电荷储存晶体管，主要的电荷储存结构将是纳米簇1207，而不是1413部分的氮化硅(或其它材料)。由于1413部分处于晶体管栅的紧邻处，故储存在1413部分中的任何电荷对晶体管的阈值电压将仅仅有小的影响。
图15示出了已经清除1415部分之后的晶片1201。在一个实施方案中，用湿法腐蚀(例如1份HF对50份水)或用干法腐蚀来清除1415部分。
参照图16，1413部分、控制介质1309、纳米簇1207、以及底部介质1205被图形化，以便留下存储器阵列区(例如1603)中的这些结构并从其它区域(例如高压区1605)清除这些结构。在其它实施方案中，1413部分被干法腐蚀清除，而控制介质1309、纳米簇1207、以及底部介质1205被湿法腐蚀清除。在稍后的工艺中，多个晶体管被形成在存储器区1603中。
参照图17，高压介质1715被生长在高压区1607和1605中。介质1715将被用作高压晶体管(未示出)的栅介质，在某些实施方案中，这些高压晶体管被用来实现编程和擦除电路，用以对待要形成在存储器区1603中的电荷储存晶体管进行编程和擦除。在一个实施方案中，介质1715的厚度为10nm。
在形成介质1715的过程中，势垒层部分1413阻止了氧化剂渗透进入到控制介质1309、纳米簇1207、以及底部介质1205中。
参照图18，栅材料层1802被淀积在晶片1201上，包括存储器阵列区1603中的1413部分上。在后续的工艺中，层1802、1413部分、控制介质1309、纳米簇1207、以及底部介质1205被图形化，以便形成区域1603中的电荷储存晶体管的栅、控制介质、电荷储存位置、以及底部介质。层1802和介质1715也被图形化，以便形成区域1605和1607中的晶体管(例如高压晶体管)的栅和栅介质。
在一个实施方案中，底部介质1205的厚度为5nm，控制介质1309的厚度为5nm，而1413部分的厚度为4nm。但在其它实施方案中，这些结构可以有其它的厚度。
在某些实施方案中，由于电荷储存晶体管的1413部分内的电荷捕获引起的阈值电压偏移可能受限于1413部分的局部氧化、1413部分的厚度减小、以及1413到栅电极(用来形成电荷储存晶体管的栅的层部分1802)的贴近。
采用图12-18所述方法的某些实施方案可能出现的一个优点在于，清除势垒层部分1413(初始势垒层1311由氮化硅组成)无须剥离氮化物。这可以提供控制介质(1309)厚度和栅介质(1715)厚度的更好的工艺控制。
图19是包括用相似于图12-18所述的方法制作的高压晶体管和电荷储存晶体管二者的晶片的侧视图。电荷储存晶体管1909被形成在晶片1901的存储器阵列区1951中。晶体管1909包括栅1911、局部扩散势垒部分1923、控制介质1921、纳米簇1919、底部介质1917、以及隔垫1925。用例如离子注入方法，源/漏区1915和1913被形成在衬底中。1923部分由扩散势垒层部分(例如1413)形成。在一个实施方案中，晶体管1909被用于非易失电可擦只读存储器(EEPROM)中。
晶体管1907是形成在区域1952中的高压晶体管。晶体管1907包括栅1933、栅介质1931、隔垫1935、以及源区和漏区1937和1939。由形成了从中形成1923部分之后而生长在衬底暴露部分上的栅介质层(例如1602)，来形成栅介质1931。隔离区1905位于衬底1903中，用以隔离晶体管1907和1909。
在一个实施方案中，晶体管1907是编程或擦除电路中的晶体管，用来对储存在纳米簇1919中的电荷进行编程和/或擦除。作为一种高压晶体管的晶体管1907的特征在于，它工作于比集成电路输入/输出器件和逻辑电路的晶体管更高的电压。在一个实施方案中，晶体管1907工作于6V来提供编程和擦除电压，以便将电荷储存在电荷储存晶体管1909中，其中，输入/输出器件和其它逻辑(未示出)的晶体管工作于1.2V。晶体管1907也可以是工作于2.5V或3.3V的输入/输出晶体管。
虽然在制作存储器中示出了用氧扩散势垒来阻止氧化剂对纳米簇进行氧化，但如上所述的相同或相似的工艺也可以被用于诸如光电子器件之类的其它利用纳米簇的器件的制造。
在一个实施方案中，制作器件的方法包括提供衬底、在衬底上形成纳米簇、在纳米簇上淀积氧化势垒层、以及图形化以形成第一区和第二区。第一区包括衬底上的氧化势垒层和纳米簇。第二区清除了氧化势垒层和纳米簇。此方法还包括在图形化之后，在第一区上形成第二介质。此方法还包括在形成第二介质之后，从第一区清除至少部分氧化势垒层。清除此至少部分，至少减小了氧化势垒层的厚度。
在另一实施方案中，制作器件的方法包括提供其上具有纳米簇和介质结构的衬底、在结构上淀积氧化势垒层、以及图形化以形成第一区和第二区。第一区包括衬底上的氧化势垒层和结构。第二区清除了结构的氧化势垒层和至少纳米簇。此方法还包括在图形化之后，在第一区上形成第二介质，并在形成第二介质之后，从第一区清除至少部分氧化势垒层。清除此至少部分，至少减小了氧化势垒层的厚度。
在另一实施方案中，制作半导体器件的方法包括提供其上具有纳米簇和介质结构的衬底以及在结构上淀积氧化势垒层。此氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、以及金属中的至少一种。此方法还包括图形化以形成第一区和第二区。第一区包括氧化势垒层和结构部分，而第二区清除了结构的氧化势垒层和至少纳米簇。此方法还包括在图形化之后，在第二区上形成第二介质，并在形成第二介质之后，从第一区清除至少部分氧化势垒层。清除此至少部分，至少减小了氧化势垒层的厚度。
在另一实施方案中，制作半导体存储器的方法包括提供其上具有纳米簇和介质结构的衬底、在结构上淀积氧化势垒层、以及图形化以形成第一区和第二区。第一区包括氧化势垒层和结构部分，而第二区清除了结构的氧化势垒层和至少纳米簇。此方法还包括在图形化之后，在第一区外面形成第二介质，并在形成第二介质之后，从第一区清除至少部分氧化势垒层。清除此至少部分，至少减小了氧化势垒层的厚度。此方法还包括在第一区中形成电荷储存晶体管。至少部分纳米簇被用作电荷储存晶体管的电荷储存位置。此方法还包括在第二区中形成第二晶体管。部分第二介质至少用作第二晶体管的部分栅介质。
虽然已经描述了本发明的各个具体实施方案，但本技术领域熟练人员可以理解的是，基于此处的论述，可以作出进一步的改变和修正而不偏离本发明及其更广泛的概念，因此，所附权利要求在其范围内包罗了本发明构思与范围内的所有这些改变和修正。

Claims (41)

1.一种制作器件的方法，它包含：
提供衬底；
在衬底上方形成纳米簇，其中所述纳米簇位于底部介质上方，所述底部介质位于所述衬底上方；
在纳米簇上淀积氧化势垒层；
图形化，以形成第一区和第二区，第一区包括衬底上的氧化势垒层和纳米簇，而第二区清除了氧化势垒层和纳米簇；
在图形化之后，在第二区上形成第二介质；以及
在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
2.权利要求1的方法，其中，纳米簇包括选自硅纳米晶体、锗纳米晶体、硅和锗的合金纳米晶体、金纳米晶体和铝纳米晶体中的至少一种。
3.权利要求1的方法，其中，形成第二介质的步骤包括将氧化势垒层加热到600℃或以上的温度。
4.权利要求1的方法，其中，氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、以及金属中的至少一种。
5.权利要求4的方法，其中，高K介质材料包括选自氧化铪、氧化镧、铝酸镧、五氧化钽、硅酸锆、硅酸镧、氧化铝、氧化锆、硅酸锆、氧化钽、以及氧化钛中的至少一种。
6.权利要求1的方法，其中，氧化势垒层包括选自钽、硅化钨、硅化钼、镍、硅化镍、钴、硅化钴、铱、氧化铱、钌、氧化钌、以及钛中的至少一种。
7.权利要求1的方法，其中，氧化势垒层的厚度为2nm或以上。
8.权利要求1的方法，还包含在第一区和第二区中形成晶体管。
9.权利要求8的方法，其中，第一区中的晶体管包括电荷储存晶体管，其中，纳米簇部分被用作电荷储存晶体管的电荷储存位置。
10.权利要求8的方法，其中，第二区中的晶体管包括具有栅介质的晶体管，此栅介质包括第二介质的一部分。
11.权利要求1的方法，其中，从第一区清除至少部分氧化势垒层包括从第一区清除所有氧化势垒层。
12.权利要求1的方法，其中，氧化势垒层包括第一层部分和位于第一层部分上的第二层部分，其中，从第一区清除至少部分氧化势垒层包括清除第二层部分而保留第一层部分。
13.权利要求12的方法，其中，氧化势垒层被氧化以形成第二层部分。
14.权利要求12的方法，其中，第一层部分为5nm或以下。
15.权利要求12的方法，其中，清除第二层部分还包括用腐蚀方法腐蚀第二层部分。
16.权利要求12的方法，还包含：
在清除第二层部分之后，在第一层部分上形成栅材料层。
17.一种制作器件的方法，它包含：
提供其上具有纳米簇和介质结构的衬底；
在结构上淀积氧化势垒层；
图形化以形成第一区和第二区，第一区包括衬底上的氧化势垒层和结构，而第二区清除了氧化势垒层和结构的纳米簇；
在图形化之后，在第二区上形成第二介质；以及
在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
18.权利要求17的方法，其中，结构的纳米簇包括选自硅纳米晶体、锗纳米晶体、硅和锗的合金纳米晶体、金纳米晶体和铝纳米晶体中的至少一种。
19.权利要求17的方法，其中，形成第二介质包括将氧化势垒层加热到600℃或以上的温度。
20.权利要求17的方法，其中，用包含下列步骤的方法来形成结构：
在衬底上形成底部介质层；
在底部介质层上形成纳米簇；以及
在纳米簇上形成控制介质层。
21.权利要求20的方法，其中，底部介质和控制介质各包括选自二氧化硅、氮氧化硅、氧化铪、氧化铝、氧化镧、以及硅酸镧中的一种。
22.权利要求17的方法，其中，用包含下列步骤的方法来形成纳米簇：
将纳米簇材料注入到介质内，随后对结构进行退火，以便形成纳米簇。
23.权利要求17的方法，其中，用包含下列步骤的方法来形成结构：
在衬底上形成底部介质；
在底部介质上淀积至少一个纳米簇材料层；
在此至少一个纳米簇材料层上形成控制介质；以及
对此至少一个纳米簇材料层进行退火，以便形成纳米簇。
24.权利要求17的方法，其中，器件包括存储器，且其中，第一区包括存储器阵列区。
25.权利要求17的方法，其中，氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、以及金属中的至少一种。
26.权利要求25的方法，其中，高K介质材料包括选自氧化铪、氧化镧、铝酸镧、五氧化钽、硅酸锆、硅酸镧、氧化铝、氧化锆、硅酸锆、氧化钽、以及氧化钛中的至少一种。
27.权利要求17的方法，其中，氧化势垒层包括选自钽、硅化钨、硅化钼、镍、硅化镍、钴、硅化钴、铱、氧化铱、钌、氧化钌、以及钛中的至少一种。
28.权利要求17的方法，其中，氧化势垒层的厚度为2nm或以上。
29.权利要求17的方法，还包含：
在第一区和第二区中形成晶体管。
30.权利要求29的方法，其中，第一区中的晶体管包括电荷储存晶体管，其中，纳米簇部分被用作电荷储存晶体管的电荷储存位置。
31.权利要求29的方法，其中，第二区中的晶体管包括具有栅介质的晶体管，此栅介质包括第二介质的一部分。
32.权利要求31的方法，其中，第一区中的晶体管包括具有一定厚度的底部介质的电荷储存晶体管，其中，第二区的晶体管的栅介质的厚度大于底部介质的厚度。
33.权利要求17的方法，其中，从第一区清除至少部分氧化势垒层包括从第一区清除所有氧化势垒层。
34.权利要求17的方法，其中，氧化势垒层包括第一层部分和位于第一层部分上的第二层部分，其中，从第一区清除至少部分氧化势垒层包括清除第二层部分而保留第一层部分。
35.权利要求34的方法，其中，氧化势垒层被氧化以形成第二层部分。
36.权利要求34的方法，其中，第一层部分为4nm或以下。
37.权利要求34的方法，其中，清除第二层部分还包括用腐蚀方法腐蚀第二层部分。
38.权利要求34的方法，还包含：
在清除第二层部分之后，在第一层部分上形成栅材料层。
39.一种制作半导体器件的方法，它包含：
提供其上具有纳米簇和介质结构的衬底；
在所述结构上淀积氧化势垒层，其中，氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、金属、硅化钨、硅化钼、硅化镍、硅化钴、氧化铱和氧化钌中的至少一种；
图形化以形成第一区和第二区，第一区包括部分氧化势垒层和所述结构，而第二区清除了部分氧化势垒层和所述结构的纳米簇；
在图形化之后，在第二区中形成第二介质；以及
在形成第二介质之后，从第一区清除至少部分氧化势垒层，其中，清除此至少部分，至少减小了氧化势垒层的厚度。
40.一种制作半导体存储器的方法，它包含：
提供其上具有纳米簇和介质结构的衬底；
在所述结构上淀积氧化势垒层；
图形化以形成第一区和第二区，第一区包括氧化势垒层和所述结构的部分，而第二区清除了氧化势垒层和所述结构的纳米簇的部分；
在图形化之后，在第一区外面形成第二介质；
在形成第二介质之后，从第一区清除至少一部分氧化势垒层，其中，清除此至少一部分，至少减小了氧化势垒层的厚度；
在第一区中形成电荷储存晶体管，其中，电荷储存晶体管包括电荷储存位置，电荷储存位置包括第一区的纳米簇；
在第二区中形成第二晶体管，其中，第二晶体管的栅介质包括第二介质的一部分。
41.权利要求40的方法，其中，氧化势垒层包括选自氮化硅、氮氧化硅、硅、硅锗合金、高K介质材料、金属、硅化钨、硅化钼、硅化镍、硅化钴、氧化铱和氧化钌中的至少一种。
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