TWI286802B - Semiconductor device with nanoclusters - Google Patents

Description

1286802 九、發明說明： 【發明所屬之技術領域] 本發明有關具有奈米簇之裝置。 【先前技術】 —-些裝置如記憶體（如非揮發性記憶體）會利用稱為夺米 族（如石夕，銘，金，或錯）之分離電荷儲存元件，而用以儲 電荷^-電晶體之電荷儲存位置。在一些範例中，設置該 奈米簇於二介電質層，-底介電質及-控制介電質之間f 該電晶體之範例包括薄膜儲存電晶體。一記憶體-般合包 括該電晶體之陣列。奈米蔡類型之範例包括石夕奈米晶i， =奈水晶體，金奈米簇’及紹奈米晶體。在-些範例中， 奈米簇之尺寸由UM_且可能為摻雜或非摻雜之半導體 材料或導電性材料製成。 “乍/、有不米族之電荷儲存電晶體之一些記憶體於積體 電路上，其亦包括在電路中使用以充電及放電該電荷錯存 電晶體之電荷儲存位置的高電壓電晶體。使用充電或放電 該電荷儲存位置以儲存至少一位元之資訊，且可視為程式 化或抹除。這些高電麼電晶體一般會包括一較厚閘極氧化 ，。該間極氧化物可藉由-蒸汽氧化處理而形成。該蒸汽 氧=處理可能穿透該電荷儲存電晶體之控制介電質，因而 不：要地氧化该奈米簇及不期望地增加該底介電質厚度。 而要肖以製造一具有奈米簇之裝置的改良方法。 【發明内容】 本申明案已在美國提出專利申請，申請號ι〇/663,62ι，申 94941.doc 1286802 請曰2003/09/16，以引用的方式併入本文中。 在一實施例甲，一製造一裝置之方法包括提供一基板， 及在該基板上形成奈米簇，在該奈米簇上沈積一氧化障壁 層，及定圖案以形成-第-區及一第二區。該第一區包括 該氧化障壁層及該基板上之奈米簇。該第二區具有該氧化 I1早壁層及已移除之該奈米簇。該方法亦包括定圖案後，在 該第一區上形成_帛二電介質。該方法更包括由隨後形成 第二電介質之第一區移除該氧化障壁層之至少一部分。該 至少一部分之移除至少會減少該氧化障壁層之厚度。 在另一實施例中，一製造一裝置之方法包括提供一基 板，其在該基板上具有一奈米簇及電介質之結構，及在該 結構上沈積一氧化障壁層，及定圖案以形成一第一區及一 第一區。該第一區包括該氧化障壁層及該基板上之結構。 ”亥第一區具有該氧化障壁層及至少已移除該結構之奈米 簇。忒方法亦包括在定圖案之後，在該第一區上形成一第 二電介質，及將該氧化障壁層之至少一部分由後續形成之 第一電介質之第一區中移除。該至少一部分之移除會至少 減少該氧化障壁層之厚度。 在另一實施例中，一製造一半導體裝置之方法包括提供 一基板，其在該基板上具有一奈米簇及電介質之結構，及 在忒釔構上沈積一氧化障壁層。該氧化障壁層包括由一氮 化矽，氮氧化矽，矽組成之群，一矽鍺合金，一高κ電介質 材料，及一金屬所選擇之任一。該方法亦包括定圖案以形 成第一區及一第二區。該第一區包括該氧化障壁層之部 94941.doc I286802 分及該結構，且該第二區具有該氧化障壁層之部分及至少 已移除該結構之奈米簇。該方法亦包括在定圖案之後，在 該第二區中形成一第二電介質，及將該氧化障壁層之至少 -部分由後續形成該第二電介質之第一區中移除。該至少 一部分之移除至少會減少該氧化障壁層之厚度。 在另一實施例中’ _製造__半導體記憶體之方法包括提 供-基板’該基板上具有—奈㈣及電介f之結構，在該 結構上沈積一氧化障壁層，及定圖案以形成一第一區及一 第二區。該第一區包括該氧化障壁層之部分及該結構，且 該第二區具有該氧化障壁層之部分及至少已移除該結構之 奈米族。该方法更包括形成一第二電介質於第一區外側， 隨後以定圖案及由隨後形成第二電介質之第一區移除該氧 化障壁層之至少—部分。該至少一部分之移除至少會減少 Z氧化障J層之厚度。该方法再包括形成一電荷儲存電晶 體於第一區中。利用該奈米竊之至少一部分作為一用於該 電荷儲存電晶體之電荷儲存位置。該方法亦包括形成一第 —電晶體於第二區中。該第二電介質之一部分會至少供應 一該第二電晶體之閘極電介質的一部分。 【實施方式】 隨後提出詳盡描述―用以實行本發明的方法。該描述意 在說明本發明且本發明不受其所限。 圖1-6是根據本發明第一實施例在製造包括奈米鎮之記 思體P白&期間’ 一半導體晶片之部分侧視圖。如稍後將描 、，〔的。亥方去包括利用一用以抑制該奈米蘿及底電介質之 94941.doc 1286802 氧化的氧化障壁層。 參考圖卜晶片101包括一半導體基板103。需藉由如氧化 或化子氣化沈積而在基板103上形成一底電介質(如二 氧化矽，氮氧化矽，氧化铪，氧化鋁，氧化鑭，或矽酸鑭）。 在一實施例中，底電介質具有5奈米之厚度，但在其他實施 例中可為其他厚度。藉由如化學氣化沈積技術，喷霧沈積 技Ί疋轉㈣技術，或自組裝技術（如將—薄膜退火以形 成奈米簇）而在底電介質105上形成一奈米簇1〇7之層（如 矽鋁，金，鍺，或一矽及鍺合金或其他類型傳導性材料 或推雜或非摻雜之半導體材料）。在-實施例中，該奈米簇 ⑽為石夕奈米簇。在-非揮發性記憶體中利用奈米簇之實施 $中，該奈米蔟具有尺寸5至7奈# 21χΐ()Λ12⑽巧的平面 在度。在一些實施例中，奈米簇尺寸由10-100埃。然而在 ^他實施財奈米簇可為其他尺寸及/或其他密度。將利用 :只簇107以實現在晶片i 〇丨上組裝一記憶體之電晶體（未 示）中的電荷儲存位置。 參考圖2,藉由如化學氣化沈積而在晶片ι〇ι上形成一介 電質材料層(如二氧化矽，氮氧化矽，氧化铪，氧化鋁，氧 化鑭，或石夕酸鑭），以形成一控制介電質2〇9。在一實施例 中’控制介電質209具有-5_10奈米之厚度，但在其他實施 例中可為其他厚度。 在些實靶例中，可藉由離子植入（如矽或鍺）一隨後使 用離子之退火的介電質材料層(未示），而形成底電介質 奈米簇107及控制介電質209,以在該介電質材料層中 94941.doc 1286802 ^成奈未族。在並AL· ^ / \ 料層之間之富石夕氧ΓΓ 可藉由再結晶二介電質材 夕乳化層，而形成底電介質1〇5,奈米蔡107 電質209’以形成奈米蔡。在其他實施例中，可在 介電質上多層中實作該奈米簇。在其他實施例中， 可猎由沈積-之奈米簇材料的薄非結晶層（如W奈米）(其 中2組合結構為一隨後退火處理機）而形成奈米蔡。 -乎;伴他蒦='中’可設置一由如氧化切製造之薄(如°·5 呆邊層（未示）於奈米箱上，其中在該保護層 制介電質209。 取役 參考圖3,在晶片⑻上沈積一氧化障壁層3ιι。在一實施 例中，由11化石夕製造層31卜在其他實施例中障壁層⑴可 :括任何材料或化合物，其妨礙氧化劑擴散至控制介電質 表面。該材料可包括氮化石夕，氮氧化石夕，石夕，石夕鍺合金，、 Μ介電質如氧化給，氧化鑭，酸鋼，五氧化麵，石夕化鉛， 矽化鑭，氧化鋁，負仆杜 备 、Ά产 乳化錯，氧化组，及一般無法滲透以通 過一氣化劑之材料。該材料之範例包括錯，石夕化僞，石夕化 鉬’鎳’矽化鎳，鈷’矽化鈷’銥，氧化銥，釕，氧化釕， 及鈦。 在一實施例中，障壁層311為9奈米厚。在其他實施例中， 層3U可為其他厚度。在—些實施例中，層3U可具有大於2 奈米之厚度。在一實施例中，障壁層311足夠地厚以持續不 具有使氧氣穿過較低障壁層311之「針孔」缺陷。在其他實 把例中，障壁層311之材料能夠阻擋一熔爐氧化處理的溫度 (如至少600°C )。 94941.doc 1286802 參考圖4，定圖案層311，控制介電質2〇9，奈米簇1〇7， 及底電介質105以脫離晶片1〇1之記憶體陣列區（如4〇3)中的 那些結構’及以自晶片101之其他區域（如高電壓區4〇5)移除 那些結構。在-實施例中，藉由乾蝕刻而移除層扣，及藉 由濕蝕刻而移除控制介電質2〇9,奈米簇1〇7，及底電介質 105。在另-實施例中，可使用—濕及乾钮刻之組合。在稱 後處理期間可形成多重電晶體於記憶體區4〇3中。 參考圖5 ’生成-高電壓介電f 515於高電壓區術及4〇5 中之基板103上。將利用介電質川作為—用於高電壓電晶 體之閘極介電質（未示），在__些實施例中，利用該閘極介電 質以實作程式化及抹去電路系統，其心充電及放電必須 形成於記憶體區403中之電荷儲存電晶體。在—實施例中， 藉由曝露晶片101於高溫蒸汽及氧或氧化氮，以氧化區術 及405中基板103所曝露之半導體材料，而生成介電質515。 在-實施例中，介電質川具有Μ間奈米之厚度，作在立 他實施例中可具有其他厚度。在其他實施例中，可藉由在 晶片101上之覆蓋層沈積，再接著移除該區域4〇3上之介電 質，而形成介電質515。 在介電質515之形成期間，障壁層311會抑制氧化劑渗透 至控制介電質，奈米簇107，及底電介質阳中。提供包 括-位於奈米簇上之障壁層以抑制氧化劑渗透至奈米藤， 控制介電質，及底介電質的古、土 . ^ ^ 电貝的方法，其可供在氧化形成期間 減少奈米簇之氧化及/或該底介電質增厚的方法。 參考圖6,在生成高電壓介電質515之後，會移除障壁層 94941.doc 1286802 3 1 1。在一貫施例中，藉由一選擇性濕I虫刻而移除障壁層 311。在其他實施例中，定圖案該晶片以曝露障壁層311及 保濩介電質515。在藉由一濕或乾姓刻移除障壁層3 1丨之 後，會移除該定圖案材料。 在隨後處理中（未示），形成電荷儲存電晶體於區域4〇3中 及在區域405和407中形成高電壓電晶體。在其他實施例 中，可在405和407中形成其他類型電晶體，如用於電路邏 輯的電晶體及積體電路的輸入/輸出電路系統。部分奈米鎮 107可用以形成一記憶體電荷儲存電晶體之電荷儲存位 置。在一些實施例的續後處理中，在晶片1〇1上沈積一閘極 材料層。接著，於區域405中定圖案該閘極材料層，奈米簇 107，及控制電介質209以形成閘極，電荷儲存位置，及該 電荷儲存電晶體之控制電介質。 圖7-11疋根據本發明第二實施例在一製造包括奈米簇記 憶體之階段期間，顯示一半導體晶片之部分侧視圖。參考 圖7，在一晶片7〇1之基板703上形成一底電介質7〇5。接著 在晶片701上形成奈米簇707。 參考圖8’在奈米簇707上之晶片7〇1上沈積一氧化障壁層 809。該氧化障壁層809為不同於奈米簇7〇7之材料。在一實 施例中層809包括氮化矽，但在其他實施例中，層8〇9可包 括其他材料如以上所述有關層3 η之材料。 參考圖9,定圖案層809,奈米簇7〇7，及底電介質7〇5以 脫離記憶體陣列區（如903)中之那些結構，及以自其他區域 (如高電壓區905)移除那些結構。 94941.doc -12- !286802 參考圖10，藉由已曝露半導體基板7〇3之氧化而在區域 905和907中生成一電介質層1〇15。在半導體基板7〇3之氧化 /月間，障壁層809會抑制氧化劑滲透至奈米簇7〇7及底電介 貝705中。如稍後將描述，將利用電介質層1015以形成部分 之°亥閘極電介質’其用於形成在區域905和907中之電晶體。 參考圖11，生成層1〇15之後，會移除障壁層8〇9及在晶片 7〇1上沈積電介質層1117，其包括覆蓋層1〇15及奈米簇 7〇7。在一實施例中，藉由一濕氮化條而移除層8〇9，但其 在其他實施例中可藉由其他技術移除。在一實施例中，由 藉由化學蒸汽沈積而沈積之二氧化矽製造電介質層丨丨丨7。 利用電介質層1117作為用於形成在記憶體陣列區9〇3中之 電晶體的控制電介質。電介質層1117亦可作為一該閘極電 介質之部分（連同電介質層1015)，其用於形成在區域9〇5和 907中之電晶體。 在隨後處理中（未示），形成電荷儲存電晶體於區域9〇3 中’及形成高電壓電晶體（及/或其他類型電晶體）於區域9〇5 和905中。利用奈米簇707之部分以形成一記憶體電荷儲存 電晶體之電荷儲存位置。在一些實施例之後續程序中，會 在晶片101上沈積一閘極材料層。接著在區域9〇3中定圖案 該閘極材料層，奈米鎮107，及控制介電質209以形成閘極 及於該區域中形成電荷儲存電晶體之電荷儲存位置。可定 圖案該閘極材料層以形在區域905和907中所形成電晶體之 閘極。 圖12-18是根據本發明第三實施例在一製造包括奈米簇 94941.doc -13- 1286802 記憶體之階段期間，而顯示一半導體晶片之部分側視圖。 多W 在晶片1201之基板12〇3上形成一底電介質 1205。接著在晶片101上形成奈米簇1207。 >考圖13，藉由如化學蒸汽沈積而在晶片1別1上形成電 ^丨貝材料層（如二氧化矽）以形成控制電介質丨3〇9。在一實施 例中，控制電介質1309具有5_10奈米之厚度，但在其他實 施例中^具有其他厚度。接著在電介質1309上之晶片1201 上積一氧化障壁層1311。在一實施例中，層⑶以括氮化 石夕’但在其他實施例中，層1311可包括其他材料，如上述 有關層13 11的材料。 參考圖14,氧化該障壁層1311之頂端部分形成脫離層 剩餘部分1413的氧化部分1415。在—實施例中，使用 一蒸汽氧化處理而氧化層1311。在一實施例中，其中層Η u 為8.5奈米厚且由氮切所製造，該蒸汽氧化處理會;致部 分1415近乎3_5奈米厚且—般由二氧切所製造1部分 1413之頂端部分包括-氧氮化物。部分1413之底部分幾： 為氣化秒。 該蒸汽氧化處理會縮小障壁層之厚度（如 • 〇不米至小 於4奈米），而且減少部分1413之電荷儲存容量。因此 於形成在晶片1201上之電荷儲存電晶體，該主 結構將為奈求鎮1207,且不是部分1413之氮化矽（或其他材 料）。當部分1413靠近於電晶體之閘極，任、 1彳7儲存於部分 壓 1413中之電荷將僅具有一微小影響於—電晶體之門檻值電 94941.doc -14- 1286802 圖15顯示必須移除部分1415後之晶片12〇1。在一實施例 中，藉由一濕蝕刻（如一部分氟化氫至5〇部分水）或一乾蝕刻 而移除部分1415。 參考圖16，定圖案部分1413，控制電介質13 09，奈米簇 1207，及底電介質1205以脫離記憶體陣列區（如16〇3)中之那 些結構，及以自其他區域（如高電壓區16〇5)移除那些結構。 在一實施例中’藉由一乾蝕刻而移除部分1413，且藉由一 濕蝕刻而移除控制電介質13〇9，奈米簇12〇7，及底電介質 1205。在稍後處理期間會於記憶體區16〇3中形成多重電晶 體。 參考圖17，生成一高電壓電介質1715於高電壓區16〇7和 1605中。電介質1715作為用於高電壓電晶體（未示）之閘極電 介質，利用其在一些實施例中以實作程式化及抹去電路系 統，其用以程式化及抹去欲形成於記憶體區丨6〇3中之電荷 儲存電晶體。在一實施例中，電介質1715為1〇奈米厚。 在電介質1715形成期間，障壁部分1413會抑制氧化劑滲 透至控制電介質1309，奈米簇丨2〇7，及底電介質1205中。 參考圖18，在晶片1201上（包括記憶體陣列區16〇3中之覆 蓋部分1413)沈積一閘極材料層丨8〇2。在後續製程中，定圖 案層1802，部分1413，控制電介質1309，奈米簇1207，及 底電介質1205以形成區域1603中電荷儲存電晶體之閘極， 控制電介質，電荷儲存位置，及底電介質。並且，定圖案 層1802及電介質1715以形成區域1605和1607中電晶體（如 南電壓電晶體）之閘極及閘極電介質。 94941.doc -15- 1286802 、只W例中，底電介質丨205為5奈米厚，控制電介質 1309為5奈米厚’及部分1413為4奈米厚。然而，在其他實 施例中這些結構可為其他厚度。 在些實施例中，因一電荷儲存電晶體之部分1413中之 電荷胖T藉由部分1413之部分氧化，部分1413之厚度減 少而限制該Η檻值電㈣移，且部分1413最#近閘極電極 (使用層1802之部分以形成一電荷儲存電晶體之閘極）。 、利用上述圖12_18中方法的些許實施例會產生的優點 為，氮化條不為移除障壁層部分1413(其中層1311由氮化矽 ^製成）所需。這可提供控制電介質（13〇9)厚度與閘極電介 貝（1715)厚度兩者較佳之處理控制。 圖19為包括一高電壓電晶體及一電荷儲存電晶體（其由 相似於上述圖12-18中之方法所製造）兩者之晶片側視圖。形 成電荷儲存電晶體1909於晶片1901之一記憶體陣列區1951 中。電晶體1909包括一閘極1911，部分擴散障壁部分1923， 控制電介質1921 ,奈米簇1919，底電介質1917，及間隔 1925。藉由如離子植入而形成源極/汲極區1915及1913於基 板1903中。由擴散障壁層部分（如1413)而形成部分1923。在 貫施例中，在一非揮發性，電可抹去唯讀記憶體（EEpR〇M) 中利用電晶體1909。 電晶體1907為一形成於區域1952中之高電壓電晶體。電 晶體1907包括閘極1933，閘極電介質1931，間隔1935及源 極和汲極區1937和1939。在由形成部分1923之部分的形成 後，由生成於已曝露基板部分上之閘極電介質層（如16〇2) 94941.doc -16- 1286802 而形成閘極電介質1931。設置一絕緣區19〇5於基板刪中 用以隔離電晶體1907和1909。 在-實施射，電晶體撕為—程式中之電晶體，或用 以程式化及/或抹去儲存於奈米鎮1919中之電荷的抹去電 路。電晶體1907具有作有一高電壓電晶體之特徵，直中該 電晶體簡操作於一高於輸入輸出裝置之電晶體及積體電 路之邏輯電路的電壓。在-實施例中，電晶體⑽於6伏特 操作用以提供程式化及抹去電堡，以儲存電荷儲存電晶體 19〇9(其中該輸入/輸出裝置之電晶體及其他邏輯（未示）於 1.2伏特操作)中之電何。電晶體19〇7亦可為一於Μ v或夂3 V操作之輸入/輸出電晶體。 雖然在製造一記憶體中顯示用以抑制氧化劑氧化奈米簇 之氧擴散障壁的利用，但如上述可在其他利用奈米藏裝置 (如光電子裝置）之製造中利用相同或相似處理。 當已顯示及描述本發明之料實施例’將識別於該熟習 本技術者，及依其中之姑# 技術，不須由本發明及其較廣觀點 分離而可形成更多改轡另攸 W文吏及修改，且因此，伴隨之申請案為 欲包含其觀點，其中所古# A Μ 、甲所有该改變及修改均在本發明之真理 及觀點中。 ’ 【圖式簡單說明】 可較佳地瞭解本發明，及藉由參考伴隨附圖而明顯於熟 習此技術者之許多目的，特徵。 圖1是根據本發明第-實施例在-製造-積體電路之階 段期間’而顯半導體晶片之部分側視圖。 94941.doc -17- 1286802 /2是根據本發明第—實施例在—製造—積體電路之階 段期間’而顯示-半導體晶片之部分側視圖。 /3是根據本發明第一實施例在-製造-積體電路之階 長期間，而顯半導體晶片之部分側視圖。 圖4是根據本發明第—實施例在—製造—積體電路之階 &期間半導體晶片之部分側視圖。 段：門疋ΤΙ本發明弟一實施例在—製造-積體電路之階 ‘，，'貝不-半導體晶片之部分侧視圖。 % 圖6是根據本發明[實施例在—製造—龍電路 ^間’而顯示—半導體晶片之部分側視圖。 " :是根據本發明第二實施例在一製造一積體 』間，而顯半導體晶片之部分側_。 ^ 一=據本發明第二實施例在-製造-積體〜另 “又期間，而顯示-半導體晶片之部分側視圖。另 圖9是根據本發”二實施例在 -階段而顯示—半導體晶片之部分側=〜 一二〇=據本發明第二實施例在_製造-積體〜另 』間’而顯示-半導體晶片之部分側視圖。另 圖二是根據本發明第二實施例在—製造 -=期間’而顯示一半導體晶片之部分側視圖严另 圖X根據本發明第三實施例在—製造一 又期間’而顯示—半導體晶片之部分側視圖。 之階 二ΠΓ明第三實施例在—製造-積體〜另 間，而顯示-半導體晶片之部分側視圖。 94941.doc -18- 1286802 圖14是根據本發明第三實施例在—製造一積體電路 -P皆段期間’而顯示一半導體晶片之部分側視圖。另 圖15是根據本發明第三實施例在一製造一積體電路 -階段期間，而顯示一半導體晶片之部分側視圖。之另 圖16是根據本發明第三實施例在—製造一積體電 -階段期間，而顯示—半導體晶片之部分側視圖。之另 圖Π是根據本發明第三實施例在—製造一積體電路 -階段期間，而顯示一半導體晶片之部分側視圖。之另 圖18是根據本發明第三實施例在_製造一積體電路之 -階段期間，而顯示一半導體晶片之部分側視圖。之另 圖19是根據本發明一半導體晶片之部分側視圖。 在不同附圖中所用的相同參考符號险k 一 風除非其他特別的標 示’不然全代表相同一者。圖式中所示去 ▲丄、 丨丁言不全然按照比例 繪成。 【主要元件符號說明】 101 ， 7(H ， 1201 ， 1901 晶片 103 ， 703 ， 1203 ， 1903 基板 105 ， 705 ， 1205 ， 1917 底電介質 209 ， 1921 ， 1309 控制電介質 3U，809，1311 氧化障壁層 403 ， 1603 記憶體區 405 ， 407 ， 905 ， 907 ， 高電壓區 1605 ， 1607 515 高電壓介電質 94941.doc •19- 1286802 903 記憶體陣列區 1015 ， 1117 電介質層 1413 剩餘部分 1415 氧化部分 1715 電介質 1802 閘極材料層 1905 絕緣區 1907 、 1909 電晶體 1911 閘極 1913 ， 1915 ， 1937 ， 1939 >及極區 1923 障壁部分 1925 間隔 1931 閘極電介質 1933 、 1935 閘極 1951 記憶體陣列區 1952 區域 94941.doc 20-

Claims (1)

1286802 第093123830號專利中請案 中文申請專利範圍替換本(94年5月） ’ 十、申請專利範園： 」 一種製造一裝置之方法，包括·· 提供一基板； 在該基板上形成奈米簇； 在該荨奈米蕉上沈積一氧化障壁層； 定圖案以形成一第一區及一第二區，該第一區包括該 基板上之該氧化障壁層及該等奈米簇，及該第二區已將 有該氧化障壁層及該等奈米簇移除； 在該定圖案後，在該第二區上形成一第二電介質，·及 將該氧化障壁層之至少一部分從該第一區中移除，其 中該移除至少-部分之動作至少會減少該氧化障壁層之 厚度。 2如Γ求項1之方法，其中該奈米簇包括由石夕奈米簇，鍺奈 未族’矽及鍺合金奈米簇，及金屬奈米簇構成之群詛中 選取之至少一者。 3.之至方法，其中該第二電介質之形成包括該氧化 丨羊土層置於至少60(rc之溫度。 4 項1之方法，其中該氧化障壁層包括由氮化石夕，氮 構成之錯合金’ — Μ電介f材料，及一金屬 構成之群組中選取之至少一者。 5. 求項1之方法，其中該氧化障壁層具有至少2奈米之 6. ^月未項！之方法，尚包括：在該第_及該第二 電明體’其中該第-區中之電曰體勺杯φ 成 之電明體包括電荷儲存電晶 1286802 7· 8· 9· 10. 11. 12. 體，其中該奈 電荷儲存位置 米簇之部分被用作為該 電荷儲存電 晶體之 如請求項1之古 今 / ，其中將5亥氧化障壁層之至少一部分由 Μ乐一區移除， 由哕第r L括將至乂實質上所有之該氧化障壁層 田”亥第一區移除。 士口 $奢求jt員Ί夕·上 <、方法，其中該氧化障壁層包括一第一層部分 化二二於該第一層部分上之第二層部分，其中將該氧 -思a曰之至部分由該第一區移除，包括移除該第 一曰W分而留下該第一層部分。 如請求項8之方法尚包括： 在移除該第二層部分之後，在該第一層部分上形成一 閘極材料層。 月求員1之方法，其中將該氧化障壁層之至少一部分從 該第一區中移除之步驟進一步包括在形成該第二介電質 之後將該氧化障壁層之至少一部分從該第一區中移除。 如請求項1之方法，其中定圖案之後在該第二區上形成該 第二電介質之步驟包括定圖案之後在該第一區上形成該 第二電介質之步驟。 一種製造一裝置之方法，包括： 提供一基板，在該基板上具有奈米簇及電介質之一結 構， 。 在該結構上沈積一氧化障壁層； 定圖案以形成一第一區及一第二區，該第一區包括該 基板上之該氧化障壁層及該結構，及該第二區具有該氧 94941-940510.doc 1286802 化障壁層及至少該結構之奈米簇被移除； 定圖案後，在該第二區上形成一第二電介質；及 將該氧化障壁層之至少一部分由第一區移除，其中該 至少一部分之移除至少會減少該氧化障壁層之厚度。 1 3· —種製造半導體裝置之方法，包括： 提供一基板，在該基板上具有奈米簇及電介質之一結 構， 在該結構上沈積一氧化障壁層，其中該氧化障壁層包 括由氮化矽，氮氧化矽，矽，一矽鍺合金，一高κ電介質 材料，及一金屬構成之群組中選取之至少一者； 定圖案以形成一第一區及一第二區，該第一區包括該 氧化障壁層及該結構之部分，及該第二區具有該氧化障 壁層及至少該結構之奈米簇被移除； 定圖案後，在該第二區上形成一第二電介質；及 形成該第二電介質之後，將該氧化障壁層之至少一部 分由該第一區移除，其中該至少一部分之移除至少會減 少該氧化障壁層之厚度。 14· 一種製造半導體記憶體之方法，包括·· 提供一基板，其具有該基板上之奈米簇及電介質之結 構； 在该結構上沈積一氧化障壁層； 定圖案以形成一第一區及一第二區，該第一區包括該 氧化障壁層及該結構之部分，及該第二區具有該氧化障 土層之邵分及至少該結構之奈米簇被移除； 94941-940510.doc 1286802 定圖案之後，在該第一區之外形成一第二電介質； 形成該第二電介質之後，將該氧化障壁層之至少一部 分由該第一區移除，其中該至少一部分之移除至少減少 該氧化障壁層之厚度； 於該第一區中形成一電荷儲存電晶體；其中該奈米簇 之至少一部分用作為一用於該電荷儲存電晶體之電荷儲 存位置； 形成一第二電晶體於第二區中，其中該第二電介質之 一部分作為該第二電晶體之一閘極電介質之一部分。 94941-940510.doc 4-